JP2002221958A

JP2002221958A - 省電力グラフィック制御回路

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Publication number: JP2002221958A
Application number: JP2001018931A
Authority: JP
Inventors: Akira Nakamura; 彰中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-01-26
Filing date: 2001-01-26
Publication date: 2002-08-09
Anticipated expiration: 2021-01-26
Also published as: JP3570382B2

Abstract

(57)【要約】【課題】グラフィックス制御回路の各機能ブロックご
とにきめ細かく電力、クロック制御を行う。【解決手段】調停回路４７は、ホスト・ＤＭＡ制御回
路４１、描画エンジン４２、ビデオエンジン４３、ディ
スプレイ制御回路４４、または、メモリリフレッシュ制
御回路４５からのＶＲＡＭアクセス要求を調停し、監視
回路４８は、調停回路４７からのホスト・ＤＭＡ制御回
路４１〜メモリリフレッシュ制御回路４５に対応するＶ
ＲＡＭアクセス要求の頻度や間隔の状況を監視し、電力
制御回路４９は、監視回路４８からの監視情報に基づい
て、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ
制御回路４５ごとに最適な電力を制御し、クロック生成
回路５０にクロック制御のための情報を出力する。クロ
ック生成回路５０は、電力制御回路４９からの情報にし
たがい、クロックの制御を実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、省電力グラフィッ
ク制御回路に関し、特に、各機能ブロックごとに電力、
クロック周波数の制御を行う省電力グラフィック制御回
路に関する。

【０００２】

【従来の技術】この種の従来の技術としては、たとえ
ば、「特開２０００−６６６５４号公報」、「特開２０
００−２５９１４０号公報」記載のものがある。

【０００３】「特開２０００−６６６５４号公報」記載
の技術は、「クロック発生器よりフレームバッファと共
通に与えられるクロック信号に基づくフレームバッファ
の書き込み・読み出しアクセスによりグラフィックス情
報の描画、コピー、および、表示を行うビデオコントロ
ーラにおいて、前記フレームバッファに対するアクセス
によるバス使用率に基づき前記クロック発生器のクロッ
ク周波数を制御するクロック制御手段と、前記クロック
発生器から供給されるクロック信号のタイミングを補正
するタイミング補正手段と、前記クロック制御手段によ
り制御される前記クロック発生器のクロック信号周波数
に基づいて、前記タイミング補正手段によりタイミング
が補正されたクロック信号及び前記クロック発生器から
供給されるそのままのクロック信号のいずれか一方を選
択して内部クロックとし、ビデオコントローラ内部の動
作及び前記フレームバッファに対するアクセスに使用さ
せるとともに、前記タイミング補正手段の不使用時には
タイミング補正手段の動作を停止させる選択制御手段と
を備えるもの」である。

【０００４】

【発明が解決しようとする課題】上述した従来の技術の
第１の問題点は、機能ブロックごとのきめ細かい省電力
ができないことである。

【０００５】その理由は、フレームバッファ（あるいは
ビデオランダムアクセスメモリ）にアクセスを実施する
各機能ブロックごとのアクセス頻度を考慮していないか
らである。

【０００６】第２の問題点は、省電力の効果が少ないこ
とである。

【０００７】その理由は、上記「特開２０００−６６６
５４号公報」、「特開２０００−２５９１４０号公報」
記載の発明は、それぞれ、クロック周波数、電力のみし
か制御しないからである。

【０００８】本発明の目的は、グラフィック制御回路内
で、ビデオランダムアクセスメモリにアクセスする機能
ブロックに対し動作状況応じた省消費電力制御を行うこ
とにより、システム全体のパフォーマンスを落とさずに
省消費電力化することである。

【０００９】

【課題を解決するための手段】本発明の第１の省電力グ
ラフィック制御回路は、複数の機能ブロックと、ビデオ
ランダムアクセスメモリに対するアクセス頻度に基づい
て各前記機能ブロックごとに電力を出力する電力制御回
路と、前記ビデオランダムアクセスメモリに対するアク
セス頻度に基づいて各前記機能ブロックごとにクロック
信号を生成するクロック生成回路とを有することを特徴
とする。

【００１０】本発明の第２の省電力グラフィック制御回
路は、複数の機能ブロックと、各前記機能ブロックから
のビデオランダムアクセスメモリに対するアクセス要求
を受け付け調停を行いアクセスを許可する各前記機能ブ
ロックに対応するカウントアップ信号を出力する調停回
路と、前記調停回路からのカウントアップ信号により対
応する前記機能ブロックの前記アクセス要求の回数を一
定時間カウントしカウント値を出力し、かつ累積値を出
力する監視回路と、前記監視回路からのカウント値、累
積値に基づいて各前記機能ブロックごとに電力、クロッ
ク制御信号を出力する電力制御回路と、前記電力制御回
路からのクロック制御信号に基づいて各前記機能ブロッ
クごとにクロック信号を生成するクロック生成回路とを
有することを特徴とする。

【００１１】本発明の第３の省電力グラフィック制御回
路は、複数の機能ブロックと、各前記機能ブロックから
のビデオランダムアクセスメモリに対するアクセス要求
を受け付け調停を行いアクセスを許可する各前記機能ブ
ロックに対応するカウントアップ信号を出力する調停回
路と、一定時間ごとにパルス信号を出力するタイムカウ
ンタと、前記調停回路からのカウントアップ信号により
対応する前記機能ブロックの前記アクセス要求の回数を
カウントし前記パルス信号でリセットされるカウンタ、
および、前記パルス信号で前記カウンタの出力の累積値
を更新・保持する累積回路を備える監視回路と、前記監
視回路の前記カウンタからのカウント値、前記累積回路
からの累積値に基づいて各前記機能ブロックごとに電
力、クロック制御信号を出力する電力制御回路と、前記
電力制御回路からのクロック制御信号に基づいて各前記
機能ブロックごとにクロック信号を生成するクロック生
成回路とを有することを特徴とする。

【００１２】本発明の第４の省電力グラフィック制御回
路は、複数の機能ブロックと、各前記機能ブロックから
のビデオランダムアクセスメモリに対するアクセス要求
を受け付け調停を行いアクセスを許可する各前記機能ブ
ロックに対応するカウントアップ信号を出力する調停回
路と、一定時間ごとにパルス信号を出力するタイムカウ
ンタと、前記調停回路からのカウントアップ信号により
対応する前記機能ブロックの前記アクセス要求の回数を
カウントし前記パルス信号でリセットされるカウンタ、
および、前記パルス信号で前記カウンタの出力の累積値
を更新・保持する累積回路を備える監視回路と、前記監
視回路の前記カウンタの出力を前記パルス信号により入
力し保持するカウント記録回路、および、前記監視回路
の前記カウンタの出力、前記カウント記録回路の出力、
および、前記監視回路の前記累積回路の出力に基づいて
各前記機能ブロックごとに電力、クロック制御信号を出
力する比較回路を備える電力制御回路と、前記電力制御
回路からのクロック制御信号に基づいて各前記機能ブロ
ックごとにクロック信号を生成するクロック生成回路と
を有することを特徴とする。

【００１３】本発明の第５の省電力グラフィック制御回
路は、複数の機能ブロックと、各前記機能ブロックから
のビデオランダムアクセスメモリに対するアクセス要求
を受け付け調停を行いアクセスを許可する各前記機能ブ
ロックに対応するカウントアップ信号を出力する調停回
路と、一定時間ごとにパルス信号を出力するタイムカウ
ンタと、前記調停回路からのカウントアップ信号により
対応する前記機能ブロックの前記アクセス要求の回数を
カウントし前記パルス信号でリセットされるカウンタ、
および、前記パルス信号で前記カウンタの出力の累積値
を更新・保持する累積回路を備える監視回路と、前記監
視回路の前記カウンタの出力を前記パルス信号により入
力し保持するカウント記録回路、および、（１）前記累
積回路の出力＝０，前記カウント記録回路の出力＝０の
場合：電力＝高電力であれば低電力に、低電力であれば
電力オフにし、クロック制御信号＝クロック停止にし、
（２）前記累積回路の出力≧１，前記カウント記録回路
の出力≧１，前記カウンタの出力＝０の場合：電力＝高
電力であれば低電力に、低電力、あるいは、電力オフで
あればそのままにし、クロック制御信号＝高周波数であ
れば低周波数に、クロック停止、あるいは、低周波数で
あればそのままにし、（３）前記累積回路の出力≧１，
前記カウント記録回路の出力＝０，前記カウンタの出力
＝０の場合：電力＝電力オフにし、クロック制御信号＝
高周波数であれば低周波数に、低周波数、あるいは、停
止であれば停止にし、（４）前記累積回路の出力≧１，
前記カウント記録回路の出力＝０，前記カウンタの出力
≧１の場合：電力＝電力オフであれば、低電力に、低電
力、あるいは、高電力であれば高電力にし、クロック制
御信号＝停止であれば低周波数に、低周波数、あるい
は、高周波数であれば高周波数にし、（５）前記累積回
路の出力≧１，前記カウント記録回路の出力≧１，前記
カウンタの出力≧前記カウント記録回路の出力，前記カ
ウンタの出力≠０の場合：電力＝そのままにし、クロッ
ク制御信号＝停止であれば低周波数に、低周波数、ある
いは、高周波数であれば高周波数にし、（６）前記累積
回路の出力≧１，前記カウント記録回路の出力≧１，前
記カウンタの出力＜前記カウント記録回路の出力，前記
カウンタの出力≠０の場合：電力＝そのままにし、クロ
ック制御信号＝高周波数であれば低周波数に、低周波
数、あるいは、クロック停止であればそのままにする論
理で、各前記機能ブロックごとに電力、クロック制御信
号を出力する比較回路を備える電力制御回路と、前記電
力制御回路からのクロック制御信号に基づいて各前記機
能ブロックごとにクロック信号を生成するクロック生成
回路とを有することを特徴とする。

【００１４】本発明の第６の省電力グラフィック制御回
路は、複数の機能ブロックと、各前記機能ブロックから
のビデオランダムアクセスメモリに対するアクセス要求
を受け付け調停を行いアクセスを許可する各前記機能ブ
ロックに対応するカウントアップ信号を出力する調停回
路と、前記機能ブロックごとの一定値を保持するレジス
タと、前記一定値に達するとパルス信号を出力する各前
記機能ブロック対応のタイムカウンタと、前記調停回路
からのカウントアップ信号により対応する前記機能ブロ
ックの前記アクセス要求の回数をカウントし前記パルス
信号でリセットされるカウンタ、および、前記機能ブロ
ックに対応する前記パルス信号で前記カウンタの出力の
累積値を更新・保持する累積回路を備える監視回路と、
前記監視回路の前記カウンタからのカウント値、前記累
積回路からの累積値に基づいて各前記機能ブロックごと
に電力、クロック制御信号を出力する電力制御回路と、
前記電力制御回路からのクロック制御信号に基づいて各
前記機能ブロックごとにクロック信号を生成するクロッ
ク生成回路とを有することを特徴とする。

【００１５】本発明の第７の省電力グラフィック制御回
路は、複数の機能ブロックと、各前記機能ブロックから
のビデオランダムアクセスメモリに対するアクセス要求
を受け付け調停を行いアクセスを許可する各前記機能ブ
ロックに対応するカウントアップ信号を出力する調停回
路と、前記機能ブロックごとの一定値を保持するレジス
タと、前記一定値に達するとパルス信号を出力する各前
記機能ブロック対応のタイムカウンタと、前記調停回路
からのカウントアップ信号により対応する前記機能ブロ
ックの前記アクセス要求の回数をカウントし前記パルス
信号でリセットされるカウンタ、および、前記機能ブロ
ックに対応する前記パルス信号で前記カウンタの出力の
累積値を更新・保持する累積回路を備える監視回路と、
前記監視回路の前記カウンタの出力を前記パルス信号に
より入力し保持するカウント記録回路、および、前記監
視回路の前記カウンタの出力、前記カウント記録回路の
出力、および、前記監視回路の前記累積回路の出力に基
づいて各前記機能ブロックごとに電力、クロック制御信
号を出力する比較回路を備える電力制御回路と、前記電
力制御回路からのクロック制御信号に基づいて各前記機
能ブロックごとにクロック信号を生成するクロック生成
回路とを有することを特徴とする。

【００１６】本発明の第８の省電力グラフィック制御回
路は、複数の機能ブロックと、各前記機能ブロックから
のビデオランダムアクセスメモリに対するアクセス要求
を受け付け調停を行いアクセスを許可する各前記機能ブ
ロックに対応するカウントアップ信号を出力する調停回
路と、前記機能ブロックごとの一定値を保持するレジス
タと、前記一定値に達するとパルス信号を出力する各前
記機能ブロック対応のタイムカウンタと、前記調停回路
からのカウントアップ信号により対応する前記機能ブロ
ックの前記アクセス要求の回数をカウントし前記パルス
信号でリセットされるカウンタ、および、前記機能ブロ
ックに対応する前記パルス信号で前記カウンタの出力の
累積値を更新・保持する累積回路を備える監視回路と、
前記監視回路の前記カウンタの出力を前記パルス信号に
より入力し保持するカウント記録回路、および、前記監
視回路の前記カウンタの出力、前記カウント記録回路の
出力、および、（１）前記累積回路の出力＝０，前記カ
ウント記録回路の出力＝０の場合：電力＝高電力であれ
ば低電力に、低電力であれば電力オフにし、クロック制
御信号＝クロック停止にし、（２）前記累積回路の出力
≧１，前記カウント記録回路の出力≧１，前記カウンタ
の出力＝０の場合：電力＝高電力であれば低電力に、低
電力、あるいは、電力オフであればそのままにし、クロ
ック制御信号＝高周波数であれば低周波数に、クロック
停止、あるいは、低周波数であればそのままにし、
（３）前記累積回路の出力≧１，前記カウント記録回路
の出力＝０，前記カウンタの出力＝０の場合：電力＝電
力オフにし、クロック制御信号＝高周波数であれば低周
波数に、低周波数、あるいは、停止であれば停止にし、
（４）前記累積回路の出力≧１，前記カウント記録回路
の出力＝０，前記カウンタの出力≧１の場合：電力＝電
力オフであれば、低電力に、低電力、あるいは、高電力
であれば高電力にし、クロック制御信号＝停止であれば
低周波数に、低周波数、あるいは、高周波数であれば高
周波数にし、（５）前記累積回路の出力≧１，前記カウ
ント記録回路の出力≧１，前記カウンタの出力≧前記カ
ウント記録回路の出力，前記カウンタの出力≠０の場
合：電力＝そのままにし、クロック制御信号＝停止であ
れば低周波数に、低周波数、あるいは、高周波数であれ
ば高周波数にし、（６）前記累積回路の出力≧１，前記
カウント記録回路の出力≧１，前記カウンタの出力＜前
記カウント記録回路の出力，前記カウンタの出力≠０の
場合：電力＝そのままにし、クロック制御信号＝高周波
数であれば低周波数に、低周波数、あるいは、クロック
停止であればそのままにする論理で、各前記機能ブロッ
クごとに電力、クロック制御信号を出力する比較回路を
備える電力制御回路と、前記電力制御回路からのクロッ
ク制御信号に基づいて各前記機能ブロックごとにクロッ
ク信号を生成するクロック生成回路とを有することを特
徴とする。

【００１７】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。図１は、本発
明の第１の実施の形態を示すブロック図である。図１を
参照すると、本発明の第１の実施の形態は、中央演算制
御を行うマイクロプロセッサユニットであるＭＰＵ１０
と、入出力インターフェースを制御するブリッジ２０
と、プログラム、および、ワーク（テクスチャやビデオ
データ）用として使用されるメインメモリ３０と、ディ
スプレイ６０への表示制御を行うグラフィック制御回路
４０と、描画データ、ビデオデータを格納するビデオラ
ンダムアクセスメモリであるＶＲＡＭ７０とから構成さ
れる。

【００１８】また、グラフィック制御回路４０は、ホス
ト（ＭＰＵ１０や、ＤＭＡマスター（図示せず）など）
からのアクセスや、グラフィック制御回路４０自らがＤ
ＭＡ（ダイレクトメモリアクセス）回路として動作する
場合に制御を行うホスト・ＤＭＡ制御回路４１と、２次
元や３次元などの表現効果を目的とする描画エンジン４
２と、外部からのビデオや音楽のストリームデータやホ
ストから入力されるデータに対してフォーマット変換や
符号、復号化等を行うビデオエンジン４３と、ディスプ
レイ６０に対して表示制御および表示信号を生成するデ
ィスプレイ制御回路４４と、ＶＲＡＭ７０のリフレッシ
ュタイミングを生成するメモリリフレッシュ制御回路４
５と、ホスト・ＤＭＡ制御回路４１、描画エンジン４
２、ビデオエンジン４３、ディスプレイ制御回路４４、
メモリリフレッシュ制御回路４５、およびＶＲＡＭ制御
回路４６を接続するＶＲＡＭ７０アクセス用の内部バス
４０１と、ホスト・ＤＭＡ制御回路４１、描画エンジン
４２、ビデオエンジン４３、ディスプレイ制御回路４
４、メモリリフレッシュ制御回路４５からの描画、表
示、リフレッシュ等のアクセスリクエストを受け付けＶ
ＲＡＭ７０を制御するＶＲＡＭ制御回路４６と、ＶＲＡ
Ｍ制御回路４６へのアクセスリクエストに対する調停を
行う調停回路４７と、この調停回路４７でのリクエスト
状況を監視し、ホスト・ＤＭＡ制御回路４１〜メモリリ
フレッシュ制御回路４５の動作、非動作状態を通知する
監視回路４８と、ホスト・ＤＭＡ制御回路４１〜メモリ
リフレッシュ制御回路４５の状態を把握し電力制御を行
う電力制御回路４９と、ホスト・ＤＭＡ制御回路４１〜
電力制御回路４９、ＶＲＡＭ７０へのクロックを個別生
成し分配するＰＬＬ回路を含むクロック生成回路５０と
から構成される。

【００１９】ここで、ホスト・ＤＭＡ制御回路４１〜メ
モリリフレッシュ制御回路４５を機能ブロックと呼ぶ。

【００２０】図２は、図１の監視回路４８、電力制御回
路４９の詳細ブロック図である。図２を参照すると、監
視回路４８は、カウンタ４８０１、加算器４８０２、お
よび、レジスタ等の記憶回路４８０３を含むそれぞれホ
スト・ＤＭＡ制御回路４１、描画エンジン４２、ビデオ
エンジン４３、ディスプレイ制御回路４４、メモリリフ
レッシュ制御回路４５に対応する複数の監視モジュール
４８０と、一定時間おきにパルスを発生するタイムカウ
ンタ４８０４とから構成される。

【００２１】また、電力制御回路４９は、レジスタ等の
記憶回路４９０１、および、比較回路４９０２を含むそ
れぞれホスト・ＤＭＡ制御回路４１、描画エンジン４
２、ビデオエンジン４３、ディスプレイ制御回路４４、
メモリリフレッシュ制御回路４５に対応する複数の電力
制御モジュール４９０から構成される。

【００２２】次に、本発明の第１の実施の形態の動作に
ついて図面を参照して説明する。

【００２３】まず、ＭＰＵ１０からのＶＲＡＭ７０への
データ転送、描画に関して動作の説明をする。

【００２４】ＭＰＵ１０がＶＲＡＭ７０のマップされた
アドレス空間のメモリアドレスに対しメモリデータ転送
命令を実行すると、ブリッジ２０は、アクセスされるメ
モリアドレスをＶＲＡＭ７０へのアクセスと判断し、グ
ラフィック制御回路４０へのパスでデータ転送を開始す
る。次に、グラフィック制御回路４０内ではホスト・Ｄ
ＭＡ制御回路４１がブリッジ２０からのメモリデータ転
送アクセスを受け付け、調停回路４７に対しＶＲＡＭア
クセス要求を出力する。

【００２５】ホスト・ＤＭＡ制御回路４１からのＶＲＡ
Ｍアクセス要求を受け取ると、調停回路４７は、描画エ
ンジン４２〜メモリリフレッシュ制御回路４５からのＶ
ＲＡＭアクセス要求との調停を行い、もし、ホスト・Ｄ
ＭＡ制御回路４１の優先度が１番高いと判断すれば、Ｖ
ＲＡＭアクセス許可信号をホスト・ＤＭＡ制御回路４１
に伝達し、このＶＲＡＭアクセス許可信号を受けたホス
ト・ＤＭＡ制御回路４１が、内部バス４０１を介しＶＲ
ＡＭ制御回路４６へアクセスを実行する。次に、ＶＲＡ
Ｍ制御回路４６はホスト・ＤＭＡ制御回路４１からのＶ
ＲＡＭアクセス要求にしたがってＶＲＡＭ７０へのデー
タ転送を実行する。

【００２６】次に、描画エンジン４２〜メモリリフレッ
シュ制御回路４５からのＶＲＡＭ７０に対するデータ転
送、描画に関して動作を説明する。

【００２７】この場合、ＭＰＵ１０からのＶＲＡＭ７０
へのデータ転送、描画動作手続きと異なり、あらかじ
め、ＭＰＵ１０により描画エンジン４２〜メモリリフレ
ッシュ制御回路４５の機能動作のための種別毎に設定が
行われ、その後は、ＭＰＵ１０が介在せずに描画エンジ
ン４２〜メモリリフレッシュ制御回路４５が独立して動
作を行う。

【００２８】次に、描画エンジン４２に関して説明す
る。描画エンジン４２は、上記設定後、ＭＰＵ１０から
の動作開始命令、あるいは、あらかじめ設定されたタイ
ミングにおいて、特定の機能を実行し、ＶＲＡＭ７０へ
のアクセスをする際、調停回路４７に対しＶＲＡＭアク
セス要求を出力する。

【００２９】調停回路４７は、描画エンジン４２からＶ
ＲＡＭアクセス要求を受け取ると、ホスト・ＤＭＡ制御
回路４１、ビデオエンジン４３〜メモリリフレッシュ制
御回路４５からのＶＲＡＭアクセス要求との調停を行
い、もし、描画エンジン４２の優先度が１番高いと判断
すれば、ＶＲＡＭアクセス許可信号を描画エンジン４２
に伝達し、このＶＲＡＭアクセス許可信号を受けた描画
エンジン４２が指定された機能動作シーケンスにしたが
い、内部バス４０１を介しＶＲＡＭ制御回路４６へアク
セスを実行する。ＶＲＡＭ制御回路４６は描画エンジン
４２のＶＲＡＭアクセス要求にしたがってＶＲＡＭ７０
への描画を実行する。

【００３０】次に、ビデオエンジン４３に関して説明す
る。ビデオエンジン４３は、ホスト・ＤＭＡ制御回路４
１、または、外部からのビデオストリームデータを受け
取ると、これを設定フォーマットに変換、符号化、ある
いは、復号化し、その後表示オーバーレイや、一時保持
用にＶＲＡＭ７０にデータを格納するために調停回路４
７に対してＶＲＡＭアクセス要求を出力する。

【００３１】調停回路４７は、ビデオエンジン４３から
ＶＲＡＭアクセス要求を受け取ると、ホスト・ＤＭＡ制
御回路４１〜描画エンジン４２、ディスプレイ制御回路
４４〜メモリリフレッシュ制御回路４５からのＶＲＡＭ
アクセス要求との調停を行い、もし、ビデオエンジン４
３の優先度が１番高いと判断すれば、ＶＲＡＭアクセス
許可信号をビデオエンジン４３に伝達し、このＶＲＡＭ
アクセス許可信号を受けたビデオエンジン４３が指定さ
れた機能動作シーケンスにしたがい、内部バス４０１を
介しＶＲＡＭ制御回路４６へアクセスを実行する。ＶＲ
ＡＭ制御回路４６はビデオエンジン４３のＶＲＡＭアク
セス要求にしたがってＶＲＡＭ７０へのデータ転送を実
行する。

【００３２】次に、ディスプレイ制御回路４４について
説明する。ディスプレイ制御回路４４は、ＭＰＵ１０か
ら、ブリッジ２０、ホスト・ＤＭＡ制御回路４１を介し
てから設定された解像度・色数・リフレッシュレートに
応じてディスプレイ６０に対する表示制御信号を生成す
る。映像信号生成用にＶＲＡＭ７０から表示データを取
得するために調停回路４７に対しＶＲＡＭアクセス要求
を出力する。

【００３３】調停回路４７は、ディスプレイ制御回路４
４からＶＲＡＭアクセス要求を受け取ると、ホスト・Ｄ
ＭＡ制御回路４１〜描画エンジン４２、ディスプレイ制
御回路４４〜メモリリフレッシュ制御回路４５からのＶ
ＲＡＭアクセス要求との調停を行い、もし、ディスプレ
イ制御回路４４の優先度が１番高いと判断すれば、ＶＲ
ＡＭアクセス許可信号をディスプレイ制御回路４４に伝
達し、このＶＲＡＭアクセス許可信号を受けたディスプ
レイ制御回路４４が指定された機能動作シーケンスにし
たがい、内部バス４０１を介しＶＲＡＭ制御回路４６へ
アクセスを実行する。ＶＲＡＭ制御回路４６はディスプ
レイ制御回路４４のＶＲＡＭアクセス要求にしたがって
ＶＲＡＭ７０から表示データを読み出しディスプレイ制
御回路４４に出力する。

【００３４】次に、メモリリフレッシュ制御回路４５に
ついて説明する。メモリリフレッシュ制御回路４５は、
ＶＲＡＭ７０に格納されているＶＲＡＭ表示用データ、
および、ワークデータを保持するためにメモリリフレッ
シュ要求を生成し、調停回路４７に出力する。調停回路
４７は、メモリリフレッシュ要求を最優先と判断し、Ｖ
ＲＡＭアクセス許可信号をメモリリフレッシュ制御回路
４５に伝達し、このＶＲＡＭアクセス許可信号を受けた
メモリリフレッシュ制御回路４５が、内部バス４０１を
介しＶＲＡＭ制御回路４６へメモリリフレッシュ要求を
実行する。ＶＲＡＭ制御回路４６はメモリリフレッシュ
制御回路４５のメモリリフレッシュ要求にしたがってＶ
ＲＡＭ７０のリフレッシュを実施する。

【００３５】次に、監視回路４８、電力制御回路４９、
クロック生成回路５０について説明する。調停回路４７
は、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ
制御回路４５からのＶＲＡＭアクセス要求を監視回路４
８に出力し、監視回路４８は、調停回路４７からのホス
ト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路
４５に対応するＶＲＡＭアクセス要求の頻度や間隔の状
況を監視し、監視情報を電力制御回路４９に出力する。

【００３６】電力制御回路４９は、監視回路４８からの
監視情報に基づいて、ホスト・ＤＭＡ制御回路４１〜メ
モリリフレッシュ制御回路４５ごとに最適な電力を制御
し、クロック生成回路５０にクロック制御のための情報
を出力する。たとえば、一定時間、ＶＲＡＭアクセス要
求の頻度が低い、あるいは全く使用していない要求元
（ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制
御回路４５）に対してはクロックの周波数を低下させる
指示をクロック生成回路５０に出力する。

【００３７】クロック生成回路５０は、電力制御回路４
９からの情報にしたがい、クロックの制御を実施する。

【００３８】次に、調停回路４７がホスト・ＤＭＡ制御
回路４１からＶＲＡＭアクセス要求を受け取った場合に
ついて説明する。調停回路４７は調停を行い、もし、ホ
スト・ＤＭＡ制御回路４１の優先度が１番高いと判断す
れば、ＶＲＡＭアクセス許可信号をホスト・ＤＭＡ制御
回路４１に伝達し、さらに、監視回路４８のホスト・Ｄ
ＭＡ制御回路４１に対応する監視モジュール４８０にカ
ウントアップ指示を出力する。ホスト・ＤＭＡ制御回路
４１に対応する監視モジュール４８０のカウンタ４８０
１は、カウントアップ信号により保持する値のカウント
アップを行う。加算器４８０２は、カウンタ４８０１、
および、記憶回路４８０３からの出力を加算した値を出
力する。また、カウンタ４８０１、記憶回路４８０３の
出力は、常時、電力制御回路４９に送出される。

【００３９】電力制御回路４９は、監視回路４８のカウ
ンタ４８０１、および、記憶回路４８０３の出力を入力
し、記憶回路４８０３の出力、カウンタ４８０１の出
力、および、内部の記憶回路４９０１の出力に基づい
て、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ
制御回路４５の対応するものに対するクロック制御信
号、および、電力を比較回路４９０２で作成し、常時出
力する。ただし、電源が投入されてから一定時間が経過
するまで、デフォールト値（事前に決めておく）を出力
する。

【００４０】次に、タイムカウンタ４８０４が一定時間
ごとにパルスを発生すると、監視回路４８のカウンタ４
８０１は、保持している値をリセットし、記憶回路４８
０３は、加算器４８０２の出力を取り込み保持する。ま
た、電力制御回路４９の記憶回路４９０１は、タイムカ
ウンタ４８０４からのパルスを受け取ると、監視回路４
８のカウンタ４８０１の出力を取り込み保持する。

【００４１】ここで、カウンタ４８０１のビット数は、
タイムカウンタ４８０４がパルスを発生する間にオーバ
ーフローしないように設定される。

【００４２】記憶回路４８０３に保持されている値を
「累積カウント値Ａ」、記憶回路４９０１に保持されて
いる値を「過去カウント値Ｂ」、カウンタ４８０１に保
持されている値を「現在カウント値Ｂ’」とすると、電
力制御回路４９の比較回路４９０２で作成されるクロッ
ク制御信号、電力の論理は、たとえば、以下のようであ
る。比較回路４９０２は、内部に、出力している値を保
持するレジスタを内蔵し、そのレジスタの値と、Ａ，
Ｂ，Ｂ’とによりクロック制御信号、電力を作成する。
また、以下において、クロック制御信号は、２ビットで
あり、００＝高周波数、０１＝低周波数、１０＝クロッ
ク停止である。また、電力は、高電力、低電力、電力オ
フのいずれかである。電力の高低は、電圧、または、電
流を変えることにより実現される。複数の電力を外部か
ら入力し、切り替えることでも実現できる。

【００４３】（１）Ａ＝０，Ｂ＝０の場合：電力＝高電
力であれば低電力に、低電力であれば電力オフにする。
クロック制御信号＝クロック停止（１０）にする。

【００４４】（２）Ａ≧１，Ｂ≧１，Ｂ’＝０の場合：
電力＝高電力であれば低電力に、低電力、または、電力
オフであればそのままにする。クロック制御信号＝高周
波数（００）であれば低周波数（０１）に、クロック停
止（１０）、または、低周波数（０１）であればそのま
まにする。

【００４５】（３）Ａ≧１，Ｂ＝０，Ｂ’＝０の場合：
電力＝電力オフにする。クロック制御信号＝高周波数
（００）であれば低周波数（０１）に、低周波数（０
１）、または、停止（１０）であれば停止（１０）にす
る。

【００４６】（４）Ａ≧１，Ｂ＝０，Ｂ’≧１の場合：
電力＝電力オフであれば、低電力に、低電力、または、
高電力であれば高電力にする。クロック制御信号＝停止
（１０）であれば低周波数（０１）に、低周波数（０
１）、または、高周波数（００）であれば高周波数（０
０）にする。

【００４７】（５）Ａ≧１，Ｂ≧１，Ｂ’≧Ｂ，Ｂ’≠
０の場合：電力＝そのままにする。クロック制御信号＝
停止（１０）であれば低周波数（０１）に、低周波数
（０１）、または、高周波数（００）であれば高周波数
（００）にする。

【００４８】（６）Ａ≧１，Ｂ≧１，Ｂ’＜Ｂ，Ｂ’≠
０の場合：電力＝そのままにする。クロック制御信号＝
高周波数（００）であれば低周波数（０１）に、低周波
数（０１）、または、クロック停止（１０）であればそ
のままにする。

【００４９】ただし、上記は、１例であって、上記に限
定されるものではなく、また、各ホスト・ＤＭＡ制御回
路４１〜メモリリフレッシュ制御回路４５において別々
の論理を設定することができる。また、電力、クロック
周波数は、多段階に設定可能である。

【００５０】次に、クロック生成回路５０は、各ホスト
・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４
５に、電力制御回路４９からのクロック制御信号（たと
えば、２ビット）により対応した周波数のクロックを分
配する。また、ホスト・ＤＭＡ制御回路４１〜メモリリ
フレッシュ制御回路４５は、電力制御回路４９からの電
力で動作する。

【００５１】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。図３は、本発明の第２
の実施の形態を示すブロック図である。

【００５２】図３を参照すると、本発明の第２の実施の
形態は、本発明の第１の実施の形態に、監視状況を一定
時間でなく任意の時間監視とするための監視時間設定レ
ジスタ群５１と、タイムカウンタ４８０４の替わりに時
間測定するためのタイマー群５２とを追加したものであ
る。

【００５３】図４は、図３の監視時間設定レジスタ群５
１、タイマー群５２の詳細ブロック図である。図４を参
照すると、監視時間設定レジスタ群５１、タイマー群５
２は、それぞれ、ホスト・ＤＭＡ制御回路４１〜メモリ
リフレッシュ制御回路４５に対応するレジスタ５１０
と、タイマー５２０とから構成される。

【００５４】ホスト・ＤＭＡ制御回路４１〜メモリリフ
レッシュ制御回路４５に対応する個々のレジスタ５１０
には、ＭＰＵ１０からブリッジ２０、ホスト・ＤＭＡ制
御回路４１を介して、個々の値が設定される。また、ホ
スト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回
路４５に対応する個々のタイマー５２０は、本発明の第
１の実施の形態のタイムカウンタ４８０４の替わりにパ
ルスを発生する。すなわち、タイマー５２０は、カウン
トを行い対応するレジスタ５１０の値に達すると、パル
スを発生し、監視回路４８、および、電力制御回路４９
の対応する監視モジュール４８０、電力制御モジュール
４９０に出力する。調停回路４７、および、監視回路４
８では、本発明の第１の実施の形態のパルスを受けたの
と同一の動作を実施する。

【００５５】本発明の第１の実施の形態よりきめ細かい
制御が行えるので、無駄な電力供給を極限まで抑えるこ
とが可能となる。たとえば、短期間にＶＲＡＭアクセス
要求が多ものに対してはほぼ、最大のクロック周波数と
電力を与え、長期間頻度数が少ないものに対しては、最
小のクロック周波数にするか、または、電力をオフにす
ることができる。

【００５６】

【発明の効果】本発明の第１の効果は、機能ブロックご
とのきめ細かい省電力ができることである。

【００５７】その理由は、ビデオランダムメモリにアク
セスを実施する各機能ブロックごとのアクセス頻度を算
出し、アクセス頻度に基づいて省電力を実施する構成を
とるからである。

【００５８】第２の効果は、省電力の効果が大きいこと
である。

【００５９】その理由は、クロック周波数、電力を両方
とも制御する構成をとるからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図で
ある。

【図２】図１の監視回路、電力制御回路の詳細ブロック
図である。

【図３】本発明の第２の実施の形態を示すブロック図で
ある。

【図４】図３の監視時間設定レジスタ群、タイマー群の
詳細ブロック図である。

【符号の説明】

１０ＭＰＵ２０ブリッジ３０メインメモリ４０グラフィック制御回路４１ホスト・ＤＭＡ制御回路４２描画エンジン４３ビデオエンジン４４ディスプレイ制御回路４５メモリリフレッシュ制御回路４６ＶＲＡＭ制御回路４７調停回路４８監視回路４９電力制御回路５０クロック生成回路５１監視時間設定レジスタ群５２タイマー群６０ディスプレイ７０ＶＲＡＭ４８０監視モジュール４９０電力制御モジュール５１０レジスタ５２０タイマー４８０１カウンタ４８０２加算器４８０３記憶回路４８０４タイムカウンタ４９０１記憶回路４９０２比較回路

Claims

【特許請求の範囲】

【請求項１】複数の機能ブロックと、ビデオランダム
アクセスメモリに対するアクセス頻度に基づいて各前記
機能ブロックごとに電力を出力する電力制御回路と、前
記ビデオランダムアクセスメモリに対するアクセス頻度
に基づいて各前記機能ブロックごとにクロック信号を生
成するクロック生成回路とを有することを特徴とする省
電力グラフィック制御回路。
【請求項２】複数の機能ブロックと、各前記機能ブロ
ックからのビデオランダムアクセスメモリに対するアク
セス要求を受け付け調停を行いアクセスを許可する各前
記機能ブロックに対応するカウントアップ信号を出力す
る調停回路と、前記調停回路からのカウントアップ信号
により対応する前記機能ブロックの前記アクセス要求の
回数を一定時間カウントしカウント値を出力し、かつ累
積値を出力する監視回路と、前記監視回路からのカウン
ト値、累積値に基づいて各前記機能ブロックごとに電
力、クロック制御信号を出力する電力制御回路と、前記
電力制御回路からのクロック制御信号に基づいて各前記
機能ブロックごとにクロック信号を生成するクロック生
成回路とを有することを特徴とする省電力グラフィック
制御回路。
【請求項３】複数の機能ブロックと、各前記機能ブロ
ックからのビデオランダムアクセスメモリに対するアク
セス要求を受け付け調停を行いアクセスを許可する各前
記機能ブロックに対応するカウントアップ信号を出力す
る調停回路と、一定時間ごとにパルス信号を出力するタ
イムカウンタと、前記調停回路からのカウントアップ信
号により対応する前記機能ブロックの前記アクセス要求
の回数をカウントし前記パルス信号でリセットされるカ
ウンタ、および、前記パルス信号で前記カウンタの出力
の累積値を更新・保持する累積回路を備える監視回路
と、前記監視回路の前記カウンタからのカウント値、前
記累積回路からの累積値に基づいて各前記機能ブロック
ごとに電力、クロック制御信号を出力する電力制御回路
と、前記電力制御回路からのクロック制御信号に基づい
て各前記機能ブロックごとにクロック信号を生成するク
ロック生成回路とを有することを特徴とする省電力グラ
フィック制御回路。
【請求項４】複数の機能ブロックと、各前記機能ブロ
ックからのビデオランダムアクセスメモリに対するアク
セス要求を受け付け調停を行いアクセスを許可する各前
記機能ブロックに対応するカウントアップ信号を出力す
る調停回路と、一定時間ごとにパルス信号を出力するタ
イムカウンタと、前記調停回路からのカウントアップ信
号により対応する前記機能ブロックの前記アクセス要求
の回数をカウントし前記パルス信号でリセットされるカ
ウンタ、および、前記パルス信号で前記カウンタの出力
の累積値を更新・保持する累積回路を備える監視回路
と、前記監視回路の前記カウンタの出力を前記パルス信
号により入力し保持するカウント記録回路、および、前
記監視回路の前記カウンタの出力、前記カウント記録回
路の出力、および、前記監視回路の前記累積回路の出力
に基づいて各前記機能ブロックごとに電力、クロック制
御信号を出力する比較回路を備える電力制御回路と、前
記電力制御回路からのクロック制御信号に基づいて各前
記機能ブロックごとにクロック信号を生成するクロック
生成回路とを有することを特徴とする省電力グラフィッ
ク制御回路。
【請求項５】複数の機能ブロックと、各前記機能ブロ
ックからのビデオランダムアクセスメモリに対するアク
セス要求を受け付け調停を行いアクセスを許可する各前
記機能ブロックに対応するカウントアップ信号を出力す
る調停回路と、一定時間ごとにパルス信号を出力するタ
イムカウンタと、前記調停回路からのカウントアップ信
号により対応する前記機能ブロックの前記アクセス要求
の回数をカウントし前記パルス信号でリセットされるカ
ウンタ、および、前記パルス信号で前記カウンタの出力
の累積値を更新・保持する累積回路を備える監視回路
と、前記監視回路の前記カウンタの出力を前記パルス信
号により入力し保持するカウント記録回路、および、
（１）前記累積回路の出力＝０，前記カウント記録回路
の出力＝０の場合：電力＝高電力であれば低電力に、低
電力であれば電力オフにし、クロック制御信号＝クロッ
ク停止にし、（２）前記累積回路の出力≧１，前記カウ
ント記録回路の出力≧１，前記カウンタの出力＝０の場
合：電力＝高電力であれば低電力に、低電力、あるい
は、電力オフであればそのままにし、クロック制御信号
＝高周波数であれば低周波数に、クロック停止、あるい
は、低周波数であればそのままにし、（３）前記累積回
路の出力≧１，前記カウント記録回路の出力＝０，前記
カウンタの出力＝０の場合：電力＝電力オフにし、クロ
ック制御信号＝高周波数であれば低周波数に、低周波
数、あるいは、停止であれば停止にし、（４）前記累積
回路の出力≧１，前記カウント記録回路の出力＝０，前
記カウンタの出力≧１の場合：電力＝電力オフであれ
ば、低電力に、低電力、あるいは、高電力であれば高電
力にし、クロック制御信号＝停止であれば低周波数に、
低周波数、あるいは、高周波数であれば高周波数にし、
（５）前記累積回路の出力≧１，前記カウント記録回路
の出力≧１，前記カウンタの出力≧前記カウント記録回
路の出力，前記カウンタの出力≠０の場合：電力＝その
ままにし、クロック制御信号＝停止であれば低周波数
に、低周波数、あるいは、高周波数であれば高周波数に
し、（６）前記累積回路の出力≧１，前記カウント記録
回路の出力≧１，前記カウンタの出力＜前記カウント記
録回路の出力，前記カウンタの出力≠０の場合：電力＝
そのままにし、クロック制御信号＝高周波数であれば低
周波数に、低周波数、あるいは、クロック停止であれば
そのままにする論理で、各前記機能ブロックごとに電
力、クロック制御信号を出力する比較回路を備える電力
制御回路と、前記電力制御回路からのクロック制御信号
に基づいて各前記機能ブロックごとにクロック信号を生
成するクロック生成回路とを有することを特徴とする省
電力グラフィック制御回路。
【請求項６】複数の機能ブロックと、各前記機能ブロ
ックからのビデオランダムアクセスメモリに対するアク
セス要求を受け付け調停を行いアクセスを許可する各前
記機能ブロックに対応するカウントアップ信号を出力す
る調停回路と、前記機能ブロックごとの一定値を保持す
るレジスタと、前記一定値に達するとパルス信号を出力
する各前記機能ブロック対応のタイムカウンタと、前記
調停回路からのカウントアップ信号により対応する前記
機能ブロックの前記アクセス要求の回数をカウントし前
記パルス信号でリセットされるカウンタ、および、前記
機能ブロックに対応する前記パルス信号で前記カウンタ
の出力の累積値を更新・保持する累積回路を備える監視
回路と、前記監視回路の前記カウンタからのカウント
値、前記累積回路からの累積値に基づいて各前記機能ブ
ロックごとに電力、クロック制御信号を出力する電力制
御回路と、前記電力制御回路からのクロック制御信号に
基づいて各前記機能ブロックごとにクロック信号を生成
するクロック生成回路とを有することを特徴とする省電
力グラフィック制御回路。
【請求項７】複数の機能ブロックと、各前記機能ブロ
ックからのビデオランダムアクセスメモリに対するアク
セス要求を受け付け調停を行いアクセスを許可する各前
記機能ブロックに対応するカウントアップ信号を出力す
る調停回路と、前記機能ブロックごとの一定値を保持す
るレジスタと、前記一定値に達するとパルス信号を出力
する各前記機能ブロック対応のタイムカウンタと、前記
調停回路からのカウントアップ信号により対応する前記
機能ブロックの前記アクセス要求の回数をカウントし前
記パルス信号でリセットされるカウンタ、および、前記
機能ブロックに対応する前記パルス信号で前記カウンタ
の出力の累積値を更新・保持する累積回路を備える監視
回路と、前記監視回路の前記カウンタの出力を前記パル
ス信号により入力し保持するカウント記録回路、およ
び、前記監視回路の前記カウンタの出力、前記カウント
記録回路の出力、および、前記監視回路の前記累積回路
の出力に基づいて各前記機能ブロックごとに電力、クロ
ック制御信号を出力する比較回路を備える電力制御回路
と、前記電力制御回路からのクロック制御信号に基づい
て各前記機能ブロックごとにクロック信号を生成するク
ロック生成回路とを有することを特徴とする省電力グラ
フィック制御回路。
【請求項８】複数の機能ブロックと、各前記機能ブロ
ックからのビデオランダムアクセスメモリに対するアク
セス要求を受け付け調停を行いアクセスを許可する各前
記機能ブロックに対応するカウントアップ信号を出力す
る調停回路と、前記機能ブロックごとの一定値を保持す
るレジスタと、前記一定値に達するとパルス信号を出力
する各前記機能ブロック対応のタイムカウンタと、前記
調停回路からのカウントアップ信号により対応する前記
機能ブロックの前記アクセス要求の回数をカウントし前
記パルス信号でリセットされるカウンタ、および、前記
機能ブロックに対応する前記パルス信号で前記カウンタ
の出力の累積値を更新・保持する累積回路を備える監視
回路と、前記監視回路の前記カウンタの出力を前記パル
ス信号により入力し保持するカウント記録回路、およ
び、前記監視回路の前記カウンタの出力、前記カウント
記録回路の出力、および、（１）前記累積回路の出力＝
０，前記カウント記録回路の出力＝０の場合：電力＝高
電力であれば低電力に、低電力であれば電力オフにし、
クロック制御信号＝クロック停止にし、（２）前記累積
回路の出力≧１，前記カウント記録回路の出力≧１，前
記カウンタの出力＝０の場合：電力＝高電力であれば低
電力に、低電力、あるいは、電力オフであればそのまま
にし、クロック制御信号＝高周波数であれば低周波数
に、クロック停止、あるいは、低周波数であればそのま
まにし、（３）前記累積回路の出力≧１，前記カウント
記録回路の出力＝０，前記カウンタの出力＝０の場合：
電力＝電力オフにし、クロック制御信号＝高周波数であ
れば低周波数に、低周波数、あるいは、停止であれば停
止にし、（４）前記累積回路の出力≧１，前記カウント
記録回路の出力＝０，前記カウンタの出力≧１の場合：
電力＝電力オフであれば、低電力に、低電力、あるい
は、高電力であれば高電力にし、クロック制御信号＝停
止であれば低周波数に、低周波数、あるいは、高周波数
であれば高周波数にし、（５）前記累積回路の出力≧
１，前記カウント記録回路の出力≧１，前記カウンタの
出力≧前記カウント記録回路の出力，前記カウンタの出
力≠０の場合：電力＝そのままにし、クロック制御信号
＝停止であれば低周波数に、低周波数、あるいは、高周
波数であれば高周波数にし、（６）前記累積回路の出力
≧１，前記カウント記録回路の出力≧１，前記カウンタ
の出力＜前記カウント記録回路の出力，前記カウンタの
出力≠０の場合：電力＝そのままにし、クロック制御信
号＝高周波数であれば低周波数に、低周波数、あるい
は、クロック停止であればそのままにする論理で、各前
記機能ブロックごとに電力、クロック制御信号を出力す
る比較回路を備える電力制御回路と、前記電力制御回路
からのクロック制御信号に基づいて各前記機能ブロック
ごとにクロック信号を生成するクロック生成回路とを有
することを特徴とする省電力グラフィック制御回路。