JPS628252A - 情報処理システム用ｉ／ｏ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 産業上の利用分野 本発明は、情報処理システムに関し、より詳細には、情
報処理システムのための入力／出力構造に関する。

先行技術の説明 情報処理システムによって実行されなければならない２
つの主なタスクは、情報の処理及び情報のシステムへの
且つシステムからの移動であり、大抵のシステムは、こ
れらのオペレーションヲ反映するように構造的にも且つ
動作的にも編成されている。即ち、斯かるシステムは、
ＣＰＵ及びメモリ等の内部情報処理エレメント及びこれ
ら内部エレメント間の通信のための内部システムバス、
及び入出力（Ｉ／Ｏ）構造からなる。このＩ１０構造は
、通常、内部システムバスから接続されたＩ１０バス及
び複数の周辺装置を含んでいる。周辺装置の例は、ディ
スクドライブ、ディスプレイ、プリンタ、通信リンク、
テープストリーマ及びユーザ端末装置等の入出力装置を
含んでいる。これらの周辺装置は更に、他の汎用コンピ
ュータ等の独立又は共同処理ユニット又はスキャナ及び
専用演算プロセッサ又は信号プロセッサ等の専用処理装
置を含み得る。

如何なる情報処理システムにおいてもその性能に対して
くり返し生ずる制限がＩ１０システムの能力によって設
定される。即ち、Ｉ／Ｏシステムが如何に効率的に情報
を処理すべきシステムに移動するか且つ処理された情報
を如何に効率的にシステムから出すかによって設定され
る。更に他に関連する問題は、Ｉ／Ｏオ啄レーションの
命令及び制御に費やされ々ければならないシステムリソ
−ス及び処理時間の量である。更に、多くのシステムは
、更に周辺装置全加え且つシステム拡大の必要性を加え
るために、システム及びＩ１０構造の容量によってその
増大能力が限定される。

本発明の目的は、情報処理システムのための改良された
Ｉ／Ｏ構造を提供することにある。

本発明の別の目的は、同一のＩ／Ｏバスから接続された
周辺装置間、異なったＩ／Ｏバスから接続された周辺装
置間、及び周辺装置とシステム内部処理エレメント間で
のデータやメツセージの通信を可能にする改良されたＩ
１０構造を提供することにある。

本発明の更に別の目的は、周辺装置をＩ／Ｏバスに接続
するための改良されたインテリジェントインターフェー
ス制御装置を提供することにある。

発明の概要 本発明によると、情報処理システムは、内部処理手段、
上記内部処理エレメント間での通信のための内部システ
ムバス手段、及び上記システムへ且つ上記システムから
情報を伝えるための周辺手段を含む。入出力（Ｉ／Ｏ）
手段は、周辺エレメント及び内部エレメント間で情報を
伝えるために内部バス手段から周辺手段へ接続されてい
る。このＩ／Ｏ手段は、Ｉ／Ｏ手段から接続された周辺
手段間で制御ワードヲ伝えるための制御バス手段を含ん
でおり、各制御ワードは、Ｉ／Ｏ手段から接続された周
辺手段を識別する情報を含むターゲラ）　（ｔａｒｇｅ
ｔ）　識別フィールド及び実行されるべきＩ／Ｏオペレ
ーションの種類を識別する情報を含む命令フィール）″
を含んでいる。Ｉ／Ｏ手段は更に、Ｉ／Ｏ手段から接続
された周辺手段間でアドレス／データワードを伝えるた
めのアドレス／データバス手段を更に含んでいる。アド
レス／データワード９の各通信は、対応の制御ワード９
の通信に伴なわれている。　　　　　　　　　　　　　
　゛Ｉ／Ｏオペレーションの実行は、少なくとも１つの
アドレス／データワードの送信を含んでおり、各アドレ
ス／データワードは、転送されるべき情報を含んでおり
、この情報は、データ又はメツセージ又はこの転送され
るべき情報の内部処理手段のアドレススペースにおける
宛先を識別するアドレス情報を含んでいる。各アドレス
／データワードと共に、制御ワードが送信される。各制
御ワードは、Ｉ／Ｏ手段から接続された周辺手段の識別
を含むターゲット識別フィールド及び実行されるべきＩ
／Ｏオペレーションの種類を識別する情報を含む命令フ
イールドヲ有する。

同一のＩ／Ｏ手段から接続された周辺手段間のデータの
転送は、少なくとも１つのアドレス／データワード、及
び各データワードに対する随伴制御ワードの送信の段階
を含んでおり、各アドレス／データワードは、通信され
るべきデータを含んでいる。各制御ワードは、Ｉ／Ｏ手
段から接続された周辺手段の識別を含むターゲット識別
フィールド、及びＩ／Ｏ手段から接続された周辺手段と
のデータ転送を指定する情報を含む命令フィールド＃を
含んでいる。

同一のＩ／Ｏ手段から接続された周辺手段間のメメッセ
ージの転送は、通信されるべきメツセージを含む単一ア
ドレス／データワードの送信を含んでいる。随伴制御ワ
ードは、Ｉ／Ｏ手段から接続された周辺手段の識別を含
むターゲット識別フィ。

−ルドを含んでいる。Ｉ／Ｏ手段から接続された周辺手
段と内部バス手段から接続された内部処理手段又は別の
Ｉ／Ｏ手段から接続された別の周辺デバイスとの間のデ
ータの転送は、データの宛先を指定するアドレス情報を
含む第１７ドレス／データワーｙ２含む少なくとも２つ
のアドレス／データワード、及び転送されるべきデータ
を含む少なくとも１つの次のアドレス／データワードの
送信を含んでいる。各随伴制御ワードは、システムバス
インターフェース手段を指定する情報を含むターゲット
識別フィールド及びＩ／Ｏ手段から接続された周辺手段
と内部バス手段から接続された内部処理手段とのデータ
転送を指定する情報を含む命令フィールドを含んでいる
。

別の特徴、によると、本発明は、Ｉ１０オペレーション
の実行を制御するためのＩ／Ｏパス手段と周辺デバイス
手段との間に接続されたインター７玉−ス制御手段に関
する。このインターフェース。

制御手段は、インターフェース制御手段とＩ／Ｏ７７手
段との間でアドレス／データワーｌ−＃を伝えるための
Ｉ／Ｏ７７手段から接続されたインターフェース手段、
周辺デバイスとインターフェース手段との間でデータを
伝えるためのインターフェース手段から接続されたデバ
イスアダプタ手段、及び制御ワード及びアトゞレスを発
生するための且つ制御ワードに応答する制御手段であっ
て、デバイスアダプタ及びインターフェース手段のオペ
レーションを制御するための信号を与えるだめの制御手
段を含んでいる。

インターフェース手段は、デバイスアダプタ手段からデ
ータを受けるだめの、制御手段から初期アドレス情報を
受け且つ制御手段から連続アドレスを発生するための、
且つ制御手段からメツセージｆ受けるだめのアドレス／
データバス手段に接続された出力を有し且つメツセージ
の内容をオＲレーショ／のアドレス／データワードとし
てアドレス／データバス手段に与える第１レジスタ手段
を含んでいる。第２レジスタ手段は、アドレス／データ
ワードを受け且つデータをデバイスアダプタ手段に、メ
ツセージを制御手段に与えるためのアドレス／データバ
ス手段から接続された入力を有している。

制御手段は、Ｉ／Ｏバス手段のオペレーションの状態に
関する情報を受け且つ記憶するための状態レジスタ手段
を含んでいる。この状態レジスタ手段は更に、制御手段
によって開始されるＩ／Ｏオペレーションの状態に関す
る情報を記憶するためのバス転送レジスタ手段を含んで
おり、このバス転送手段は、制御手段によって、オペレ
ーションが開始されるべきであることを示す第１状態に
セット可能であり且つインターフェース手段によって、
上記オペレーションが終了したことを示す第２状態にセ
ット可能である。このインターフェース手段は、オペレ
ーションを開始するためにバス転送レジスタ手段の第１
状態に応答し且つ制御手段は、後続のオペレーションを
自由に開始するために第２状態に応答する。

制御手段は更に、制御ワードバス手段に接続された出力
を有し、且つ制御手段のオはレーショ／に応答するバス
制御レジスタ手段であって、制御ワードヲ記憶し且つ制
御ワードヲ制御ワードバス手段に与えるためのバス制御
レジスタ手段を含んでいる。

好適な実施例の説明 以下の説明は、本発明のこの好適な実施例を含むシステ
ムの全体の構造及びオペレーションを与え、この説明の
次に、本発明の入出力（Ｉ／Ｏ）構造の構造及びオペレ
ーションの説明が続く。

ここで銘記すべきことは、これらの図面及び以下の説明
に現われる参照数字が、３桁からなっていることである
。（最小（最左）の２桁は、特定の図面に現われる特定
のエレメント’１示し、最大、り最左）の桁は、そのエ
レメントが最初に現われる図面を示す。例えば、エレメ
ント１２４は、第１図の２４番目のエレメントであり、
第１図に最初に現われる。参照数字は、その参照エレメ
ントが図面に現われる最初に割り当てられ、それに続く
説明及び図面にわたってそのニレメントラ参照するのに
用いられる。

八、システム１０２のエレメント及び一般的オペレーシ
ョ／（第１図） 第１図について説明する。第１図には、本発明のＩ１０
構造を含む例示システム１０２のブロック図が示されて
いる。ここに示されるように、システム１０２は、複数
の内部エレメント、即ち、ブーログラムの実行に直接関
係するエレメント及びシステムのこれらの内部エレメン
ト間の通信のためのシステムバス構造を含んでいる。シ
ステム１０２は、複数の周辺エレメント、即ち、入力／
出力及び支援機能を行うエレメント及びシステムのこれ
らの周辺エレメント及び内部エレメント間の通信のため
のＩ１０構造を更に含む。

先ス、システムバス及びこのシステムバスカラ接続され
ているシステム１０２の内部エレメ７）Ｋついて説明す
る。このレベルにおいて見ることがセきるシステムバス
構造の主なエレメント間、システムバス１０４及びシス
テムバス優先（ＳＢＰ）ノ゛Ｚス１０６である。システ
ムバス１０４は、システム１０２の内部エレメントが互
いに通信する時に用いられる手段であり、一方、ＳＥＰ
バス１０６は、システムバス１０４から接続された内部
エレメントカシステムバス１０４へのアクセスヲ決定す
る時に通るリンクである。

システムバス１０４に直接接続されたシステム１０２の
内部エレメントについて考慮すると、斯かる各エレメン
トは、システム１０２の他方のエレメントから独立した
少なくとも限定された機能を実行するために、例えば、
マイクロコード制御の形の十分な内部インテリジェンス
を含んでいる。

第１図に示されるような斯かるエレメントの例は、メモ
リユニット（ＭＥＩ：Ｍ）（１乃至ｎ＋２）１０８、中
央処理ユニット（ＣＰＵ）（ｌ乃至ｎ＋１）Ｉ／Ｏ、局
部システム制御装置（ＬＳＣ）１１２、遠隔システム制
御装置（Ｒ２Ｏ）１１４、及びシステムバスインターフ
ェース（ＳＢ工）（１乃至ｎ＋１）１１６を含んでいる
。

ＭＥＭ１０８及びＣＰＵ　ｌ　ｌ　Ｑ等のエレメントの
設計及びこれらのエレメントによって実行される機能は
、当技術においては公知であるため、これ以上の説明を
要しない。ＬＳＣ１１２及びＲ８Ｃ１１４は、例えば、
特定のシステム制御機能、例えば、ユーザ制御インター
フェース、即チ、「ソフト制御パネル」の提供を実施す
るのに適するパーソナル又はプロフェッショナルクラス
の小型コンピュータであり得る。この点について述べる
と、Ｒ−３Ｃ１１４は、通信リンク（ＴＯ）　　を通し
て、例えば、診断の目的で、遠隔ユーザ／制御装置に接
続されているという点でＬＳＣ１１２と異なる。

システム１０２のＩ／Ｏ構造は、第１図に示すように、
１つ又はそれ以上のＩ／Ｏパス構造からなる。各Ｉ１０
バス構造は、システムバス１０４カラシステムバスイン
ターフエースユニツト（ＳＢ工）ｉ通して接続されてい
るサテライトプロセッサユニット（ＳＰＵ）バス１２０
を含んでいる。このバス１２０は、１つ又はそれ以上の
サテライトプロセッサユニット（ＳＰＵ）１１８、即ち
、各ＳＰＵバス１２０から接続された周辺エレメントを
有している。

後に詳細に述べるように、各５ＰＵ１１８は、周辺装置
と及びこの周辺装置＝２ＳＰＵバス１２０に接続するイ
ンテリジェントインターフェース制御装置（エエＣ）　
を含んでいる。この周辺装置は、例えば、データ速度又
は機能のために、それらの関数を実行するのにシステム
バス１０４への直接アクセスを必要としない装置又はシ
ステムニレメントラ含んでいる。周辺デバイスの例は、
入力／出力デバイス、例えば、ディスクドライブ、例え
ば、ディスクドライブ、ディスプレイ、プリンタ、通信
リンク、テープストリーマ及びユーザ端末装置を含んで
いる。これらの周辺装置は、独立又は関連の処理ユニッ
ト、例えば、他の汎用コンピュータあるいは専用処理装
置、例えば、スキャナ及び専用演算プロセッサ又は信号
プロセッサを更に含み得る。前にも説明したように、各
周辺装置は、システム１０２の他方のエレメントから独
立した少なくとも限定された機能を実行するために、例
えば、マイクロコード制御の形の十分な内部インテリジ
ェンスを含み得る。

システム１０２の全体の構造及びオ纜し−ションについ
て述べてきたので、次に、ＳＰＵバス１２０及びＳＰＵ
　ｌ　ｌ　３の構造及びオペレーション並びにこれらの
エレメントによって実行されるＩ／Ｏ通信オにレーショ
ノの説明を通してシステム１０２のＩ１０構造について
説明する。システム１０２の内部バス構造は、即ち、シ
ステムバス１０４及びＳＢＰバス１０６について次に説
明することにより、Ｉ１０構造体が動作する設定の例を
提供する。最後に、Ｉ１０システム１０２の内部バス構
造間のインターフェースについて説明する。

Ｂ、システム１０２のＩ１０構造、一般的説明（第前に
説明したように、本発明に係るＩ１０構造の機能は、Ｉ
／Ｏオペレーションの性能及び、間接的に、システム１
０２の全体の性能を高めることにある。この点について
述べると、且つ以下に述べるように、Ｉ／Ｏ構造によっ
て、多重５ＰＵ１′２０及び関連の５ＰＵ１１８をシス
テム１０２に簡単にインターフェースすることができ、
これにより、システム１０２のＩ１０機能を、システム
に大きな修正を必要とせずに拡大することができる。

更に、本発明のＩ１０構造は、多くのＩ／Ｏオペレーシ
ョンの制御及び実行をシステム１０２の内部エレメント
、例えば、ＣＰＵ１０６から、Ｉ／Ｏ構造に移し、これ
により、ＣＰＵ１０６　　’ｅ必要とする非プログラム
実行オペレーションを減する。この点について述べると
、且つ以下に述べるように、Ｉ／Ｏ構造、特に５ＰＵ１
１８は、システムＣＰＵオペレーション即チ、システム
１０２のｃＰＵｔｉｏによって開始するＩ１０オペレー
ションを待ち行列に入れるための手段を提供する。この
機能は、マルチタスキングシステムオペレーションを支
援する。最後に、本発明のＩ１０構造は、周辺デバイス
とＭＥＭ　１０８及びＣＰＵｌｌ０等のシステム１０２
の内部エレメント間、同一のＳＰＵバス１２０から接続
された周辺デバイス間、及び異なったＳＰＵバス１２０
から接続された周辺デバイス間のデータ及びメツセージ
／命令通信の両方を与え、これにより、Ｉ１０関連通信
オペレーションのフレキシビリティ及びパワーの両方を
高める。これと共に、これらの特性は、周辺内部レベル
における有意の前処理機能、従って大きく増大した性能
をシステム１０２に与える。

上に述べたように、システム１０２のＩ／Ｏ構造は、１
つ又はそれ以上のＩ１０バス構造からなる。各Ｉ１０パ
ス構造は、システムバス１０４からシステムバスインタ
ーフェース二二ツ）　（ＳＢ工）を通して接続されたサ
テライトプロセッサユニット（ＳＰＵ）バス１２０に含
んでおり、このバス１２０は、各ＳＰＵバス１２０から
接、続された１つ又はそれ以上のサテライトプロセッサ
ユニット（ＳＰＵ）１１８ｔ−有している。本発明のＩ
／Ｏ構造の次の説明は、先ず、５ＰｔＪバス１２０の全
体的構造及び関連の５ＰＵ１１８によってこのバスを通
して実施される一般的なデータ／メツセージ／命令Ｉ／
Ｏオペレーションについて述べている。

５ＰＵ１１８の構造及びオペレーションが次に述べられ
ており、次に関連のＳＰ工１１８を介して４、ｃ、ラレ
るＳＰＵバス１２０／システムバス１０４インターフェ
ースについて述べられている。

第２図について説明する。第２図には、ＳＰＵパス１２
０の構造が示されている。この図に示されるように、Ｓ
ＰＵパス１２０は、３２ビット双方向多重化アドレス／
データ（Ａ／Ｄ　）バス２０２及び９ビツト双方向命令
／識別（Ｃ／工）バス２０４を含んでいる。更に以下に
述べるように、且つ第３図に示すように、Ｃ／エバス２
０４は、４ビツト双方向ターゲツト識別（ＴＩ）バス２
０６及び５ビツト双方向命令コー）’　（ＣＣ）バス２
０８からなっている。ＳＰＵバス１２０は更に、単一ビ
ット双方向肯定（ＡＣＫ）ライン２１０、単一ビット双
方向ビジーライン２１２及び単一ビット双方向保持ライ
ン２１４を含んでいる。ＳＰＵバス１２０の他のエレメ
ントは必要に応じてＩ／Ｏ構造の次の詳細な説明で述べ
られる。

特定のＩ１０通信オペレーションの次の説明で述べるよ
うに、Ｉ／Ｏ通信オペレーションは、Ａ／Ｄバス２０２
全通して伝達される１つ又はそれ以上の３２ビツトＡ／
Ｄワードのシーケンスからなっており、各へ／Ｄワード
には、Ｃ／エバス２０４を通して伝達される９ビツトＣ
／エワードが伴なっている。このシーケンスのＡ／Ｄワ
ードゞは、通信の内容を含んでおり、通信に応じて、シ
　　　　　　１−ケンスの各Ａ／Ｄワーピは、メツセー
ジ、データ又はメモリアドレスを含み得る。各Ａ／Ｄワ
ードに伴なうＣ／エワードは、通信の意図された受け取
や装置及び実行されるべき通信の種類を識別する情報を
含んでいる。

１つのＣ／エワービは、ＴＩババス０６に現われる４ビ
ツトＴＩフイールド９及びＣＣバス２０８に現われる５
ビットＣＣワード全含んでいる。

ＴＩフィールドは、通信の意図された受け取り装置を識
別する情報を含んでおり、一方、ＣＣフィールド、実行
されている通信の種類を識別する情報を含んでいる。従
って、Ｃ／エワードは、３２個迄の可能な通信オペレー
ションを規定することができ、従っである通信の１６個
迄の可能な受け取り装置を識別することができることが
明らかである。

ここで銘記すべきことは、ＴＩフィールドの内容は、伝
送５ＰＵ１１８に関する局部アドレスとしてオにレート
し、即ち、ＴＩフィールドは、送信５ＰＵ１１８と同一
のＳＰＵバス１２０に存在する受け取り装置を識別する
ことである。従って、１つのＳＰＵバス１２０は、１６
個迄の画一的に識別可能な５ＰＵ１１８ｔ−接続せしめ
ることができ、５ＰＵ１．２０バスのＳＢＢ１０１６は
、５ＰＵ１１８と同じようにＴＩフィールドによって識
別される。

次に述べるように、送信５ＰＵ１１８と同じＳＰＵバス
１２０に現われない受け取り装置は、間接的に且つ送信
５ＰＵ１１８のＳＢ工１１６を介してアドレスされる。

即ち、送信５ＰＵ１１８によって送信されるＣ／エワー
ト９のＴ工及びＣＣフィールドは、それぞれ、ＳＰＵ　
１１８の局部ＳＢ工、１１６を通信の受け取り装置とし
て且つ通信オペレーションが、例えば、別のＳＰＵバス
１２０に位置している５ＰＵｌ１３あるいはシステム１
０２内部エレメント、例えばＭＥＭＩＱ８に対してであ
ることを識別する。随伴するへ／Ｄワードに含まれるア
ドレス情報が次に用いられ、これにより通信の意図され
た受け取り装置を識別し且つ突き止める。

次にまた述べられるように、それぞれＡＣＫライン２１
０１ビジーライン２１２及び保持ライン２１４全通して
伝達される肯定応答（ＡＣＫ）　　信号、ＢＵＳＹ信号
及びＨＯＬＤ信号が用いられ、通信オペレーションを制
御し且つ調整する。簡単に説明すると、ＡＣＫ及びＢＵ
ＳＹは、通信オペレーションの要求に応答して意図され
た受け取り装置によって通信要求の送出装置に伝達され
る。

ＡＣＫ及びＢＵＳＹはそれぞれ、意図された受け取り装
置がその要求を受けたこと及び意図された受け取り装置
が、使用中あるいは使用中でないこと、即ち、オペレー
ションを実行可能又は実行不能であることを示す。ＨＯ
ＬＤは、特定のオペレーションにおいて必要に応じて送
出装置によって表明され、これによりオペレーションに
おいて用いられているバスの送出装置制御を拡大する。

５ＰＵ１２０及びこのバスを介して実行される通信オペ
レーションの基本構造及びオペレーションについて述べ
てきたので、特定の通信オペレーションについて次に簡
単に述べＩ１０構造のオペレーションの他の次の説明に
おいて更に詳しく述べることにする。

Ｂ、２　　基本Ｉ／Ｏ通信オペレーション（ＩＥａ　Ａ
第３Ａ図乃至第３Ｈ図は、特定の基本Ｉ／Ｏ通信オペレ
ーションの実行を示している。詳細にはそれぞれ、ｆＡ
）ＳＰＵ１１８からＭＥＭＩＱ１３への書込み、（ＢＩ
ＳＰＵ１１８からＭＥＭ１０３への連続書込み、（Ｃ）
ＭＥＭ１０８から５ＰＵ１１８への読出し、（Ｄ）同一
のＳＰＵバス１２０から接続された２つの５ＰＵ１１８
間の通信、田）異なったＳＰＵバス１２０から接続され
た５ＰＵ１１８間の通信、（Ｆ’）テス）オペレーショ
ン、（Ｇ）ブロック転送を実施する２つの５ＰＵ１１８
間のハンドシェーク、（５）Ｉ１０初期化オペレーショ
ン全示している。

これらの各図において、Ａ／Ｄパス２０２、Ｔエバス２
０６及びＣ／エバス２０４のＣＣバス２０８、ＡＣＫラ
イン２１０１パスライン２１２及び保持ライン２１４の
各々に現われる情報又は信号は、時間が指示された状態
で頂部から底部に増加する状態で、説明されたオペレー
ションの連続バスサイクルに対して示されている。

第３Ａ図について説明する。５ＰＵ１１８からＭＦＥＭ
　１０８への書込みは、２つあるいは３つのバスサイク
ルを必要とし、メモリアトゝレス情報は、第１サイ、ク
ルにおいて転送され、３２ビツトの１つ又は２つのデー
タワードがそれぞれ、次の１つ乃至２つのサイクルにお
いて転送される。ここで銘記すべきことは、第３Ａ図及
び次の図において、ＷＲＴ６４が６４ビツト（２ワー）
″）転送に対する命令であり、一方ＷＲＴ３２／８が３
２ビツト（単一ワード）又は８ビツト（１バイト）転送
に対する命令であることである。ＴＩフィールドにおけ
る指定Ｓは、通信ソースの識別、即ち送出５ＰＵ１１８
を現わす。

、第３Ｂ図について説明する。５ＰＵ１１８からＭＥＭ
　１０８への連続書込みにおいて、Ｉ１０構造は、メモ
リ書込みオぼレーションの幾つかのオーバーラッピング
を可能にする。即ち、１つの５ＰＵ１１８が書込みオペ
レーションに携されっている間、第２の５ＰＵ１１８は
、第１ｓＰＵ１１８書込みオペレーションの最後のサイ
クルの間ソれがＳＰＵバス１２０へのアクセスを得る時
のその仲裁サイクルを実施することができる。ここで銘
記すべきことは、第３Ｂ図及び次の図において、指定Ａ
Ｒは、ＳＰＵ’ｌ１８のバス仲裁サイクルを表わすこと
である。

第３Ｃ図について説明する。ＭＥＭ１０８からＳＰＵ　
１１８への読出しの結果、ＭＥＭ１０８から５ＰＵ１１
８への１つ又は２つの３２ビツトワードゝの転送がおき
、この読出しは、２つの独立のバス仲裁オペレーション
ヲ含ム。先ず、５ＰＵ１１８は、そのＳＰＵバス１２０
へのアクセスを仲裁し且つ第１バスサイクルにおいてＭ
ＥＭＩＱ３を伴なう読出し命令を発する。次に、ＳＢ工
１１６が命令及びアドレスを受け且つ読出した後、ＳＢ
工１１６は、この説明の次の部分に述べるように、シス
テムバス１０４データ転送オペレーシヨンを実行し、こ
れによりＭＥＩ：Ｍ２Ｏ３からデータを得る。最初の要
求と５Ｂ１１１６がデータを得る時の遅延は、前に述べ
たように、システムバス１０４のトラフィックに依存す
る。次に、ＳＢ工１１８は、ＳＰＵバス１２０へのアク
セスを仲裁し且つ５ＰＵ１１８へのデータの転送の命令
を発行する。

尚、この転送に要するサイクルの数は、データ読出しに
依存する。第３Ｃ図で銘記すべきことは、ＲＤ６４が、
ＭＥＩ：Ｍ２Ｏ３からのダブルワード（６４ビツト）の
読出しを要求する命令であるのに対し、ＲＤ３２は、唯
１つのワードヲ読み出す命令であることである。参照文
字ＬＤ工ＲＩ及びＬＤ工Ｒ２は、５Ｂ１１１６からＳＰ
Ｕ　１１８へのデータの転送を指定し、５ＰＵ１１８の
次の説明において更に述べられる。ＴＩフィールドにお
ける指定ＤＥＳは、宛先アドレス、即ち、データを受け
取って読み出している５ＰＵ１１８の識別を参照するも
のである。

ここで銘記すべきことは、次に述べるように、ＭＥＭ１
０８からの読出しがオーバーラツプされ得ることである
。即ち、更なるＭＥＭＩＱｇ読出し又は書込みが、ＭＥ
ＭＩＱ８のアドレス指定とアドレス指定されたデータの
復帰との間の待機期間において実施され得る。

第３Ｄ図について説明する。同一のＳＰＵバス１２０か
ら接続された２つの５ＰＵ１１８間のプロセッサ間通信
（工ＰＣ）は、３２ビツトのデータ又はメツセージを転
送し且つ１つの５ＰＵ１２０バスサイクルを必要とする
。このオペレーションにおいては制御信号ＡＣＫ及びＢ
ＵＳＹが用いられ、これによりメツセージ／データが宛
先５ＰＵ１１８によって受けられたかあるいは拒否され
たかをメツセージのソースに指示する。ここで銘記すべ
きことは、宛先ＩＰＣが、インタープロセッサ通信命令
を参照していることである。

第３Ｅ図について説明する。異なったＳＰＵパス１２０
から接続された５ＰＵ１１８間の通信は、システムバス
１０４及び５ＰＵ１１８のそれぞれのＳＢＢ１０１６’
に介して行なわれ且つシステムバスプロセッサ間通信（
ＳＢ　　工ＰＣ）オペレーションと呼ばれる。１つのＳ
Ｂ　　工ＰＣオペレーションは、６４ビツトを１サイク
ルにおいて転送し且つ２つ又は３つのバスサイクルは完
了することを必要とする。再び、制御信号ＡＣＫ（肯定
）及びＢＵＳＹ　（ビジィ）がＳＢ　　工ｐｃオペレー
ションにおいて用いられ、ターゲラ）ＳＢ工１１６ある
いはソースのＳＢＢ１０１６は通信を拒否し得る。

ＳＢ　　工ＰＣオペレーションは更に、ターゲット５Ｐ
Ｕ１１８が通信を受けるか否かを求めるために、ターゲ
ラ）’５ＰＵ１１８によって発生され且つターゲットＳ
Ｂ工１１６によって抽出されるプロセッサ間通信レディ
（工ＰＣＲＤＹ）制御信号を用いる。ここで更に銘記す
べきことは、Ｃ／エワードのＴＩフィールド、ターゲッ
ト５ＰＵ１１８の識別ではなくソース５ＰＵ１１８の識
別を含むことであり、次の説明においてより完全に説明
されるように、ターゲットＳＰＵの１１８のアドレ、ス
がソース１１８によって記憶されるＣ／エワードの中に
存在することである。前に説明したように、このオペレ
ーションを完了するのに要する遅延は、システムバス１
０４のトラフィックに依存する。

第３Ｆ図について説明する。テスト及びセットオペレー
ションは、ＭＥＭＩＱ５からのダブルワードのテスト読
出しであり、前に説明したように、ＭＥＭ１０６からの
ダブルワード９の読出しに類似している。このオペレー
ションにおいて、５ＰＵ１１８は、ＭＥＭ　Ｉ　Ｑ　５
のアドレスを発し且つＭＥＭ１０６から２つのデータワ
ードヲ受け取る。

ＳＢＢ１０１６は、この２つのワードヲ受け、修正され
ないデータを５ＰＵ１１８に伝送し、このダブルワード
の最大桁ビットヲセットし、このダプルワー）”ｉＭＥ
Ｍ１０６における同一位置に戻すように書き込む。５Ｂ
Ｉｌ１５は、データ保全性を維持するためにこのオペレ
ーションの期間中システムバス１０４の制御を保持する
。第３Ｆ’図に現われる指定Ｔ／Ｓは、テスト及びセッ
トオペレーション命令を参照している。

第３Ｇ図について説明する。２つの５ＰＵ１１８間のブ
ロックデータ転送の実行の期間中、Ｉ／Ｏ制御読出し要
求命令（ＩＯ，ＣＲＤ）がノ・ンドシェークオペレーシ
ョンとして用いられる。１つのブロック転送は、データ
の２つ又はそれ以上の単一ワード’（３２ビツト）転送
からなり、ブロック転送を受ける５ＰＵＩ　１８は、各
ワードを受けた後にこの命令を発行し、これによりソー
ス５ＰＵ１１８からの次のデータワードの転送を要求す
る。このオペレーションの期間中データは転送されず、
次のワードの転送を開始する命令を復号するためにだけ
ソース５ＰＵ１１８が必要となる。

最後に、第３Ｈ図について説明する。選択されたＳＰＵ
　１１８’にリセットするためにシステム１０２の内部
装置によってＩ１０初期化（ＳＥＬ工Ｎ工Ｔ）オはレー
ンヨンが用いられる。この命令は、前に述べたように、
ＳＢ工１１６がシステム内部バスの適切な「リセットタ
ーゲットＳＰＵ　Ｊ命令を検出する時にＳＢ工１１６に
よって発せられ、どの５ＰＵ１１８も別の５Ｐ０１１８
をリセットしない。このオペレーションは、選択初期化
（ＳＥＥＬＩＮ工Ｔ）と呼ばれる更に別の制御信号を用
いる。ＳＫＬ工ＮＩＴは、５ＰＵ１１８リセツトが命令
される時に５Ｂ１１１６によって発せられ、ＳＢ工１１
６のＳＰＵバス１２０から接続された５ＰＵ１１８によ
って抽出される。このように選択された５ＰＵ１１８は
、Ｃ／Ｉワー）″ＴＩフィールドにＳＥＬ工ＮＩＴ及び
５ＰＵ１１８の識別が存在する際にリセットされる。

Ｓ　Ｐ　Ｕ　ハス１２０の構造及びオペレーション並び
に特定のＩ１０通信オペレーションについて述べてきた
ので、５ＰＵ１１８の構造及びオペレーションについて
次に述へる。

前に説明したように、各５ＰＵ１１８は、周辺装置と及
びこの周辺装置１ｓＰＵバス１２０に接続するインテリ
ジェントインターフェース制御装置（エエＣ）　　から
なっている。この周辺装置は、例えば、データ速度又は
機能の故に、それらの機能を実行するのにシステムバス
１０４べの直接アクセスを必要としないデバイス又はシ
ステムニレメントラ含んでいる。周辺装置の例は、入力
／出力デバイス、例えば、ディスクドライブ、ティスプ
レー、プリンタ、通信リンク、テープストリーマ及びユ
ーザ端末装置を含んでいる。この周辺装置は更に、独立
又は関連の処理ユニット、例えば、他の汎用コンピュー
タ又は専用処理装置、例えば、スキャナ及び専用演算プ
ロセッサ又は信号プロセッサを含み得る。前に説明した
ように、各周辺装置は、システム１０２の他方のエレメ
ントに無関係の少なくとも限定された機能を実行するた
めに、例えば、マイクロコード制御形式の十分な内部イ
ンテリジェンスを含み得る。

また前に説明したように、５ＰＵ１１８のＩ／Ｏ４０４
部分は、特定のＩ／Ｏ及び通信オペレーションの制御及
び実行ｔｓＰＵ１１８に転送することにより周辺インタ
ーフェースレベルにおける前処理機能をシステム１０２
に与えるように意図されている。更に、ＩＩＣはオはレ
ーショ／の待ち合判を与える。即ち、オペレーション待
ち行列の機能は、システム１０２に対するマルチタスク
機能を支援し得る。更に、且つ次に述べるように、■Ｉ
Ｃの構造は、モジュール構造であり且つ異方った周辺装
置の間においてエエＣ構造の最大共有性を与えるために
フレキシブルとなっている。

第４図について説明する。第４図には、例示の５ＰＵ１
１８全体のブロック図が示されている。

この図に示されるように、ＳＰＵ　１１８は、周辺装置
（ＰＤ）４０２及びインテリジェントインターフェース
制御装置（エエＣ）４０４からなっている。上に述べた
ように且つ以下に更に詳しく述べるように、エエＣ４０
４は、ＰＤ４０２とＳＰＵバス１１８との間のカップリ
ング及びインターフェースを行ない、その関連のＰＤ４
０２に関する工／Ｃ通信オペレーションを命令し且つ実
行する。

第４図に示すように、ｌＩＣ４０４は、インテリジエン
）Ｉ１０オペレーション制御装置（ＩＯＣ）４０６、デ
バイスアダプタ（ＤＡ）４０８及び仲裁／インターフェ
ースロジック（Ａ工）４１０からなる。以下に更に詳し
く述べるように、工０Ｃ４０４は、５ＰＵ１１８のＩ／
Ｏ通信オペレーションを制御し且つ命令する機能を提供
し、一方ＤＡ４０８及びＡ工４１０は、ＰＤ４０２及び
ＳＰＵバス１２０にそれぞれ、制御及び通信インターフ
ェースを行なう。

第４図に示すように、Ａ工４１０は、ＳＰＵバス１２０
に双方向的に接続されており、一方ＤＡ４０８は、ＰＤ
４０２に双方向的に接続されている。Ａ工４１０には更
に、Ａババス４１２’に通るｌ０Ｃ４０６及びＤＡ４０
８への双方向径路が与えられており、ｌ０Ｃ４０６及び
ＤＡ４０８は、それぞれエエＣ内部（エエＣ）　　バス
４１４及びＤＡババス１６を介してＡＩババス１２に双
方向的に接続されている。従って、ｌ０Ｃ４Ｑ５及びＤ
Ａ４０８は、Ａ工４１０及びＡＩババス１２によって与
えられるＳＰＵバス１２０への制御／通信インターフェ
ースを共有する。

エエＣ４０４のこの好適な実施例において、工：０Ｃ４
０６及びＡ工４１０は両方共、多くの、好適には大抵の
エエＣ４０４の中で共通である。しかしながら、この種
々のＰＤ４０２の異なるインターフェース及びオペレー
ションの要求条件の故に、ＤＡ４０８は、エエＣ４０４
の中で異なり、特定のＤＡ４０８の設計及びオペレーシ
ョンは、そこから接続された特定のＰＤ４０２に依存す
る。この点について述べると、以下に述べるように次の
こ　とが銘記される。即ち、　工０Ｃ４０６によって実
行される機能は、関連のＰＤ４０２に関する特定の制御
オペレーションを含む。この故に、且つ以下に述べるよ
うに、　工０Ｃ４０６によって実行されるオペレーショ
ンの少なくとも諸部分は、システム１０２から工０Ｃ４
０６メモリにロードされるプログラムによって決定され
る。更に、ｌＩＣ４０４のこの好適な実施例例において
、特定のエエＣ４０４は、関連のＰＤ４０２の特定の設
計の故に、工０Ｃ４０６’ｔ”含まない。これらの実施
例において、ＰＤ４０２は、ｌ０Ｃ４０６によって別に
実行される制御機能を行なう機能性を有する。

５ＰＵ１１８の全体の構造及びオペレーションを述べて
きたので、エエＣ４０４の構造及びオペレーションにつ
いて以下に述べる。

Ｃ，３，ｂ　　工ＩＣ４０４の構造及びオペレーショ第
５図について説明する。第５図には、エエＣ４０４のこ
の好適な実施例のブロック図が示されている。第５図に
おいて、ｌＩＣ４０４のｌ０Ｃ４０６及びＡ工４１０諸
部分が詳細に示されており、一方、ＤＡ４０８部分が、
ＤＡ４０８の詳細な設計の変化の故にまとめられたブロ
ックとして示されている。ここで銘記すべきことは、Ｄ
Ａ４０８は、この説明の以下の部分において別に述べら
れることである。更に銘記すべきことは、説明の簡潔を
期すために、当業者にとっては共通であり且つ公知であ
る工０Ｃ４０６及びＡ工４１０の特定のエレメント、例
えば、クロックトライバ回路及びメモリアドレス／制御
／リフレッシュ回路をここでは図示しないことである。

以下の説明において、工ＩＣ４０４の工０Ｃ４０６及び
Ａ工４１０諸部分が一般的レベルにおいて先に説明され
、この後に、各これらのエレメントの詳細り説明が続く
。

Ｃ，３，ｂ、１　工０Ｃ４０６の概括的説明（第５図）
上で述べたように、工ＯＣ４Ｑ　５は、エエＣ４０４の
オペレーションを制御する制御機能性を実質的に与える
。第５図に示すように、工０Ｃ４０６は、エエＣ４０４
のオペレーションの詳細な制御を行なうマイクロプロセ
ッサ（ＭＰ）５０２を含んでいる。尚ＭＰ５０２は、例
えば、インテル８０８６−２でよい。第５図に示すよう
に、ＭＰ５０２には、クロック及び読出し制御入力が与
えられており、ＭＰ５０２は、エエＣ４０４の他の諸部
分に、ＡＣＫＮＯＷＬＫＤＧＥ及びＲＥＡＤＹ等の特定
のバス信号を含む制御出力を与える。また第５図に示す
ように、ＭＰ５０２のデータ人力／出力部が、トランシ
ーバ（ＸＣＶＲ）５０６を通して双方向１６ビツト工エ
Ｃ内部（工Ｉ　Ｃ）ハス４１４に双方向的に接続されて
いる。

ＭＰ　５０２には、制御記憶（ＣＳ）装置５０８が関連
している。制御記憶５０８は、その主な機能が制御記憶
として、エエＣ４０４、特−にＭＰ５０２のオペレーシ
ョンを命令するプログラムを記憶することにあるダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ　）である。

第５図に示すように、ＤＲＡＭＫは、ＭＰ５０２からの
アドレス入力が配設されており、ＤＲＡＭは、エエＣエ
バス４１４から双方向的に接続されているデータ人力／
出力装置を有している。

工０Ｃ４０６のためのパワーアップ診断及び初期プログ
ラムロードルーチンを含めるために、診断／パワーアッ
プメモＩＪ　（ＤＰＵＭ）ｓ　１ｏが与えられており、
この診断／パワーアップメモ１Ｊ５１０は、例えば、Ｉ
　ＯＣ４Ｑ、　５制御プログラムヲＣ８５０８にロード
するための制御ルーチン’ｅ４．する。

示されているように、ＤＰＵＭ５１０は、ＭＰ５０２か
らのアドレス入力？有しており且っ工Ｉ　ＣＩ　ハス４
１４から双方向的に接続されているデータ人力／出力を
有している。

局部メモリ（ＬＭ）５１２は、工０Ｃ４Ｑ５、特にＭＰ
５０２とＤＡ４０８との間に共有される高速アクセス静
的ランダムアクセスメモリ（ＲＡＭ）である。ＬＭ５１
２は、主に、５ＰＵ１１８、即ち、ＰＤ４０２から伝達
されあるいはＰＤ４０２に受け取られるデータを記憶し
且つバッファに入力するように動作する。ＬＭ５１０の
共有オにレーショ／及び使用を反映して、ＬＭ５１０の
データ人力／出力は、トランシーバ（ＸＣＶＲ）５１２
全通してエエＣエバス４１４、デバイスアダプタ（ＤＡ
）バス４１６及びＡエバス４１２に双方向的に接続され
ている。

工０Ｃ４０６，ｉｊｔた、ＭＰ５０２と関連して、割込
みロジック（工Ｌ）５１４ｔ−含んでいる。割込みロジ
ック５１４は、ＤＡ４０８を含むエエＣ４０４の他の諸
部分から且つＳＢＢ１０１８から割込み入力を受け取る
。この実施例の場合、ＩＬ５１４は、ＭＰ５０２に対し
て作動するように設計されているインテル８２５９を含
み得る。

最後に、工ＯＣ４０６は、次の説明において詳細に説明
されるように、Ｉ／Ｏ通信オペレーションの制御及び実
行において用いられる多数のレジスタを含んでいる。第
５図に示すように、これらのレジスタの大部分は、ＩＩ
Ｃエバス４１４から接続されており、斯くしてＭＰ５０
２及びｌ０Ｃ４０６とＡ　Ｉ　４１．０の他のエレメン
トによってアクセス可能となっている。以下に更に詳細
に説明されるこれらのレジスタは、識別レジスタ（より
Ｒ）５１６、インタープロセッサ通信レジスタ高位部凹
及び低位部（Ｌｌ（工ＰＣＲ−Ｈ及び工ＰＣＲ−Ｌ）５
１８、バス状態レジスタ（ＢＳＲ）５２２、インターバ
ルタイマ（工ＮＴ）５２４、及ヒハス制御しシスｆｉ　
（ＢＣＲ）５２８　ｋ含んでいる。ここで銘記すべきこ
とは、　工Ｎ’ｒ５２２は、レジスタではなくカウンタ
であり且つＢＣＲ５２８は、Ａエバス４１２から接続さ
れていることである。更に銘記すべきことは、工ＰＣＲ
−Ｈ及び工ＰＣＲ−Ｌ５□８゜ｆ−ｆｉＡヵ、８．Ａ工
４１　ｏｔａｔ、−ｒｓｐｕ　　　　　Ｉバス１２０か
ら接続されていることである。　　　　　　　　　顛、
前に述べたように、ＡＢ４１０は、シェークハンド・プ
ロトコルを実行し且つＳＢＵバス１２０とＤＡ４０８の
間でデータを転送するのに必要な機能性即ち関連のＳＢ
工１１５を介するシステムバス１０４への且つシステム
バス１０４からのデータ転送を含む機能性を与える。こ
れらの目的のために、Ａｌ４１０は、ＡＩババス１２と
ＳＰＵバス１２０との間に接続された複数の入力／出力
レジスタを含んでいる。

ＳＰＵバス１２０からの入力径路において、Ａｌ４１０
レジスタは、出力レジスタ１（ＯＲＩ）５３．０、出力
レジスタ２　（ＯＲ２）５３２及び出力レジスタ３　（
ＯＲ３）５３４’を含んでいる。０Ｒ１５３０、ＯＲ２
５３２及びＯＲ３５３４の各々は、高位置及び低位（Ｌ
）半レジスタとして構成されており且つＡＩババス１２
から接続されたデータ入力及び双方向ＡＩバスドライバ
／レシーバ（ＡよりＲ）５３６を介してＳＰＵバス１２
０に接続されたデータ出力を有している。Ａｌ４１２は
また、ＯＲ１５３０に関連して、へエカウンタ（Ａ工Ｃ
）５３８を含んでいる。Ａエカウンタ５３８は、ＡＩバ
バス１２から接続されたデータ入力を有し且つ０Ｒ１−
Ｈ及び０ＲＩ−Ｌ５３０のデータ入力に接続されたデー
タ出力を有している。ここで銘記すべきことは、工ＰＣ
Ｒ−Ｈ及び工ＰＣＲ−Ｌ５１８のデータ入力が、ＡＩＤ
Ｒ５３６を介してＳＰＵバス１２０から接続されている
ことである。

ＳＰＵバス１２０への出力径路において、Ａｌ４１０レ
ジスタは、入力レジスタ１（ＩＲＩ）５４０及び入力レ
ジスタ２　（工Ｒ２）５４２ｅ含んでいる。

これらのレジスタの各々もまた高位置及び低位（Ｌ１半
レジスタとして構成されている。ＩＲＩ−Ｈ及び工ＲＩ
−Ｌ５４０及びｌＲ２−Ｈ及び工Ｒ−Ｌ５４２は各々、
八よりＲ５３６ｅ介して５ＰＵ２Ｃス１２０から接続さ
れたデータ入力及びＡＩババス１２に接続されたデータ
出力を有している。

概括的しくルにおける工０Ｃ４Ｑ５及びＡｌ４１０につ
いて述べてきたので、　工０Ｃ４０６及びＡｌ４１０に
ついて以下に詳細に述べる。

上で述べたように、Ｉ／Ｏ通信オペレーション及び機能
は全て、エエＣ４０４の工０Ｃ４０６によって開始され
且つ制御される。ただし、プロセッサ間通信（ＩＰＣ）
　　メツセージの受信を除く。

即チ、ｌ０Ｃ４０６は、ＤＡ４０８及びＡｌ４１０のオ
ペレーションヲ制御し、システム１０２のＣＰＵ　１０
６１Ｃ応答ｆる。工０Ｃ４０６ｕ、シ、ｘ。

テム１０２のメモリの読出し及び書込みを開始し、工Ｐ
Ｃメツセージを、システムバス１０４を通して同一のＳ
ＰＵバス１２０の他の５ＰＵ１１８あるいは他のＳＰＵ
バス１２０における５ＰＵ１１８に送信し、診断オペレ
ーションを実行し、且つＰＤ４０２とＭＥＭｘ０８又は
ＬＭ５１０間の直接メモリアクセス（ＤＭＡ）オペレー
ションを実行し得る。

これらのオペレーションの実行において、ｌ０Ｃ４０６
は、先ず、ＳＰＵバス１２０に対する適当な出力レジス
タの内容、即ち、ＯＲＩ　　５３０、ＯＲ２５３２及び
ＯＲ３５３４、及ヒＢＣＲ５２８の内容を設定しなけれ
ばならない。以下に説明するように、ＯＲ１５３０はメ
モリアドレスレジスタとして作動し、一方ＯＲ２５３２
及びＯＲ３′５３４は、データレジスタとして作動する
。ＢＣＲ５２８は、実行されるべきオペレーション’に
定めるＣ／ＩワードのＴ工及びＣＣフィールドゝの９ビ
ツトヲ記憶するのに用いられる。次に工ＯＣ４０６は、
以下に説明するように、開始バス転送（ＳＥＴ）命令及
びＩ１０マツブトゝコマントヲ発することによりＩ／Ｏ
通信オ纜レーしョンを開始スる。これらの命令によって
、Ａｌ４１０は、ＢＣＲ５２８に記憶されているＩ１０
パスコマント”ｉ実行−ｒる。

次に、以下にまた説明されるように、工ＯＣ４０６は、
命令されたオペレーションが完了したか否か且つ次のＩ
／Ｏ通信オペレーションのためにＳＰＵバス１２０が自
由であるか否かを決定するために、ＳＰＵバス１２０の
オペレーションの状態を反映する情報を記憶するＢ５Ｒ
５２２の内容を検査する。

エエＣ４０４のオぼレーションを説明するために、以下
の説明は、工０．０４０６及びＡｌ４１０に存在する各
々のレジスタの内容及びオペレーション、オペレーショ
ンを実施する際にＩ　Ｉ　Ｃ４０４によって発生される
命令、及びこれらのレジスタ及び命令に関してのエエＣ
４０４及びシステムのオペレーションを述べている。こ
こで銘記すべきことは、説明の簡潔を期すために、第５
図には、全ての制御ライン及び信号が図示されていない
ことである。しかしながら、必要な制御ライン及び命令
は全て、次の説明に述べられている。

よりＲ５１６は、ＳＰＵバス１２０における５ＰＵ１１
８の相対的物理的アドレスを識別する情報を工０Ｃ４０
６に与える。尚、５ＰＵ１１８の相対的物理的アドレス
は、ＳＰＵバス１２０へのアクセスに関する５ＰＵ１１
８の相対的優先状態を決定する。ここで銘記すべきこと
は、この実施例においては、エエＣ４０４をＳＰＵバス
１２０に接続する物理的コネクタによって物理的アドレ
ス位置情報が固定値で配線されていることであり且つＳ
ＰＵバス１２０の５ＰＵ１１８の相対的物理的アドレス
が低ければ低い程、ＳＰＵバス１゛２０へのアクセスの
ための５ＰＵ１１８の相対的優先度が高くなることであ
る。本実施例の場合、与えられたＳＰＵバス１２０のＳ
Ｂ工１１６は、物理的位置Ｏに位置しており、これによ
り、５Ｂ１１１６にアクセスの最ＸＩ先度を与えている
。

よりＲ５１６はまた、デバイス型式フィールドにおいて
、５ＰＵ１１８に含まれるＰＤ４０２及びＤＡ４０８の
型式を示す情報を与える。この情報は、初期化において
Ｃ８５０８にロートゝされるＦＤ４０２制御プログラム
の型式を検査するためにＤＰＵＭ５１Ｑに存在する初期
プログラムロードルーチンによって用いられる。

Ｃ，３，ｂ、　３ｂ　　Ｂ　Ｓ　Ｒ５２２Ｂ５Ｒ５２２
は、ＳＰＵバス１２０からＭＰ５０２、ＤＡ４０８及び
エエＣ４０４の他の諸部分の現在の状態に関する情報を
記憶し且つ提供する。ＭＰ５０２は、Ｂ５Ｒ５２２にお
いてビットをセットすることにより、Ｉ／Ｏ通信オペレ
ーション及びＤＡ４０８のオペレーションの実行を制御
する。Ｂ５Ｒ５２２には、開始バス転送ロジツ、゛り（
ＳＢＴ）５２６が関連しており、５ＢＴ５２６は、以下
に説明するように、Ｂ５Ｒ５２２においてＳＥＴビット
ヲリセットするための手段を提供する。以下に述べるよ
うに、ＳＥＴビットは、通信オペレーションを開始する
ために、ｌ０Ｃ４０６、即ちＭＰ５０２によってセット
される。ＳＥＴビットは後に、ｌ０Ｃ４０６によって監
視され、通信の終りにおいて５ＢＴＲ５２６によってリ
セットされ、これにより通信が終了したこと１ＩＯｃ４
０６に合図する。与えられた如何なる通信も、オペレー
ションの完了、オペレーションの実行不能、又はオペレ
ーションの実行のエラーを含む多くの理由によって終了
され得る。５ＢＴＲ５２６は、各々がオペレーションの
終了を引きおこす条件を示している複数の入力を受ける
。例えば、タイムアウト状態を示す５ＢＴＲ５２６への
１つの入力が工ＮＴ５２４から与えられており、一方特
定の数のブロックのデータがブロック転送において転送
されたことを示す別の入力がＡ工Ｃ５３８から与えられ
る。工ＲＩ　　５４０　及び／又はｌＲ２５４２がＳＰ
Ｕバス１２０からロードされたことを示す更に別の５Ｂ
ＴＲ６２６人力状態がｌＲ１５４０及び工Ｒ２５４２か
ら与えられており、これによりオペレーションを完了す
る。

Ｂ５Ｒ５２２に記憶されているバス状態情報の１６ビツ
トの設計及び機能は以下のものを含んでいる。

Ｂ工Ｔ１５　　Ｅ工ＰＣＲ工ＯＣ４０６カエＰＣＲ５１
８に入るメツセージを 受けていることを示す。入 カメラセージは、このピッ トがセットされ且つ工ＰＣＲ ５１８が空（メツセージベ ンディングが無い）である 場合受けられる。このピッ トがリセットされている場 合、入力メツセージは全て 拒否される。このビットは ＭＰ　　５０２　　によって薔き 込むことができる。

Ｂ工Ｔ１４　　工ＮＴ＊＊　　ＣＰＵ　　１０６からの
割込みサービスを要求する時に ＭＰ　　５０２によってセット される。ＣＰＵ　　１０６ ＣＬＲ工ＮＴ　メツセージが Ａ工　４１０　　によって検出 される時ＭＰ　　５０２　　アラ ト命令１’−８１１’ＪＴＪ　によってセットされ、Ｉ
ＯＣ４０６ によってクリアされる。こ のビットは、ＭＰ　　５０２ カラ状態レジスタをロード することによって修正され 得ない。

Ｂ工’ｒ１３　８ＥＲ”＊　　入力システムＣＰＵ　　
工ＰＣメツセージが工ＯＣ４０６ によって拒否される時に ＩＯＣ４０６によってセラ トされる。このビットは、 アウト命令（−Ｃ３ＥＲＪによ ってクリヤされるのみであ る。このビットは、ＭＰ ５０２からバス状態レジス タをロードすることによっ て修正され得ない。

ＢＩＴＩ２　３２／６４　　ＤＭＡ転送タイプをＭＥＭ
１０８への３２又は６４ビ ット転送として規定する時 にＭＰ　　５０２によってセラ トされる。

ＢＩＴＩＩ　　ＬＲ／ＳＭ　　ＤＭＡ転送ソース又は宛
先をＭＥ殖　１０８　又はＬＭ ５１０と規定するように ＭＰ　　５０２によってセット される。ＤＭＡモードにあ る間、ＬＭ　　５１０又はＭＥＭ １０６アドレスは、０Ｒ１ ５３０に含まれる。

ＢＩＴＩＯ工ＯＣこのビットは、ＳＢ工　１１６ＲＥＡ
ＤＹ　に対して発せられる工０Ｃ４０４の工ＰＣＲ５１
８フラ グをイネーブル／ディスエ ープルする。リセットされ ている場合、工ＰＣＲ５１８ は、システムバス１０４に 対しては使用中に見えるが、 同一のＳＰＵバス１２０の 他のＳＰＵ　　１１８に対して はそうではない。セットさ れている場合、工ＰＣＲ ５１８は、ＢＳＲ（ビット １５＝１　）によってイネ− プルされ且つ未だ充満して いないことを条件とする時、 ＳＢＬ　　１１６　　からメツセ ージを自由に受ける。

ＢＩＴＯ９１工Ｔ　　　　工ＮＴ　　５５４をイネーブ
ルして、前にロードされた計 数値（８ビツト）からの計 数を１２．５マイクロ秒／計 数の速度で開始せしめ、 ＭＰ　　５０２　　を全１の計数 において停止するように ＭＰ　　５０２　　によってセラ トされる。

Ｂ工Ｔｏ８　ＳＯ工＊＊　このビットがセットされると
、Ｉ／Ｏ　　ＳＰＵバス１２０ の少なくとも１つの５ＰＵ １１８は停止のはンデイン グを有する。ＳＯ工は、 ＳＰＵバス１２０　　ＣＰＵ １０６停止ラインである。

Ｂ工ＴＯ７工ＯＣ／　　このビットは、Ａ工　４１０工
ＯＣがＳＰＵ　　１１８から５ＰＵ １１８へのデータ通信を行 なうようにＭＰ　　５０２によ ってセットされる。

Ｂ工ＴＯ６工ＱＣＲＤ　　コ（７）ビットはＳＰＵ　　
１１８ＲＥＱからＳＰＵ　　１１８へのデー タ転送の期間中に用いられ、 宛先ＳＰＵ　　１１８が次のデ −夕転送の準備にあること をソースＳＰＵ　　１１８に示 す。セットされると、宛先 ＳＰＵ　　１１８は、次のデー タ転送に対する準備状態に ある。ソースＳＰＵ　　１１８ は、次のデータ転送を発す る前に工ＯＣＲＤ　　ＲＥＱ ビットをリセットする。

Ｂ工ＴＯ５’ＳＢＴ　　　　開始バス転送ビットは、Ａ
工　４１０　　に前に設定さ レタオペレーションヲ実行 せしめるようにするために ＭＰ　　５０２によってセット される。要求オ纜し−ショ ンが完了した後、へ工　４１０ は、自動的にビットをリセ ットする。全てのオペレー ションに対してＭＰ　　５０２ は、別のＩ１０バスオペレ ーションを試みる前にＳＥＴ ピッｉｆ抽出し且つそれが リセットされていることを 見い出さなければならない。

Ｂ工ＴＯ４ＡＣＫ　　　　肯定（ＡＣＫ）は、工ＰＣメ
ツセージを別のエエＣ４０６ 又はシステムバス１０４の 装置に発することをしてい るエエＣ４０６によって受 は取られる信号である。

ＡＣＫセットは、ターゲラ トデバイスが首尾よく工ｐｃ 命令を復号したことを送信 ＳＰｏ　　１１８に示す。ＡＣＫ バス状態ビットは、■ｐｃ 及びＳＢ工ＰＣ命令を発し た後にのみ停止する。冬場 合、ＡＣＫは、ＳＢＴピッ トがゼロに戻った後にのみ 妥当である。

Ｂ工ＴＯ３ＢＵＳＹ　　　ビジーは、工ＰＣメツ−（＝
−ジを別のエエＣ４０６又は システムバス１０４の装置 に発することをしている エエＣ４０６によって受け 取られる信号である。ビジ ーはセットされると、ター ゲットデバイスＩＰＣＲ ５１８が工ＰＣメツセージ データを拒否し、再送信し なければならないことを送 信ＳＰＵ　　１１８に示す。ビ ジ−バス状態ビットは、 工ＰＣ及びＳＢ　　工ＰＣ命令 を発した後にのみ停止する。

各場合、ＡＣＫは、ＳＢＴ ビットがゼロに戻った後に のみ妥当である。

ＢＩＴＱｌ　　工ＯＣ８ＤＡ　　４０８が、エエＣ４０
６開始オペレーションを完了し た時に「１」　にセットされ る。

Ｂ工ＴＯ２工０８ＳＩ　　スペア ＆ＯＯ＆２ ＊＊　Ｉ１０構造が、Ｉ／Ｏ割込でなく、本明細書に述
べられるように全部工ＰＣメツセージプロトコルを用い
る時、これらのバス状態ビットは用いられない。

ＢＣＲ５２８は、前に述べられたＣ／エワードを記憶し
且つ提供するのに用いられる９ビツトレジスタである。

上記のように、各Ｃ／エワードは、Ｉ／Ｏ通信オペレー
ションの期間中にＣＣバス２０８及びＣ／エバス２０４
のＴエバス２０６に読み出される５ビツトＣＣ（命令コ
ード）フィールド及び４ビツトＴＩ（ターゲット識別）
フィールド９からな、る。ＢＣＲ５２８は、従って、５
ビツトフイールド及び４ビツトフイールドとして構成サ
レ、Ｃ／工’７−）”ｌｄ、工ＯＣ４０６（７）ＭＰ５
０２によって要求されるように且つＩ工Ｃエバス４１４
、　　及びＡエバス４１２全通して書き込まれる。第５
図に示すように、ＢＣＲ５２８のＴ工及びＣＣフィール
ド出力は、それぞれＴＩババス０６及びＣＣバス２０８
に接続されている。

現在実行されているＩ１０通信オ纜レーしョンの各々に
対するＣＣ及びＴＩフィールドは、以下のものを含む。

Ｉ１０通（Ｎオペレーション　　　　ＣＣフィールド”
　ＴＩフィールド書込みシステムメモリ（Ｗ６４）　　
０００００　　　°　Ｓ書込みシステムメモリ（ＷＢ２
）　　０００１０　　　　　Ｓ読出しシステムメモリ（
Ｒ３２）　　００１００　　　　　Ｓ読出しシステムメ
モリ（Ｒ６４）　　００Ｉ／Ｏ　　　　　Ｓ−使用せず
□　０１０００ 書込みシステムメモリ（Ｗ８）　　　０１０１０　　　
　　Ｓテスト／セットシステムメモＩＪ（Ｒ６４）　　
　０Ｉ／Ｏ０　　　　　　　　ＳメモリＮｏ−０Ｐ　　
　　　　　　　　　０１Ｉ／Ｏ自己テスト　　　　　　
　　　　　１ｏｏｏｏ　　　　　ｓ−使用せす　　　　
　　　　　１００１０メモリから工Ｒ１へのデータ　　
１０１００　　　　　Ｄメモリから工Ｒ２へのデータ　
　１０１１’ＯＤ工ＯＣ読出し要求　　　　　　　Ｉ／
Ｏ００　　　　　Ｄシステムバスエラー（ＳＢＥ）＊＊
　Ｉ／Ｏ１０　　　　　Ｄ工ＰＣＲへの工ＰＣメツセー
ジ　１Ｉ／Ｏ０　　　　　Ｄ工／α初期化（ＰＲＧリセ
ット）＊＊　　１１Ｉ／Ｏ　　　　　　Ｄシステムバス
エＰＣ（Ｗ６４）　　００００１　　　　　Ｓ’システ
ムバスＩＰＣ（ＷＢ２）　　０００１１　　　　　Ｓこ
こで銘記すべきことは、ＣＣフィールドコードは、二進
法の形で表現されており、ＴＩフィールドにおいて、指
定Ｓは、ノース５ＰＵ１１８識別を表わし、一方指定り
は、宛先ＳＰＵ　１１８識別を表わすことである。

第５図に示すように、ＴＩ比較器（Ｔ工Ｃ）５４４及び
命令コード復号器（ＣＯＤ）５４６は、ＢＣＲ５２８に
作動的に関連している。第５図に示すように、ＴｌＣ５
４４の第１人力は、そこに現われるＴエワー）″（語）
を受けるためにＴＩババス０６から接続されており、Ｔ
ｌＣ５４４の第２人力は、前に述べたように、エエＣ４
０４が５ＰＵ１２０に接続される時に通るコネクタから
与えられるハードワイヤード れている。前に述べたように、この相対的物理的位置は
、エエＣ４０４が接続されているＳＰＵバス１２０の特
定のＩＩＣ４Ｑ４の識別として用いられる。

１工Ｃ４０４のＴｌＣ５４４は、Ｔエワーｌ−Ｉをその
コネクターから与えられている相対的物理的位置入力と
比較することによりＳＰＵバス１２０に現われている全
てのＴＩワードを監視する。

ＴＩワードと相対的物理的アドレスの間に一致がある時
、ＴｌＣ５４４は、出力ＭＡＴＣＨを発生し、これによ
りＳＰＵバス１２０に現われている通信、即ち，Ｃ／Ｉ
ワード及び関連のＡ／ＤワードがそのＳＰＵ１１８に対
して意図されていることを示す。この通信の場合、銘記
すべきことは、Ａ／Ｄワードが、メツセージあるいはデ
ータを含み、アドレスを含まないことである。出力Ｍ　
ＡＴ　ＣＨは、Ｉ１０通信オペレーションの実行を開始
するために工ＯＣ４０６に与えられ、この初期化の一部
として一〇ＣＤ５４６に与えられ、これによりＣＣＤ５
４６に、ＣＣバス２０８に存在する関連のＣＣワード９
をロードせしめる。

第５図に示すように、ＣＣＤ５４６の入力は、そこに現
われているＣＣワードを受けるためにＣＣバス２０８か
ら接続されている。Ｃ／エバス２０４に現われているＣ
／ＩワードゝがそのＳＰＵ１１８に対して意図されてい
ることを示すＭＡＴＣＥ（信号をＴｌＣ５４４から受け
る際、ＣＣＤ５４６は、ＣＣバス２０８に存在するＣＣ
ワードを復号し且つ実行されるべきＩ／Ｏオペレーショ
ンの種類を示す出力を与える。ＣＣＤ５４５の諸出力は
、示されたＩ１０オペレーションを開始ｆるためにＩＯ
Ｃ４０６に与えられる。

工ＮＴ５２４は、当技術において公知であるように、Ｉ
１０構造によって実行されている特定のオペレージ、ヨ
ンをタイムアウトするように作動する。ＩＮＴ５２４は
、Ｔ：ｏＣ４０６によって任意の所望のインターバル（
間隔）に予めロードされ得る且つ選択されたインターバ
ルが経過した時工０Ｃ４０６、特にＭＰ５０２に割込を
与える８ビツトタイマである。

Ｃ，３，ｂ、３ｅ　　ＯＲ，１５３０，ＯＲ２５３２及
びＯＲ３５３４ Ａ工４１０におけるＯＲＩ　　５３０．０Ｒ２５３２及
びＯＲ３５３４は、Ｍｇ１Ｊ　１０８アトゝレス情報を
保持し且つＭＥＭＩＱ８アドレス情報ＩＭＥＭ　１０８
’に含むＩ／○オペレーションにおいてＳＰＵバス１２
０に与えるのに且つＩ／Ｏオ、ベレーションにおいて転
送されているデータをＳＰＵバス１２０に保持し且つ与
えるのに用いられる３２ビツトレジスタである。従って
、０Ｒ１５３０、ＯＲ２５３２及びＯＲ３５３４のデー
タ出力は、ＡＩＤＲ５３５を介して３２ビツトＡ／Ｄバ
ス２０２に接続されている。

システムメモリ、即ち、ＭＥＭ１０８へのあるいはＭｌ
ｉ：Ｍ２Ｏ３からのＩ／Ｏオペレーションにおいて、Ｏ
ＲＩ　　５３０．　３２ビツトシステムメモリアドレス
、即ち、ＭＦＪＭ１０８アドレスを含み得る。このシス
テムメモリアドレスは、ＤＭ八へ転送の期間中Ａ工Ｃ５
３８によって自動的に増分され、この目的のために、最
大８桁アドレスビットを含む８ビツトラツチとしての構
造であり且つ最小２４桁アドレスビットを含む２４ビツ
トラツチ／カウンタとしての構造である。

プロセッサ間通信（工ＰＣ）オペレーション、即ち、同
一のＳＰＵバス１２０の別の５ＰＵｌｌ１３へのあるい
は５ＰＵ１１８からのＩ／Ｏオペレーション、又ハシス
テムバス（ＳＢ）ＩＰＣオペレーション、即チ、異なっ
たＳＰＵバス１２０の別の５ＰＵ１１８へのあるいは５
ＰＵ１１８からのＩ／Ｏオペレーションにおいて、ＯＲ
１５３０は、以下に述べられるように、制御情報を記憶
し且つ提供するのに用いられる。

最後に、ＯＲ２５３２及びＯＲ３５３４は、工／“Ｏオ
ペレーションにおいて送信されるべきデータを保持し且
つ提供するのに用いられる。

Ａ工４１０における工Ｒ１５４０及び工Ｒ２邑４２は、
Ｉ１０オペレーションにおいて５ＰＵ１１８に送信され
たデータを受け取り且つ保持するのに用いられる３２ビ
ツトレジスタである。従って、ＩＲＩ　　５４０及び工
Ｒ２５４２のデータ入力は、ＡよりＲ５３６を介してＡ
／Ｄバス２０２から接続されている。

Ｃ，３，ｂ、３ｇ　　工ＰＣＲ５１Ｂ 工ＰＣＲ５１８は、上記のように、全ての入カニＰＣメ
ツセージを受け取り且つ保持るために、ＡよりＲ５３６
を介してＡ／Ｄバス２０２から接続されている。工ＲＩ
　　５４０及び工Ｒ２５４２と異なり、工ＰＣＲは、■
ＰＣメツセージの受信によって自動的にロードされない
。即ち、工ＰＣメツセージは、前のメツセージが取り扱
われる迄受けられない。この理由のために、宛先５ＰＵ
１１８は、■ＰＣメツセージを送る試みの毎にソース５
ＰＵ１１８に述べた制御信号ＡＣＫ及びＢＵＳＹを与え
る。ＡＣＫ及びＢＵＳＹは、ソース５ＰＵ１１８のＥＳ
Ｒ５２２に書き込まれ、ここで、ソース５ＰＵ１１８の
工ＯＣ４０６によって抽出さ・れ、これによりこのメツ
セージが宛先５ＳＰＵ１１８によって受け取られたか否
かを求める。ソース５ＰＵ１１８ば、ＡＣＫ及びＢＵＳ
Ｙがメツセージの受信を示す迄メツセージを送ることを
試み続けなければならない。前に述べたように、ＩＰＣ
Ｒ５２８は、Ｅ工ＰＣあるいはＢ５Ｒ５２２から与えら
れたレディビット（Ｒｅａａｙ　ｂｉｔ）によってリセ
ットされ得る。工ＰＣＲ５２８の内容のフォーマット及
び識別は、伝達されたメツセージによってのみ決定され
、各メツセージに対するＩ工Ｃ４Ｑ４の応答は、Ｃ８５
０８に存在するプログラムによって求められる。

工０Ｃ４Ｑ５及びＮ１４１０レジスタの内容及び使用に
ついて述べてきたので、　エエＣ４σ４、特にＡ工４１
０のオペレーションを制御するのに工０Ｃ４０６によっ
て用いられる特定の内部制御信号を次に述べる。

Ｃ，３，ｂ、　３ｈ　　開始バス転送（ＳＥＴ）ＳＥＴ
命令は、工０Ｃ４０６がＢ５Ｒ５２２、ＯＲＩ　　５３
０、ＯＲ２５３２及びＯＲ３５３４にオペレーションに
適当な情報をロードした後Ｉ／ＯオＲレーシヨンを開始
するために工０Ｃ４０６、即ち、ＭＰ５０２によって発
せられる。Ａｌ４１０は、オペレーションを実行するた
めにＳＥＴ命令に応答し、　工０Ｃ４０６は、オペレー
ションが、上記のように、Ｂ５Ｒ５２２の内容を検食す
ることによって完了する時を求める。

上記のように、ＯＲＩ　　５３０は、Ｍ　Ｅ　Ｍ　１０
８及びＤＡ４０８アドレスのアドレスフィール）を含み
、そこに含まれているアドレスの一部は、Ａ工Ｃ５３８
のオペレーションによって増分し得る。斯かるアドレス
増分オペレーションは、関連のＤＡ４０８及びＰＤ４０
２を含むＤＭＡオペレーションの期間中実行し得る。Ｏ
Ｒ１５３０に含まれるアトゝレスは、ＤＭＡオペレーシ
ョンに依って、１あるいは２だけ増分し得る。

工ＮＩＴ　　ＤＡは、関連のＤＡ４０８をリセットせし
め且つ制御プログラムがＤＡ４０８にロードされるパワ
ーアップ初期化状態をとらしめる。

Ｃ，３，１）、　３ｋ　　セット割込ビット（Ｓ工ＮＴ
）Ｓ工ＮＴ命令は、Ｂ５Ｒ５２２工ＮＴ（割込）状態ビ
ットをセットする。セットされると、工ＮＴビットは、
システムの再初期化によってのみあるいはＣＰＵ１ｌＱ
によるクリア割込（ＣＬＲ工ＮＴ）　　メツセージを発
することによってのみリセットすることができる。Ｓ工
ＮＴ命令の目的は、５ＰＵ１１８の割込ラインを関連の
ＳＢ工工１６及びこれによりシステム１０２ＣＰＵＩ／
Ｏにセットすることであり、これによりタスクが完了し
たことｔｃＰＵ　Ｉ／Ｏに知らせることである。この命
令は、システムが割込命令でなくタスク完了を示すため
の工ＰＣメツセージを用いて実行される場合は必要でな
い。

Ｃ，３，ｂ、　３ρ　クリアサービス状態ビットＣ３Ｅ
Ｒ命令は、Ｂ５Ｒ５２２サービスビツトをセットあるい
はリセットして、これにより５ＰＵ１１８がＣＰＵ１ｌ
Ｑに割込を送ることを試みて眞る間にＳＢ　　工ＰＣあ
るいは工ＰＣ命令がＮ１４１０によって受け取られたこ
とを工００４０６に示すのに用いられる。

１工Ｃ４０４、特にＡｌ４１０のオペレーションを制御
するのに工０Ｃ４０６によって用いられる特定の内部制
御信号について述べてきたので、特定の割込オペレーシ
ョンについて次に述べる。

ここで銘記すべきことは、全ての割込オにレー７ヨンを
以下に述べるのではなく、特定の他の割込°は、この説
明の他の部分で述べられていることである。

ここでまた銘記すべきことは、工０Ｃ４０６は、例えば
、Ａｌ４１０及びＤＡ４０８に、割込を特定の事象及び
事件を示す通信として与えることである。更に、りＡ４
０８は、割込を工０Ｃ４０６の割込ロジックに発するこ
とによってタスクが完了したことを工０Ｃ４０６に示す
。例えば、特定のＰＤ４０２は、データ転送において完
全にバッファ付とはならず、割込は、斯かるＰＤ４０８
及び工０Ｃ４Ｑ５のオペレーショ／の調整において重要
である。

Ｃ，３，ｂ、　３ｍ　　メモリ関連割込Ｃ８５０８は、
そこに検出されるパリティエラーの発生の際に工○Ｃ４
０６に割込指示金与える。

更に、且つＭＥＭ＋０８を含むデータ転送が実行されて
いる時に、ＭＥＭＩＱ１３及びＳＢ工工１６は、例えば
、違法メモＩＪ　ホージ交差、違法命令、システムバス
１０４パリテイエラー、ＭＥＭＩＱ８読出しパリティエ
ラー、又はＭＥＭＩＱ８アドレスエラーの発生を、割込
を介してＩＯＣ’４０６に示す。

工ＰＣＲロード割込は、上記のように、受け取られたＩ
ＰＣ又はＳＢ　　工ＰＣメツセージが工ＰＣＲ５１８に
ロードされた時に発せられる。基本的には、工ＰＣＲ５
１８は、ロードされたメツセージが読み出されるまで更
にメツセージをロードしないように抑止される。

工０Ｃ４０６及びＡＩ４１０に存在する各々のレジスタ
の内容及びオペレーションを含むエエＣ４０４のオペレ
ーションについて述べてきたので、オペレーションを実
行する際にエエＣ４０４によって発せられる命令、及び
これらの°レジスタ及び命令に関するエエＣ４Ｑ４及び
システムのオペレーション、Ｉ／Ｏ構造のＩ／Ｏオはレ
ーショ／について次に更に詳しく述べる。

ｃ、４　　Ｉ／Ｏオペレーション 前に述べたように、本発明に係るＩ／Ｏ構造は、以下の
Ｉ／Ｏオペレーションを実行することができる。

ａ）システムメモリ（ＭＬ：Ｍ２Ｏ３）データ読出し ｂ）システムメモリ（ＭＥＭ１０８）データ書込み ｃ）システムメモリ（ＭＥＭ１０８）テスト／セット読
出し ｄ）送信局部工ＰＣメツセージ（同−ＳＰＵバス１２０
の工ＰＣから５Ｐｕｔｔ８） ｅ）自己テスト ｆ）送信遠隔システムバスエＰＣメツセージ（他のＳＰ
Ｕバス１２０における５ＰＵ１１８のＩＰＣ命令） ｇ）読出し要求（ＳＰＵ１１８がら５ＰＵｌ１３へのデ
ータ通信に用いられるシェークハント″′） ｈ）初期化（ＳＥ１１１６によって出されるプログラマ
ズルリセット） ｉ）ＳＰＵ１１８から５ＰＵ１１８へのデータ通信、及
び ｊ）システムメモリ（ＭＥＭ１０８）若しくは局部ＲＡ
Ｍ（ＬＭ５１０）ＤＭＡ会の及び（又は）からのＤＡ４
０８ 次の説明は、上記のＩ／Ｏオペレーションヲ実行する時
に実施されるオペレーションを前に説明された内容より
も更に詳しく説明し且つ定義するものである。

Ｃ，（、ａ　　システムメモリ読出しく第６Ａ図）Ｉ１
０構造によって支援されるシステムメモリ読出しモード
には２種類ある。即ち、単一ワード（３２ビツト）及び
ダブルワード（６４ビツト）システムメモリ読出しであ
る。各々の場合、エエＣ４０４は、バス制御レジスタ（
ＢＣＲ）５２８の内容と共にＯＲＩ　　５３０に配置さ
れた３２ビットシステムメモリアドレスを発する。前に
述べたように、ＢＣＲ５２８は、ＣＣワードゝ及びＴエ
ワート＃（ＩＤ）の両方を含んでいる。オペレーション
は、開始バス転送（ＳＥＴ）　　アウト命令を発するこ
とによって開始され、トランザクションの完了は、バス
状態レジスタの（ＢＳＲ）５２２ＳＢＴビツト（Ｓ　Ｂ
Ｔ＝　１　＝インプロセス、５ＥＴ＝Ｑ＝完了）の調査
によって決定する。このオペレーションにおける種々の
レジスタの内容は、第６Ａ図に示されており、次の手順
が、Ｉ／Ｏバスシステムメモリ読出しオペレーションを
実行するために用いられる。

ａ）Ｉ工Ｃ４０４は、ＢＣＲ５２８及び出力／レジスタ
１　（ＯＲＩ）５３０ｔ−適当な情報でもってセットア
ツプしなければならない。

ｂ）エエＣ４，０４は、システムバスエラー１ｔｌ込を
イネーブルする。

Ｃ）エエＣ４０４書込みは、ＳＥＴを発する。

ｄ）　　エエＣ４０４は、トランザクション（Ｄ　完了
を待機するＢ５Ｒ５２２のＳＢＴビットを調べる。且つ ｅ）　　エエＣ４０４がＢＳＲのＳＢＴビット；０を見
い出した時、読出しデータは工Ｒ１５４０／工Ｒ２５４
２の中にある。

Ｃ，４，ｂ　　システムメモリ書込み（第６Ｂ図）Ｉ１
０構造によって支援されるシステムメモリ書込みオペレ
ーションには３種類ある。即ち、バイト書込み、単一ワ
ード（３２ビツト）書込み及びダズルワー）’　（６４
ビツト）書込みである。各書込みオペレーションは、Ｏ
Ｒ１５３０に配置されているシステムメモリ（ＭＥＭ１
０８）アドレス、並びにＯＲ２５３２又はＯＲ２５３２
及びＯＲ３５３４に配置されている出力データを発する
。バイト畳込み及び単一ワード書込みは、ＯＲ１５，３
０及びＯＲ２５３２を用い、一方ダプルワード書込みは
、ＯＲＩ　　５３０，０Ｒ２５３２及びＯＲ３５３４を
用いる。ＢＣＲ５２８もまた、Ｔエワード及びＣＣワワ
ーの両方を含み、オペレーションは、５ＥＴＩ発するこ
と及びｌ０Ｃ４０６によって開始される。オペレーショ
ンの完了もまた、Ｂ５Ｒ５２２ＳＢＴビツトの調量によ
って決定される。種々のレジスタの内容は、第６Ｂ図に
示されており、次の手順が、システムメモリ書込みオシ
レーションを実行するのに実施される。

ａ）　エエＣ４０４は、Ｂ５Ｒ５２２，０Ｒ１５３０及
びＯＲ２５３２そして必要に応じて、ＯＲ３５３４をセ
ットアツプする。

ｂ）　　工ＩＣ４０４は、システムバスエラー割込をイ
ネーブルする。

ｃ）　　工ＩＣ４０４は、ＳＢＴ命令を発する。

ｄ）　　工ＩＣ４０４は、オペレーションの完了のため
にＢ５Ｒ５２２のＳＢＴピッＨ調べる。且つ ｅ）　　工ＩＣ４０４がＢ５Ｒ５２２の８ＢＴビツト＝
（ｌ見い出した時、ＯＲ２５３２及び０Ｒ３５３４に含
まれる書込みデータが転送される。

Ｃ−４，ｃ　　インタープロセッサ通信メツセージ第６
Ｃ図について説明する。■ＰＣメツセージ即ち命令は、
同一のＳＰＵバス１２０に物理的に配置されているＳＰ
ｏ　１１８間にあるいはシステムバス１０４のデバイス
からＳＰＵバス１２０に配置されたデバイスに、このオ
イレーションのための工ＰＣＲ５１８ｔ−用いて制御情
報を送る方法として用いられる。データ入カレジスタエ
Ｒ１５４０及び工Ｒ２５４２と異なり、工ＰＣＲ５１８
は、オーバーライドから保護される。ンースエエＣ４０
４は、所望の工ＰＣメツセージをＯＲＩ　　５３０に且
つＴＩワード及びＣＣワードＩＢＣＲ５２８にロードし
なければならない。オＲレーションは、ＳＥＴ命令を発
することによって開始される。Ｉ工Ｃ４Ｑ４は、■ＰＣ
命令を同一のＳＰＵバス１２０の別の５ＰＵ１１８に発
した後、先ず、そのＢ５Ｒ５２２ＳＢＴを調査して、Ｉ
ＰＣ通信における試みが完了したか否かを求めなければ
ならず、次にそのＢ５Ｒ５２２ｅ調査して、工ＰＣメツ
セージが受け取られたかあるいは拒否されたかを求めな
ければならない。Ｂ５Ｒ５２２のビット４及びビット３
にそれぞれ現われ、その意味が第６Ｃ図に示されている
「肯定」（ＡＣＫ）及び「ビジィ」信号は、ＩＰＣ転送
が成功であったか否かをエエＣ４０４に示す。

受け取られた工ＰＣ命令によって、■ＰＣ割込が生じ、
これにより工ＰＣＲ５１Ｂが一杯であることをエエＣ４
０４のＭＰ５０２に警告する。

工ＰＣＲ５１８は、工ｏｃ４０６がレジスタの内容を読
み出す迄豊びロードすることができない。

ＩＯＣプログラムが工ＰＣ割込を抑止することを望む場
合、工ＰＣＲ５１８は、Ｅ工ＰＣＢ５Ｒ５２２ビツトを
リセットすることによりメツセージを受け取ることから
ディスエーブル即ちブロックされ得る。

これら種々のレジスタの内容は、第６Ｃ図に示されてお
り、以下の手順が工ＰＣメッセージオペレーションを実
行するために実施される。

ａ）エエＣ４０４は、ＢＣＲ５２８及び０ＲＩ５３０を
構成する。工ＰＣメツセージ７オーマツトは、ｒｒｃ４
０４のプログラムによって定義され且つオペレーション
自体に影響することなく変化することができる。

ｂ）　エエＣ４０４は、ＳＢＴ命令を発する。

Ｃ）　エエＣ４０４は、オはレーショ／の完了のために
ＢＳＲ５２２のＳＢＴビットを調べる。

ｄ）エエＣ４０４がＢＳＲ５２２のＳＢＴビット＝０を
見い出すと、エエＣ４０４は、Ｂ５Ｒ５２２のＡＣＫ及
びＢＵＳＹビットを調べて、メツセージが受け取られた
かあるいは拒否されたかを求めなければならない。

Ｃ，４，ｄ　　自己テスト（第６Ｄ図）このオペレーシ
ョンは診断の目的に用いられる。

自己す断は、ＯＲ２５３：２及びＯＲ３５３４の内容を
システムバス１０４から且つシステムバス１０４に転送
し、次にＳＢ工　１１６を通ってそれぞれ工、Ｒ１５４
０及び工Ｒ２５４２に戻す。

これら種々のレジスタの内容は、第６Ｄ図に示されてお
り、以下の手順が、自己テストオベレージョンを実行す
るために実施される。

ａ）工ＩＣ４０４は、ＢＣＲ５２８及び０Ｒ２５３２及
びＯＲ３５３４ｅセツトアツプする。

ｂ）エエＣ４０４はＳＢＴを発する。

ｃ）ＩＯＣ４０４は、トランザクションの完了のために
ＢＳＲ５２２のＳＢＴビットヲ調べる。

ｄ）　エエＣ４０４がＢＳＲのＳＢＴビット＝０’ｆ見
い出ｆと、ＯＲ２５３２及びＯＲ３５３４に含まれる書
込みデータは、それぞれ工Ｒ１５４０及びＩＲ２５４４
に転送される。

別の可能な自己テスト転送径路は、０Ｒ１５３０の内容
を工ＲＩ　　５４０、ＩＲ２５４２あるいは工ＰＣＲ５
１８のどれかに転送することであり、この手順は、上記
の手順に類似している。

テスト／セットオシレーションは、基本的には、Ｉ１０
制御装置ダブルワービ（６４ビツト）システムメモリ読
出しオペレーションである。この命令における差は、Ｓ
ＢＩ　１１６がシステムメモリ読出しデータを取り扱う
方法である。ＳＢ工ＩＩ６は先ず、ＯＲ１’５３０に含
まれるシステムメモリアビレスによって規定されたシス
テムメモリダブルワードデータを検索する。次に、シス
テムバス１０４の制御を解除する前に、ＳＢ工１１６は
、検索されたダブルワードの最大桁ビットをセットし且
つ修正されたワー）を同一のシステムメモリ位置に書き
戻す。次にＳＢＩ　　１１６は、システムメモリから検
索された修正されないダブルワー）″をオペレーション
＋開始した５ＰＵ１１８に戻す。

このオペレーションの目的は、５ＰＵｔｔ８ににセマフ
ォ命令を与えることである。即ち、５ＰＵ１１８がテス
ト／セラトラ実行し且つ読み出されたデータのＭＳＢが
「１」　である場合、別のデバイスはシステムバスの制
御を有する。ＭＳＢがｒＯＪである場合、５Ｐ０１１８
は、制御を得、同一の位置を抽出し且つ制御を得ること
を試みる任意の他のデバイスは、ＭＳＢが既に「１」で
あΣことを見い出し、これにより５ＰＵ１１８が制御を
有することを示す。

これら種々のレジスタの内容は、第６Ｅ図に示されてお
り、以下の手順が自己テストオイレーションを実行する
ために実施される。

ａ）エエＣ４０４は、ＴＥＳＴ／ＳＥＴ　　ＣＣワード
及びそれ自体全識別するＴＩワードでもってＢＣＲ５２
８ｅセツトアツプしなければならず且つＯＲＩ　　５３
０にシステムメモリ（ＭＥＭ１０８）アドレスをロード
しなければならない。

ｂ）　エエＣ４０４は次に、システムバスエラー割込を
イネーブルする。

Ｃ）エエＣ４０４は次に、ＳＥＴ命令を発する。

ｄ）　　エエＣ４０４は次に、トランザクションの完了
のためにＢＳＲ５２２のＳＢＴビットを調べる。且つ ｅ）エエＣ４０４がＢＳＲｏＳＢＴビット＝。

を見い出すと、読み出されたデータは工Ｒ１５４０／工
Ｒ２５４２の中にある。

Ｃ，４，ｆ　　ＩＯＣ読出し要求（同−ＳＰＵバス１２
０におけるＳＰＵ　１１８からＳＰＵ読出し要求は、同
一のＳＰＵバス１１８に配置されている２つの５ＰＵ１
１８間のデータ通信の期間中にのみ用いられる命令であ
る。この読出し要求命令は、宛先５ＰＵ１１８が次のデ
ータ転送に対して準備状態であることを示すためにこの
宛先５ＰＵ１１８からソース５ＰＵ１１８に発せられた
応答命令として機能する。この命令と共に実際のデータ
は何も転送されず、この読出し要求命令は、５ＰＵ１１
Ｂから５ＰＵ１１８へのブロック転送の期間中現に用い
られるものである。

読出し要求命令に対して使用可能な５ＰＵ１１８から５
ＰＵ１１８への転送には二種類ある。１つは、５ＰＵ１
１８のＤＡ４０８によって実行されるブロック転送であ
り、第２は、トランザクション当り１つのダブルワード
の基本に基づいて５ＰＵ１１８の工０Ｃ４０６によって
制御されるブロック転送である。ＤＡ４０８制御の下で
のブロック転送モードの場合、ＢＣＲ５２８は、工ＯＣ
４Ｑ５がＤＡ４０８にＤＭＡブロック転送を開始せしめ
るに先立って構成される。ＤＡ４０８がデータの交換に
従事すると、５ＰＵ１１８のに工　４１０は自動的に、
読出し要求命令を適当な時間に発する。５ＰＵ１１８０
工ＯＣ４０６０制御の下で実行されるブロック転送は、
工○Ｃ４０６の読出し要求によるＢＣＲ５２８の構成並
びにＢ５Ｒ５２２の抽出を含み、これにより５ＰＵ１１
８の工ＲＩ　　５４０及び工Ｒ２５４２がデータを含む
時を求める。入力データを検索した後、工０Ｃ４０６は
次に、次の転送を要求する開始バス転送をさせなければ
ならない。

これら種々のレジスタの内容は第６Ｆ図に示されており
、以下の手順が、読出し要求オペレーションを実行する
ため北実施される。

ａ）宛先ＩＯＣは、ＩＯＣ読出し要求命令及び７−スエ
１０アドレスでもってバス制御レジスタをセットアツプ
しなければならない。

ＯＲ１は、命令を発することに先立ち如何なるデータに
よってもロート９される必要がない。

これは、Ｉｌｏがその内容をＩ／Ｏバスに転送しても、
目標とされた。Ｉ／ＯがＩ／Ｏパスオペレーションの間
にその工Ｒ１２０−ドしないからである。

ｂ）工ｏＣは、（データー何でもよい）を開始バス転送
ポート（ＳＥＴ）　　に書込む。

Ｃ）　ＩＯＣは、トランザクションの完了のためにＢＳ
ＲのＳＢＴビットを調べる。

ｄ）　ＩＯＣがＢＳＲ（７）ＳＢＴビット＝０を見い出
すと、Ｉ／Ｏバスオ啄レーションが完了する。

ｃ、　４．　ｇ、　　システムバス（ＳＢ）ＩＰＣ（第
６Ｇこのオイレーションは、システムバス、即チ、シス
テムバス１０４を介して、異なったＳＰＵバス１２０に
常駐する別の５ＰＵ１１８の工Ｒ１５４０及び工Ｒ２５
４２に転送されるべきソース５ＰＵ１１８のＯＲ２５３
２及び０Ｒ３５３４に含まれるデータの転送を可能にす
るものである。ＳＢ　　工ｐｃは、ＡＣＫ及びＢＵＳＹ
ＢＳＲビットがＳＢＴビットと共にこのオペレーション
の許容あるいは拒否を示すという点で局部工ＰＣに類似
の機能を行う。ターゲラ）ＳＰＵ１１８の工ＲＩ　　５
３２及びＩＲ２５３４は、八ＣＫ及びＢＵＳＹ応答を行
なわないが、ＳＢ工ＰＣの実施に参加するＳＥＴ　１１
６は、ボトルネックを防ぐために通信の期間中ＡＣＫ及
びＢＵＳＹ状態応答を発する。宛先ＳＥＴ　１１６ある
いは宛先５ＰＵ１１８のどちらかは、ソース５ＰＵ１１
８のＳＢ　　工ＰＣの試みを拒否し得る。

拒否の場合、ソース５ＰＵ１１８は、命令を再び出さな
ければならない。

第６Ｇ図は、ＳＢＣＩＰＣ中のＢＳＲ５３３におけるＡ
ＣＫ及びＢＵＳＹビットの翻訳を示しており、ここで銘
記されることは、ＢＳＲ５２２のＳＢＴビット６がゼロ
に戻って、発せられたＳＢ　　工ＰＣ命令が完了したこ
とを示す時にのみＢＳＲ５２２ビツト４及び３が妥当で
あることである。

ＳＢ　　ＩＰＣダブルワード９（６４ビツト）オペレー
ションは、５ＰＵＩ　１８のＯＲＩ　　５３０、ＯＲ２
５３２及びＯＲ３５３４の内容をソースＳＥＴ　１１６
に転送する３つのバスサイクルからなっている。ＯＲＩ
　　５３０は、システムバスアドレッシング及び命令情
報を含んでおり、データはＯＲ２５３２及びＯＲ３５３
４の中に存在する。このＳＢ　　工ＰＣデータ命令は、
２つの含まれる５ＰＵ１１８が前に発せられたＳＢ工Ｐ
Ｃ制御メツセージを介して一致を確立した後にのみ用い
られる。ＯＲＩ　　５３０に記憶されている情報は、ソ
ースＳＢＩ　　１１６によって翻訳され、これによりデ
ータを宛先ＳＥＴ　１１６及び最終的には宛先５ＰＵ１
１８に送ることを可能にする。

これら種々のレジスタの内容は、第６Ｇ図に示されてお
り、以下の手順が、ＳＢ　　工ＰＣオペレーションを実
行するために実施される。

ａ）　工０Ｃ４０６は、ＢＣＲ５２８％０ＲＩ５３０、
ＯＲ２５３２及びＯＲ３５３４をセットアツプする。

ｂ）　　工０Ｃ４０６は、システムバスエラー割込をイ
ネーブルする。

Ｃ）工０Ｃ４０６は、ＳＢＴ命令を発する。

ｄ）工ＯＣ４０６は、Ｉ／Ｏパストランザクションの完
了のためにＢＳＲ５２２のＳＢＴビットを調べる。且つ ｅ）工０Ｃ４０６がＢＳＲ５２２のＳＢＴビット＝０を
見い出すと、工ＱＣ４０６は、ＢＳＲ５２２のＡＣＫ及
びＢＵＳＹビットを調べて、メツセージが受けられたか
あるいは拒否されたかを求めなければならない。

Ｃ，４，ｈ　　システムバス（ＳＢ）工ＰＣ（ＷＢ２）
（遠隔工ＰＣメツセージ、制御又はデ システム／くスエＰＣ単一ワード（３２ビツト）オペレ
ーションは、４つの変化を有している。これらの全ては
、システムバス、即ち、システムバス１０４にわたるト
ランザクションを含んでいる。

これら４種類のＳＢ　　工ＰＣの各々は、０Ｒ１５３０
及びＯＲ２５３２の内容をＳＢ工１１６に転送する。Ｓ
Ｂ　　工ＰＣグズルワード命令と同じように、ＡＣＫ及
び：ＢＵＳＹ　　ＢＳＲビットは、命令の許容及び拒否
を示す。

第６Ｈ図は、ＢＳＲ５２２におけるＡＣｋ及びＢＵＳＹ
ビットの翻訳を示しており、ここで銘記すべきことは、
ＢＳＲ５２２のＳＢＴビット６＝０、即ち、発せられた
ＳＢ　　工ＰＣ命令が完了したことを示す場合にのみＥ
ＳＲ５２２ビツト４及び３が妥当であることである。

単一ワー）”ＳＢ　　ＩＰＣ命令の４つの形は全て、ソ
ースＳＰＵバス１２０レベルにおいて同等に見える。し
かしながら、ＳＢ工１１６及びシステムバス１０４レベ
ルにおいて、各命令型は、別々のシステムバスオペレー
ションと言う結果になる。

この異なったシステムバス命令は、５ＰＵ１１８のＯＲ
Ｉ　　５３０ワードにコード化され、ＳＰＵバス１２０
レベルにおいては翻訳されない。前に論じられたＳＢ　
　ＩＰＣダブルワード命令と同じようにして、ＯＲＩ　
　５３０は、システムメモリアドレスではなくシステム
バスアドレッシング及び命令情報を含んでいる。ＯＲＩ
　　５３０において規定されるシステムバス・ターゲッ
ト及び命令に応じて、ｏＲ”ｚ　　５３２に存在するデ
ータは、異なったシステムバスデバイス宛先に送られる
。

これら４つの種類のＳＢ　　工ＰＣ単−ワード命令は以
下の通りである。

（ＡＩＳＢ　　工ＰＣ制御　システムバスＣＰｔＪＩ／
Ｏ又メツセージ　　　　はコンソールユニット（ＳＣＵ
）１１２／１１４を目標とする。

この種類の命令は、制御情報 の送信に用いられ、０Ｒ１ ５３０及びＯＲ２５３２の メツセージ部分のフォーマツ ティングは、ン７トウエア及 び宛先デバイス規定を必要と する。

＠　ＳＢ　工ｐｃ制御　異なったＳＰＵバス１２０にメ
ツセージ　　　　配置される工ＰＣＲ５１８レジスタを
目標とする。この 命令は、工０Ｃ４０６間の制 御情報の送信に用いられ、０ＲＩ ５３０及びＯＲ２５３２のメ ツセージ部分のフォーマツティ ングは、プログラム制御を必要 とする。

（ＣＩＳＥ　　工ＰＣ制御　異なツｆｃ　Ｓ　Ｐ　Ｕバ
、’Ｃｌ２Ｏに配　　　　：メッセージ　　　　置され
る５ＰＵｌ１８　Ｉ／Ｏを目標とし、且つＳＰＵ　１１
８ からＳＰＵ’ｌ１８へのデータ転 送中に用いられ、宛先５ＰＵ １１８が次のデータ転送に対し て準備されていることをソース ５ＰＵ１１８に示す。

（Ｄ）ＳＢ　　工ＰＣデー　異なったＳＰＵバス１２０
に配夕転送　　　　　　置されているＳＰＵ　１１８の
工ＲＩ　　５４０を目標とする。

これら種々のレジスタの内容は、第６Ｈ図に示されてお
り、以下の手順は、ＳＢ　　工ＰＣ単−ワードオ啄し−
ションを実行するために実施される。

ａ）工０Ｃ４０６は、ＢＣＲ５２８、ＯＲＩ５３０及び
ＯＲ２５３２をセットアツプする。

ｂ）Ｉ○Ｃ４０６ｆ”ｉ、システムバスエラー割込をイ
ネーブルする。

ｃ）ＩＯＣ４０６は、ＳＢＴ命令を発する。

ａ）ＩＯＣ４０６は、トランザクションの完了のために
ＢＳＲ’５２２のＳＢＴビットを調べる。且つ ｅ）　工０Ｃ４０６がＢＳＲ５２２のＳＢＴビット＝０
を見い出すと、工０Ｃ４０６は、ＢＳＲ５２２の八ＣＫ
及びＢＵＳＹビットを調べて、メツセージが受け取られ
たかあるいは拒否されたかを求めなければならない。

Ｉ１０初期化命令は、システムバスインターフェースポ
ードによってＩ／Ｏバスに出すことができるだけである
。この命令は、システムバステバイス、特にＣＰＵ及び
ＳＣＵ、即ち１個別Ｉ／Ｏ制御装置を選択的に初期化又
はリセットする機能を与える。この命令を実施すると、
Ｉ／Ｏ制御装置のＩＯＣ及びデバイスアダプタ部分の両
方は、それらがパワーアップされたように再開始する。

進行中の如何なるオペレーションも失われる。Ｉ１０初
期化命令を実行するためにＳＢ工は、Ｉ／Ｏ初期化命令
コード、即ち、所望のＩ／Ｏアドレス（より）をＩ／Ｏ
バスに置き、Ｉ１０バス信号「ＳＥＬ　　ＩＮ工ＴＪを
現わす。このバスオペレーションの間、Ｉ／Ｏバスには
データは何も置かれない。

Ｃ，４，ｉ２　　５ＰＵｌ１３から５ＰＵｌ１８のデー
タ通信（第６エ図） 本発明のＩ／Ｏ構造は、システムメモリ（即ちＭｌｉｌ
：Ｍ２Ｏ３を含むことな（ＳＰＵ１１８間のデータブロ
ック転送を支援する。３つの基本的な種類の５ＰＵ１１
８から５ＰＵ１１Ｂへのデータ転送は、現在の工Ｏ構造
によって支援されている。

（１）デバイスアダプタ（ＤＡ）４０８の相互間（２）
　　工０Ｃ４０６とＤＡ　　４０８の相互間、及びｒ３
１　　工ＯＣ４０６とｌ０Ｃ４Ｑ６の相互間７′これら
の独立の場合に対する５ＰＵ１１８への／からの５ＰＵ
Ｉ　１８データブロツク転送を実行するのに必要な手順
及びレジスタフォー７ツトハ以下の通りである。

ＤＡ　　４０８の相互間 バージョン（１）は、ＤＡ　　４０８及びＡ工　４１０
の制御の下で０ある５ＰＵ１１８ＣＩＤＡ　　４０８か
らのデータの別ノＳＰＵ　１１８（７）Ｄへ４０８への
又はからの直接的なブロッキングからなる。

ＤＡ　　４０８からＤＡ４０８へのブロック転送は、Ｉ
ＰＣ命令をブロック転送を要求する別のｌ０Ｃ４０６に
発するソースエ０Ｃ４ｏ６によって開始される。これら
３つの種類のブロック転送の全ては、ブロック転送を行
なう前に工００４０６間に送られる少なくとも１つのＩ
ＰＣメツセージを有していなければならない。ブロック
転送の実施の前に工ｏｃ４０６間で送られる工ＰＣメツ
セージのフォーマット及び数は、工００４０６制御プロ
グラムによって決定される。工０Ｃ４０６が必要な制御
パラメータを交換すると、ソースと宛先ｌ０Ｃ４０６は
両方共、第６エ図に示すように、ＤＡブロック転送を開
始する前に［工○Ｃ／工０ＣＪＢＳＲ５２２ビツト７を
セットし且つそれらのＢＣＲ５２８ｔｌ−ロードしなけ
ればならない。

ここで銘記すべきことは、ＤＡ４０８からＤＡ４０８へ
のブロック転送オペレーションは、０Ｒ１５３０（メモ
リアドレス）情報の送信を必要としないことである。従
って、ＯＲＩ　　５３０は、転送の開始に先立ち工ＯＣ
４Ｑ、５によってロードされる必要がない。ソース５Ｐ
Ｕ１１８は、一旦転送が進行すると、ＯＲ２５３２及び
０Ｒ３５３４データのみを宛先５ＰＵ１１８の工ＲＩ５
４０及び工Ｒ２５４２に送信する。宛先ＤＡ４０８は、
入力データを検出し、それを処理し、次にＩＯＣ読出し
要求命令を、ブロックにおける次のデータ転送を要求す
るソースＤＡ４０８に出してかえす。この手順は、ブロ
ック全体（工ＰＣメツセージに規定されるサイズ）が転
送されるまで継続する。

バージョン（２）は、ある５ＰＵ１１８の工ＯＣ４０６
からのデータの別の５ＰＵ１１８のＤＡ４０８への又は
からのブロッキングを可能にする。

一方のＳＰＵ　１１８は従ってｌ０Ｃ４０６、即ちＭＰ
５０２の制御の下にあり、一方他方の５ＰＵ１１８は、
ＤＡ４０８の制御の下にある。ＤＡ４０８制御の下にあ
る５ＰＵ１１８は、ブロック転送の開始に先立ち前のセ
クション（バージョン１）に述べられたようにその工０
Ｃ４０６によってセットアツプされなければならない。

工０Ｃ４０６の制御の下にある５ＰＵ１１８は、異なっ
たプロトコルを用いてブロック転送オペレーションを実
行する。工０Ｃ４０６の制御の下にある５ＰＵ１１８に
おいて、［工ＯＣ／工ＯＣＪ及び「工ＯＣＲＤ　　ＲＥ
ＱＪ　　（ビット７及び６）と呼ばれる２つのＢＳＲ５
２２ビツトは、５ＰＵ１１８への及びからのデータの流
れを制御するのに用いられる。工ＱＣ４０６制御５ＰＵ
１１８は、ソースあるいは宛先のどちらかであり得る。

工ＯＣ４０６がソースである場合、 ａ）工ＱＣ４０６は、前に述べたＢ５Ｒ５２２の工ＯＣ
／工ＯＣビット７をセットしなければならない。

１））　工ＯＣ４０６は、前に述べたようにＢ５Ｒ５２
２を且つＯＲ２５３２及び０Ｒ３ ５３４をセットアツプしなければならない。

ｃ）ＩＯＣ４０６は、ＳＢＴ命令を発する。

且つ ｄ）オペレーションの完了のためにＢ５Ｒ５２２のＳＢ
Ｔビットを調べるかわりに、ＢＳＲ５２２の工ＯＣＲＤ
　　ＲＥＱビット６が調べられる。即ち、ＯＲ２５３２
及びＯＲ３５３４データが転送されたことを知るのに十
分でない。宛先ＳＰＵ　　１１８は、ソースＳＰＵ　　
１１８が送信を許可される前に次のデータワードヲ受け
取るように準備しなければならない。従って、工ＯＣ４
０６がＢＳＲ５２２ビツト６がセットされたことを検出
すると、工ＱＣ４０６は、次のデータ転送を自由に試み
ることができる。ソースエＱＣ４０６が次の転送を発す
る前に、ＢＳＲ５２２ビツト６は、次のＲ１１ｉ：ＡＤ
ＲＥＱＵＩＳＴ信号に対して準備するようにリセットさ
れなければならない。

ＩＯＣが宛先である場合、 ａ）工ＱＣ４０６は、ＢＳＲ５２２工ＯＣ／工ＯＣビッ
ト７をセットしなければならない。

ｂ）　　工ＯＣ４０６はＢＣＲ５２８’にセラ）アップ
する。

ｃ）　工ＯＣ４０６は次に、それがセットされるのを待
機するＢＳＲ５２２の工０Ｃ ＲＤ　　ＲＩＱビット６を調べる。１が１つある場合、
これは、工Ｒ１５４０及び工Ｒ２５４２がソースＳＰＵ
　　１１８　　Ｉ／Ｏによ°つてロードされており、口
τト９されるべきでないことを工ＯＣ４０６に示す。

ｄ）ノースＳＰＵ　　１１８に次のデータ転送を行なわ
せるために、工ＯＣ４０６は、その関連のＡＩ　　４１
０にＲＥＡＤ　　ＲＥＱＵＥＳＴ命令を出させるべ（Ｓ
ＥＴ命令を出した。

工ＱＣ４０６と工ＯＣ４０６の相互間 ２つのＩＯＣ４０６間のブロック転送であるバージョン
３は、バージョン２において概説された同一の手順に従
う。一方の工ＯＣ４０６はソースエＯＧ　　４０６手順
に従い、他方のｌ０Ｃ４０６は、宛先工ＯＣ手順４０６
に従う。

ｃ、４．ｊ　ＭＥＭ１０８又はＬＭ　　５１０とＤＡシ
ステムメモリ（ＭＥＭ１０８）又はＬＭ　　５１０直接
メモリアクセス（ＤＭＡ）とＤＡ　　４０８　　との相
互間は、ＣＰＵ　　Ｉ／Ｏのその部分又はＳＰＵ　　１
１８たように、システムメモリアドレスカウンタ／レジ
スタ（Ａ工Ｃ５３８１０ＲＩ　　５３０）は、Ａ工４１
０セクションの中に存在し且つ従ってＤＡ　　４０８　
　によってロー、ト９することができない。これは、全
ての新しいＤＭＡシステムメモリアドレスは、ＤＡ４０
８ＤＭＡの開始に先立ち工ＯＣ４Ｑ５によってＯＲＩ　
　５３０にロードされなければならないことを意味して
いる。この点について述べると、システムメモリは２に
バイトバージに分割されることを銘記すべきである。Ｏ
Ｒ１５３０がＤＭＡ転送の間に２にバイトに向って計数
すると必ず、システムメモリは−ジ交差を信号するに一
ジブレーク信号１’−ＭＡＩＱＪ　　がＤＡ　　４０８
に発せられる。Ａ工　４１°０は、ＤＡ　　４０８が別
の転送を試みるＳＰＵバス１２０のアクセスを自動的に
ブロックする。このブロッキングが始動すると、ＯＲＩ
　　５３０を発すること（即ち、ｌ０Ｃ４０６によるＯ
ＲＩ　　５３０のロート″）によってＡ工　４１０がバ
スアクセスのために解除される。

このば−ジ交差機構は、ＤＭＡ転送の間にＤＡ４０８に
よって抑止することができる。この機能を実行すること
により、ＤＡ　　４０８は２にバイトより大きいＤＭＡ
転送を行うことができ、従って、この゛機能は、例えば
、テープＤＭＡ転送に有用である。

システムメモリとＤＡ　　４０８間のＤＭＡ１実行する
ためには、 ａ）ＩＯＣ４０６は、ＤＡ　　４０８のＤＭＡの開始に
先立ちｏＲｌ　５３０．ＢＣＲ５２８及びＢＳＲ５２２
を構成しなければならない。ＤＭＡデータがシステムメ
モリに又はシステムメモリから移動すると、Ａ工４１０
は、次のシステムメモリアドレスをねらうためにＯＲＩ
　　５３０の中に存在するシステムメモリアドレスを自
動的に増分する。

次にＢＣＲ５２８には適当なＣＣ及びＴＩワードがロー
ドされなければならない。単一／ダブルワードＤＭＡか
らシステムメモリの場合、ＢＳＨの５２２　３２／６４
ビツト１２は、それが単一（ビット１２＝１　）又はダ
ブル（ピッ）　１２＝Ｏ）ワード転送からなるかを決定
するためにＤＭＡ転送に先立ちセット又はリセットされ
なければならない。また、ＢＳＲ５２２のＬＲ／ＳＭビ
ット１１は、ＬＭ５１０領域（ビット１１＝１　）又は
システムメモリ（ビット１１＝ｏ）のどちらか？ＤＭＡ
に対するソース／宛先として選択するためにセット又は
リセットされなければならない。これらのフラグは、Ｄ
Ａ　　４０８のＤＭＡオペレーションの期間中ＳＰＵバ
ス１２０のアクセス及びＯＲＩ　　５３０の更新を調整
するためにＡ工　４１０によって用いられる。

１：＋）　　工ＯＣ４０６は、完了及びタイムアウト（
工ＮＴ　　５２４）割込をイネーブルしなければならな
い。

Ｃ）工ＱＣ４０６は次に、ＤＭＡ１開始するために必要
なりＡ　　４０８制御情報を発する。

これらＩＯＣ命令の内容及び順序は、添付の周辺装置の
特定の種類の関数であり、個別手順は、特定のＰＤ　　
４０２及びＤＡ　　４０８の要求条件によって決定され
る。

ｄ）一旦ＤＡ　　４０８がＤＭＡを開始すると、ＩＯＣ
は、ＳＰＵバス１２０又はＤＡ　　４０８のどちらかを
アクセスしなくてもよい。ＤＡ４０８がオペレーション
を完了すると、完了割込が工ＯＣ４Ｑ６に発せられる。

ｌ０Ｃ４０６は次に、ＤＭＡオペレーションの状態を求
めるためにＤＡ　　４０８のデバイス状態レジスタを抽
出する。

エエＣ４０４１７）工ＱＣ４０６及びＡ工４１０並びに
これによって実行されるオペレーションについて述べて
きたので、ＤＡ　　４０８及びＳＰＵバス１２０に対す
るアクセスがそこからとりつけられているＳＰＵ　　１
１８によって仲裁される時に用いられる手段について次
に論じる。

前に述べたように、各エエＣ４０４は、Ａ工４１０及び
可能な工Ｏ０４０６に加えて、デバイスアダプタ（ＤＡ
）４０８？含んでいる。上記のように、工ＱＣ４０４は
、ＳＰＵ　　１１８のＩ／Ｏ通信オペレーションを制御
し且つ命令する機能性を提供し、一方、ＤＡ　　４０８
及び人工４１０は、それぞれＰＤ　　４０２及びＳＰＵ
バス１２０に対する制御及び通信インターフェースを提
供する。

これもまた前に述べたように、エエＣ４０４のこの好適
な実施例において、工ＱＣ４０６及びＡ工　４１０は両
方共、多くの且つ好ましくは体外のエエＣ４０４の間で
共通である。しかしながら、種々のＰＤ４０２の異なる
インターフェース及びオペレーションの要求条件の故に
、ＤＡ４０８は、工ＩＣ４０４の中で異なり、特定のＤ
Ａ　　４０８の設計及びオペレーションは、そこから接
続された特定のＰＤ４０２に依存する。この点について
ここで銘記すべきことは、工０Ｃ４０６によって実行さ
れる機能は、関連ＰＤ４０２に関する特定の制御オペレ
ーションを含んでいることである。この故に、工ＯＣ４
０６によって実行されるオペレーションの少なくとも諸
゛部分は、システム１０２から工ＱＣ４０６メモリにロ
ードされるプログラムによって決定される。

更に、エエＣ４０４のこの好適な実施例において、特定
のエエＣ４０４は、関連のＰＤ　　４０２の特定の設計
の故に、工ＱＣ４０６を含まない。

これらの実施例にお−て、ＰＤ　　４０２は、工０Ｃ４
０６によって別に実行される制御機能を提供する機能性
を含んでいる。

例えば、モニタ、端末装置、ディスク又はテープドライ
ブ、又は通信リンクのための周辺デバイス制御装置の構
造及びオペレーションは、当業者にとっては公知である
。更に、工ＯＣ４０６及びＡ工　４１０に関する任意の
特定のＤＡ　　４０８の必要な制御及びデータインター
フェース及びオはレーショ／は、ＩＯＣ４Ｑ５及びＡ工
　４０８並びにこれらのオペレーションの上記の説明の
後には当業者によって了解され得よう。従って、ＤＡ　
　４０８についてはこれ以上ここに説明しない。

Ｃ，６８ＰＵパスへのアクセスのＳＰＵ　　１１８によ
る仲裁 上記の説明は、ＳＰＵバス１２０から接続されたＳＰＵ
　　１１８がＩ／Ｏオペレーションヲ実行するためにそ
こに対するアクセスを得なければならないことを説明し
ている。しかしながら、５ＰＵ１１８がＳＰＵバス１２
０に対するアクセスを得る時に用いられる手段及び方法
については本発明に関係しないためここでは詳細には説
明しない。

しかしながら、例えば、当業者にとって公知の任意のデ
ィジーチェーンバスアクセス仲裁方法もこの目的のため
に用いられ得ることが示唆される。

別の例によると、システムバス１０４の次の説明で述べ
られているバスアクセス方法は、ＳＰＵバス１２０に関
して用いられる。

Ｄ、システム１０２の内部バスの一般的構造及びオ前に
述べたように、システム１０２の内部バス構造、即ち、
システムバス１０４及びＳＢＰバス１０６が、Ｉ／Ｏ構
造がオペレートするセツティングの例を提供するために
ここで述べられる。システム１０２の内部バス構造の説
明に続き、Ｉ／Ｏ構造とシステム１０２の内部バス構造
、即ちＳＢ工１１６とのインターフェースが説明される
。

システムバス１０４の説明に戻る。上記のように、シス
テムバス１０４は、システム１０２の内部エレメントが
通信する時に通る手段である。システム１０２のこの実
施例において且つ第１図に示スように、システムバス１
０４は、システム１０２の内部エレメントの各々がそこ
から接続されている線形バスであり、システムバス１０
４への接続は、こρエレメントの機能によって要求され
るように単方向性あるいは双方向性である。システムバ
ス１０４は、システム１０２の特定の構成によって要求
されるように即ち、システムエレメントを加算又は減算
あるいは２つ又はそれ以上のシステム１０２を単一シス
テムに接続するように拡大され得る。

ここで銘記すべきことは、以下に説明するように、シス
テムバス１０４のロジック構成、ＳＥＰバス１０６によ
って定義され、システム１０２０機能によって要求され
る任意の位相幾例学的構造を取り得ることである。例え
ば、システムバス１０４は、ループ及び星形構成に物理
的に配列され得る。ループ構成において、システムバス
１０４の端部は、結ばれ、これにより、システムニレメ
ン）（ＳＥ）１２２が接続される元となる閉ルー？を形
成する。星形構成の場合、システムバス１０４は、共通
のジャンクションから放射する幾つかのバスセグメント
からなり、５Ｅ１２２は、システム構成によって要求さ
れるように放射セグメントから接続されている。

Ｄ、　ｌ　　システムバス優先（ＳＥＰ）バス１０６（
第再度第１図の説明に戻る。以下に更に詳しく述べるよ
うに、ＳＥＰバス１０６は、システムバス１０４に接続
されたシステム１０２エレメントカシステムバス１０４
に対するアクセスを決定する時に用いられる手段である
。第１図に示すように。

本実施例において、ＳＥＰバス１０６は、システムバス
１０４から接続されたエレメントの全てがＳＢＰバス１
０６ループにおいて直列に接続されているループを形成
している。

本明細書に与えられた例示システム１０２において以下
のように仮定する。即ち、システムバス１０４から接続
された全ての処理エレメントは、プロセッサ間通信を独
立に開始する能力を有しており、従って、システムバス
１０４から接続された全てのエレメントは、ＳＢＰバス
１０６ループにおいて接続されているように示されてい
る。特定の場合において、例えば、メモリエレメントに
おいて、処理エレメントは、プロセッサ間通信を開始は
しないが斯かる通信を受け且つ応答するだけのものとな
り得る。斯かるエレメントは、例えば、メモリエレメン
トからＣＰＵエレメントへのデータを読み出すことによ
って、斯かる通信を受け且つ斯かる通信に応答するため
にシステムバス１０４へのアクセスを必要とするが、シ
ステムバス１０４へのアクセスを要求するようには要求
されず、即ち、システムバス１０４へのアクセスは、応
答されている通信を送るエレメントによって与えられる
。斯かる場合、これらの「応答のみ」ニレメン）は、Ｓ
ＢＰバス１０６ループにおいて接続される必要がないが
、システムバス１０４には接続される。

以下に説明するように、システムバス１０４へのアクセ
スの優先度は、システム１０２のあるエレメントから「
回転ディジーチェーン」の形にあるＳＢＰバス１０６ル
ープにおける次のエレメントに送られる。即ち、与えら
れたエレメントが現在システムバス１０４に対するアク
セスを有している場合、このエレメントに続（ＳＢＰバ
ス１０６ループに沿った次のエレメントが、システムバ
ス１０４に対する次のアクセスに対する最高優先度を有
し、この後、ＳＥＰバス１０６に沿った次のエレメント
が続き、以下、このエレメントに再び達する迄ＳＢＰバ
ス１０６ループのエレメントに続く、アクセスを現在有
しているエレメントがシステムバス１０４を解除すると
、次のアクセスを得る機会は、ＳＥＰバス１０６を通り
ＳＥＰバス１０６に沿った次のエレメントに送られる。

この次のエレメントは、システムバス１０４に対スルア
クセスをとることができ、そうでない場合は、アクセス
の機会−（Ｈ８ＢＰバス１０６に沿ったその次のエレメ
ントに送り、以下初めにアクセスを有しているエレメン
トに再び達するかあるいはＳＥＰバス１０６に沿ったあ
るエレメントがシステムバス１０４に対するアクセスを
とる迄同様に続く。

これにより、システムバス１０４に対する優先順位は、
各エレメントがシステムバス１０４に対するアクセスを
得る機会を有するという状態でもつでＳＥＰバス１０６
の回りを回転する。斯くして、そこに接続された全ての
エレメントのシステムバス１０４へのアクセスの平均優
先順位は、等しく、特定の諸時点における諸エレメント
の相対的優先順位は、システムバス１０４に対する実際
のアクセスあるいはアクセスする権利を現在有するエレ
メントに対する相対的なＳＥＰパス１０６上の位置によ
って決定される。

ＳＥＰバス１０６から接続されたシステム１０２の諸エ
レメントの中でのシステムバス１０４に対するアクセス
優先順位が回転シフトする故に、システムバス１０４に
接続された諸エレメントは、システムバス１０４に対す
るアクセスを争わず、全て、システムバス１０４アクセ
スに関する同等者としてみなされる。その結果、システ
ムバス１０６及びＳＢＰバス１０６に接続された各エレ
メントは、システムバス１０４に対するアクセスを得る
等しい機会を有し、どのエレメントも延長された期間に
わたってシステムバス１０４に対するアクセスからロッ
クアウトされない。

更に、且つ再び、システム１０２の諸エレメントの中で
のシステムバス１０４に対するアクセス優先順位の回転
シフティングの故に、ＳＥＰバス１０６あるいはシステ
ムバス１０４のどチラカに沿ったシステム１０２エレメ
ントの位置は、システムバス１０４に対するアクセスの
そのエレメントの平均優先順位には無関係である。即ち
、且つ上記のように、システムバス１０４に接続された
且つＳＢＰバス１０６ループ上の全てのエレメントは、
平均的にシステムバス１０４への等しいアクセス権利を
有している同等のものである。従って、あるエレメント
は、このエレメントのあるいはシステムバス１０４に接
続された他の諸エレメントの任意のエレメントのシステ
ムバス１０４に対するアクセスの平均的相対優先順位に
影響することなく、システム１０２に加算されあるいは
システムバス１０４及びＳＢＰバス１０６に沿ったある
点から別の点に移動させられ得る。

この点について述べると、ＳＥＰバス１０６は、第１図
において、システム１０２の各エレメントが回りに直列
に接続されている１つの時計方向ループを構成している
ように表わされている。しかしながらここで銘記すべき
ことは、この表現は、説明の簡潔を期すためにのみ選ば
れていることである。システムバス１０４から接続され
たシステム１０２の諸エレメントは、実際、任意の所望
の順序においてＳＥＰバス１０６に沿って直列に接続さ
れ得る。

最後に、ＳＥＰバス１０６の第２エレメントが第１図に
示されており、局部優先リンク（ＬＰＬ）１２４と呼ば
れる。ＬＰＬ　１２４は、基本的には、ＬＰＬ１２４″
ｆ：通して相互接続されている諸エレメントの相対的憂
先順位を固定する時に用いられる手段であり、これに対
してＳＥＰバス１０６によって決定される回転優先順位
が比較される。そこから接続されている各エレメントに
存在するＳＥＰバス１０６エレメントの次の説明におい
て詳細に説明されるように、ＬＰＬ１２４は、１つのエ
レメントによるシステムバス１０４へのアクセスに対す
るにンデイングの要求条件の事実をＬＰＬ１２４に沿っ
て接続されている別のエレメントに送らせ、これにより
第２エレメントにおけるシステムバス１０４に対する任
意のはンディングのアクセスを抑止する。

第７図について説明する。第７図には、システム１０２
の内部バス構造の線図が示されている。

上記に述べられているように且つ第１図に示されている
ように、この構造は、システムバス１０４、ＳＢＰバス
１０６及び、特定の場合、関連のＬＰＬ１２４を含んで
いる。

Ｄ、２．　　メモリ制御バス７０２、メモリオペレー第
７図に示されているように、システムバス１０４は、複
数の多重及び単一ラインサブバスを含んでいる。これら
のサブバスの最初のサブバスは、システムバス１０４の
アクセスを得るシスチームバス１０４のアクセスを得る
システム１０２エレメントの発生の際に、実行されるべ
きシステムバス１０４オペレーションの種類を通信する
のに用いられるメモリ制御（ＭＣ）バス７０２である。

即ち、あるエレメントがシステムバス１．　Ｏ４（７）
制御をとると、このエレメントは、ＳＥＰバス１０６を
この事実を示す状態に駆動することによ　　　　　　□
りこのアクセスを表示し且つ実行されるべきシステムバ
ス１０４オペレーシヨンの種類を示すコー）”ｉＭｃＭ
Ｃバス７０２に置く。システムバス１０４に接続された
システム１０２のエレメントは、ＳＥＰバス１０６の状
態を監視することによリシステムノ２ス１０４の発生を
検出し、アクセスが示されると、システムバス１０４に
対スるアクセスを有するエレメントによってＭＣバス７
０２に置かれたコードヲ読み出すことにより実行される
べきシステムバス１０４オペレーシヨンの種類を決定す
る。

大抵のシステムバス１０４オペレーションは、メモリに
関連しており、即ち、ＭＩＭＩＱ８がらの読出しあるい
はＭＥＭＩＱ８への書込みである。

従って、且つＭＣバス７０２コービの所で以下に示され
るように、非メモリ関連オはレージコンの全体のクラス
は、「プロセッサ間」通信が実施されるべきであること
、即ち、２つの非メモリエレメント、例えば５Ｂ１１１
６．！：ＣＰＵＩ／Ｏとの間の通信が実施されるべきで
あることを示す１つのコードによって示される。以下に
述べられるように、システムバス１０４に接続された諸
エレメントは、斯かる場合、プロセッサ間通信を決定し
且つ実施するためにシステムバス１０４サブバスの他方
を参照しなければならない。

システム１０２の本実施例に与えられているＭＣバス７
０２コードは以下のものを含む。

コード　　　　オペレーションの種類 ０　　　オペレーション無し ３　　　ＭＭ１０８制御レジスタの内容を読め４　　指
定されたＭＭ１０８アドレス位置から４進ワード冥１６
バイト）の情報を読み出せ５　　指定されたＭＭ１０８
アドレス位置から８進ワード”（３２バイト）の情報を
読み出せ６　　指定されたＭＭ１０８アドレス位置から
ダブルワード（８バイト）の情報を読み出せ７　　指定
されたＭＭ１０８アドレス位置から１７−ド（４バイト
）の情報を読み出せ８ 　　プロセッサ間通信を実行せより 　　　ＭＭ１０８制御レジスタに書き込めＣ指定された
ＭＭ１０８アドレス位置にバイトを書き込め Ｄ　　指定されたＭＭ１０８アドレス位置にハーフワー
ド（２バイト）を書き込め Ｅ　　指定されたＭＭ１０８アドレス位置にダブルワー
ドを書き込め Ｆ　　指定されたＭＭ１０８アドレス位置にワードを書
き込め ここで銘記すべきことは、上記のコート９が、１６進の
形で表わされていることであり且つコード１．　２．　
９及びＡが将来用いられるために保存されることである
。

プロセッサ間通信（コートゝ８）はこれにより、メモリ
関連オペレーションからのディフォルト計数表して実施
される。即ち、短い「決定ブランチ」、即ちＭＣバス７
０２上のコードの参照がメモリ関連オはレーショ／を識
別し且つ開始するために与えられており、より長い「決
定ブランチ」、即ち、システムバス１０４の他のサブノ
；ス上の別の情報に対する参照が、非メモリ関連オペレ
ーションに要求される。この方法はこれにより、システ
ムバス１０４オペレーシヨンの大部分、即ち、メモリ関
連オペレーションが、斯カるオペレーションに対する短
い方の決定径路を与えることにより同時にシステムバス
１０４オイレーシヨンの全ての種類を定義し且つ実行す
るフレキシビリティを保持することにより開始されるス
ビー１−″を効果的に増加する。

Ｄ、　２．　ｂ　　システムアドレス（ＳＡ）バス７０
４システムバス１０４の次の主なサブバスは、システム
アドレス（ＳＡ）バス７０４及びシステムデータ（ＳＤ
）バス７０６である。最初のメモリ関連オペレーション
を考慮に入れると、ＳＡバス７０４は、読出し及び書込
みアドレスがメモリオはレージコンを要求するエレメン
トとこれらのオはレージコンを実行するＭＥＭ　Ｉ　Ｑ
　８との間で通信する時に用いられる手段であり、一方
、ＳＤバス７０６は、情報がＭＥＭ　１０８とシステム
１ｏ２の他方のエレメントとの間で通信される時に用い
られる手段である。

メモリオペレーションにおいて、上記のように、メモリ
オはレージコンを要求するシステム１０２は先ず、以下
に更に詳しく述べるＳＢＰバス１０６のオペレーション
を通してシステムバス１０４に対するアクセスを得、適
当なＭＣバス７０２をＭＣノ２スフ０２の上に置きこれ
により実行されるべきオはレージコンの種類を示す。次
にこの要求エレメントは、ＳＡバス７０４に読出し又は
薔込みアドレスを置き、このオペレーションが書込ミで
ある場合、書き込まれるべきデータをＳＤバス７０６に
置く。アドレスされたＭｌｌ：ＭＩＱ８は次に、このデ
ータをその中の対応する記憶位置に書き込む。このオペ
レーションが読出しである場合、アトゝレス指定された
ＭＥＭ　Ｉ　Ｏ８は、アドレスされた記憶位置からこの
情報を読出し、この情報をＳＤバス７０６に置く。この
情報は要求エレメントによってこのＳＤバス７０６から
読み出される。

システム１０２の本実施例において、例えば、ＳＡババ
ス２４ビツト幅であり、これは３１ビツトに拡大可能で
あり、ＳＤバス７０６は６４ビツト、即ちダブルワード
幅である。

ＳＡバス７０４及びＳＤバス７０６には、それらの主な
機能がメモリオペレーションに関連している３つの別の
単一ラインサブバスが関連している。これらの内最初の
サブバスはＷＡＩＴ７０８である。この信号は、要求さ
れた情報が得られず且つ要求エレメントによって監視さ
れる場合にメモリ読出しオペレーションの期間中にアド
レスされたＭＥＭＩＱ３によって現わされ、従って、情
報が得られる迄待機モードに置かれる。

第２のメモリオペレーション制御は、ＢＵＳＹ７１０で
あり、これは、メモリオペレーションの期間中且つシス
テムバス１０４送信が開始される前にアトゝレスされた
ＭＥＭ　１０８によって現わされる。ＢＵＳ　７１０は
、システムバス１０４が得られず且つシステム１０２の
諸エレメントによって監視されることを示す。

第３のメモリオペレーション制御は、妥当メモリアクセ
ス（ＶＭＡ）７１２であり、これは、要求されたメモリ
オベレーショ：／が妥当であること、即ち、アドレス又
はデータが妥当であることを示すためにアドレスされた
ＭＥＭ１０８によって現わされる。ＶＭＡは、要求が成
功であったか否か、即ち、妥当であったか否かを求める
ために、メモリオペレーションを要求するエレメントに
よって監視される。

ここで、非メモリ関連オペレーション、即ち、プロセッ
サ間通信を考慮に入れると、ＳＡバス７０６及びＳＤバ
ス７０６は、プロセッサ間オペレーションが実行される
べきときに特定の点において上記のバスとは異なるよう
にオペレートする。

上記のように、プロセッサ間オペレーションは、メモリ
関連オペレーションからのディフォルトとして扱かわれ
る。即ち、１つのＭＣバス７０２コードは、非メモリ型
オペレーションの全体のクラスを示す。これもまた上記
のように、ＭＣバス７０２の上にプロセッサ間通信コー
ドの出現の際に、システムバス１０４に接続された諸エ
レメントは、実行されるべきプロセッサ間オペレーショ
ンの種類を求めるために要求エレメントによってＳＡバ
ス７０４及びＳＤバス７０６に存在している情報を参照
しなければならない。

第７Ａ図について説明する。第７Ａ図には、プロセッサ
間オペレーションの際にＳＡバス７０４及びＳＤバス７
０６に与えられ得る情報が表わされている。この図に示
すように、ＳＡバス７０４に現われる情報は、ターゲッ
ト即ちメツセージの意図された受け取り装置を識別する
４ビツトターゲツトアドレス（ＴＡ）フィール）−’７
１４、ターゲットに送られるべきメツセージの種類を識
別する４ビツトメツセージタイプ（ＭＴ）フィールド８
７１６、及び１つのメツセージを含み得る１６ビツトメ
ツセージ（ＭＥ）フィールド７１８を含んでいる。デー
タがあるエレメントから別のエレメントに送信される特
定のプロセッサ間通信オＯｖ−ジョンにおいて、ＳＤバ
ス７０６は、８バイト迄のデータフィールドを含み得る
。

ここでＳＡババス０４に現われる種々のプロセッサ間通
信フィールドを考慮すると、ＴＡフィールド７１４は、
例えば、次のターゲット（ｔａｒｇｅｔ）識別コート９
を含み得る。

コード　　　　　　　　識別ターゲット０　　支援制御
ユニット（例　ＬＳＣ１１２又はＲ３Ｃ１１４） １　　全てのＣＰＵｌｌ０への一斉送信２　　ＣＰＵ１
Ｉ／Ｏ ３ＣＰＵ２１１°０ ４　　　ＣＰＵ３　Ｉ／Ｏ ５　　　ＣＰＵ４　Ｉ／Ｏ ５　　　０ＰＵ５　　Ｉ／Ｏ ７　　　　ＣＰＵ６　　Ｉ／Ｏ Ｂ　　　　ＣＰＵ７　　Ｉ／Ｏ ９　　　０ＰＵ８　　Ｉ／Ｏ Ａ　　将来の使用のために保存される Ｂ　　　ＳＢＩ１　１１６ ＣＳＢＩ２　１１６ Ｄ　　　５ＢＩ３　１１５ Ｅ　　　ＳＢＩ４　１１５、及び、 Ｆ　　全てのＳＢＩ１１６への一斉送信ここで銘記すべ
きことは、上記のコー１は１６進フオーマツトで与えら
れていることである。

上記のツー１フオーマツトから明らかなことは、上記の
コード割当てにおいて意図された例示システムが、８個
迄のＣＰＵｌｌ０及び４個迄のＳＢＩ１１６の１つの支
援制御ユニット１１２又は１１４を含むことである。タ
ーゲットコードの割当ては、特定のシステム１０２の意
図された構成に応じて、意のままに変化し得る。

ここで銘記すべきことは、５ＰＵ１１８は目標とされ且
つ５ＰＵ１１８の関連のＳＢＩ１１６を通口てそこに送
信されるメツセージであることである。また銘記すべき
ことは、プロセッサ間通信によって、与えられた種類の
全てのエレメント、例えば、全てのＣＰＵＩＬＯ又は全
てのＳＢＩ１１６へのメツセージの同時−斉送信を可能
にする。

メモリエレメント、即ち、例示のＴＡフィールド７１４
コービにおいて与えられたＭＥＭ１０８に対するターゲ
ット識別コードは存在しない。前に述べたように、全て
のメモリ関連オペレーションは、ＭＣバス７０２コート
ゝしばルト及びＳ＆バス７０４に同時に現われるアドレ
スによって識別されたターゲットＭＥＭ１０８において
開始される。

ＭＴフィール）７１６の内容は、関連のＴＡフィールド
７１４において識別された特定の種類の受け取り装置、
即ち、本実施例においては、目標とされた受け取り装置
が、ＳＢＩ１１６であるか否かは、即ち、ＳＢＩ　ｌ　
１６、ＣＰＵｌｌ０又は支援制御ユニット１１２又は１
１４から接続された５ＰＵｔｔ８であるか否かに依存す
る。以下に与えられる例示のＭＴフィールド２１６コー
ドにおいて明らかなように、ＭＴフィールド＃７１６は
、メツセージを、メツセージの転送、データの転送、あ
るいは受け取り装置エレメントの部分の動作状態のオペ
レーション又は変化に対する命令として識別する。

ＳＢＩ　１１６型のエレメントに送信し得るＭＴコード
の諸種類の第１実施例を考慮すると、以下のようになる
。

０　　　ターゲット５ＰＵ１１８へのメツセージ転送１
　　　ターゲット５Ｐ０１１Ｂへのデータ転送８　　　
ターゲットコード　１１６’ｒリセツトせより　　　タ
ーゲット５ＰＵ１１８ｔ−リセットせよＡ　　ターン人
力／出力ｌ１０））保護オフＢ　　ターンエ１０保護オ
ン Ｃ指定されたメモリば一ジへのＩ／Ｏアクセスをイネー
ブルせよ、及び Ｄ　　　指定されたメモリ４−ジへのＩ／Ｏアクセスを
ディスエーブルせよ 前に説明したように、上記のＭＴフィールド７１６コー
ドは、１６ｍフォーマットで与えられ、コード２．３．
４．　５．６．７．　Ｅ及びＦは、将来の使用のために
保存される。

ここで、目標とされた受け取り装置がＣＰＵＩ／Ｏであ
る時に用いられ得るＭＴフィールド７１６コードの実施
例について考慮すると、以下のようになる。

０　　　クラス１　Ｉ／Ｏ停止 １　　　クラス２　Ｉ／Ｏ停止 ８　　　プロセッサ間通信、及び ９　　　クロックを同期せよ 前に説明したように、これらのコードは、１６進フオ・
−マットで与えられ、コード２乃至７及びＡ乃至Ｆは、
将来の使用のために保存される。

ここで銘記すべきことは、上記のＣＰＵｌｌ０メツセー
ジタイプは、２つのクラスのＩ１０停止、即ち、エラー
がＩ／Ｏオペレーションに現ワれない時はクラス１を且
つエラーがＩ／Ｏオペレーション、例えば、データに生
じる時のクラス２を支援（サポート）することである。

これら２つのクラスは、これらの事象の目標とされたＣ
ＰＵｌｌ０による異なった取扱いのために与えられる。

ＭＥフィールド７１８を占めるプロセッサ間メツセージ
の更に別の実施例は、Ｉ／Ｏメツセージ、即ち基本的に
は、これらのエレメントのオペレーションを開始し又は
制御するためのＣＰＵ　Ｉ／ＯからＳＢＩ　１１６又は
５ＰＩＪ１１８への命令である。

最後に、且つ第７図について説明する。メモリ関連オペ
レーションについて上で述べたように、システムバス１
０４の特定の単一ラインサブバスは、プロセッサ間通信
オペレーションに関連している。これらの中には、肯定
（ＡＣＫ）７２０及びターゲットビジィ（ＴＢ）７２２
がある。ＡＣＫ７２０は、このターゲットが存在する時
にプロセッサ間通信のターゲットエレメントによって現
わされ、この送信エレメントがこのターゲットエレメン
トにプロセッサ間通信を送ることを試みていることを肯
定する。この送信エレメントは、ＡＣＫ７２０を監視し
、これによりプロセッサ間通信を送る試みが成功であっ
たか否か全求める。

ＴＥ１０１は、ターゲットエレメントがビジィであり従
ってプロセッサ間通信を受けることができないことを示
すためにプロセッサ間通信のターゲットエレメントによ
って現わされる。この送信エレメントは、ＴＥ１０１を
監視し、ＴＥ１０１がターゲットエレメントによって現
わされる場合は、送信エレメントの特性及び機能に応じ
てその状態を取り扱う。

同様にプロセッサ間通信とメモリ関連オペレーションの
両方に関連しているのはＬＯＣＫ７２４である。ＬＯＣ
Ｋ７２４は、システムバス１０４の全ての他のユーザを
ロックアウトするために、メモリ関連オペレーション又
はプロセッサ間通信のイニシエータによって現わされ得
る。ＬＯＣＫ７２４は、例えば、あるエレメントが一連
のプロセッサ間通信又は一連のメモリオＲレーションを
通信することを望む時に現わされ得る。ＬＯＣＫ７２４
は、システムバス１０４に接続された全てのエレメント
によって監視され、あるエレメントがＬＯＣＫ７２４’
ｔ−出している間は他のエレメントハ何もシステムバス
１０４に対するアクセスを得ることを試みない。

最後に、第７図に示すように、システムバス１０４は１
システムバス１０４の全てのユーザに与えられているシ
ステムクロック（ＳＹＳＣＬＫ）７２６を含み、これに
より全ての斯かるエレメントのための共通のタイミング
を達成し得る。

ＳＰＵバス１２０とシステム１０２の内部バスの両方の
構造及びオペレーションについて述べてきたので、これ
らのバス間のインターフェース、即ち、ＳＢ工１１６に
ついて以下に述べる。

Ｅ、システムバスインターフェース（ＳＢＩ）上記のよ
うに、システム１０２のＩ１０構造は、１つ又はそれ以
上のＩ／Ｏバス構造からなる。各Ｉ／Ｏバス構造は、シ
ステムバスインターフェースユニツ）　（ＳＢＩ）’！
ｉ介してシステムバス１０４から接続されたサテライト
プロセッサユニット（ＳＰＵ）、Ｚス１２０を含んでい
る。尚、１つ又はそれ以上のサテライトプロセッサ（Ｓ
ＰＵ）１１８は、各ＳＰＵバス１２０から接続されてい
る。従って、各ＳＢＩ　１１６は、その関連ＳＰＵバス
１２０とシステム１０２の内部バス構造間のインターフ
ェース、即チ、システムバス１０４として効果的にオペ
レートする。

第８図について説明する。第８図には、Ｓ’Ｂ１１１６
のブロック図が示されている。尚、ＳＰＵバス１２０の
基本的エレメント、即ち、Ａ／Ｄバス２０２及びＣ／エ
バス２０４、左に現われており、システムバス１０４の
基本的エレメント、即ち、ＭＯバス７０２、ＳＡバス７
０４及びＳＤバス７０６は、右に現われている。

先−Ｊ’、ＳＰＵバス１２０からのシステムバス１０４
へのデータ及びアドレスの流れを考慮すると、第８図に
示すように、ＳＢ工１１６は、そこからアドレス及びデ
ータ情報を受け取るために、即ち、ＳＰ’Ｕ１１８のＯ
ＲＩ　　５３０．０Ｒ２５３２及びＯＲ３５３４からア
ドレス及びデータ情報を受けるために、Ａ／Ｄバス２０
２から接続されたアドレス／データ出力バッファ（ＡＤ
ＯＢ）８０２ｔ−有している。ＡＤＯＢ８０２の出力は
、アドレス又はデータ情報のどちらかであり、ＡＤＯＢ
８０２の出力は、従って、アドレスレジスタラツチ（Ａ
ＲＬ）８０４及びシステムデータ出力レジスタ（ＳＤＯ
Ｒ）８０６の諸入力に接続されている。

それらの名称によって示唆されるように、ＡＲＬ８０４
は、アドレス情報を受け且つ記憶するために与えられ、
一方５ＤＯＲ８０６は、データを受け且つ記憶するため
に与えられる。

ＡＲＬ８Ｑ４のアドレス情報出力は、システムアドレス
情報は、ＳＰＵバス１２０のＡ／Ｄバス２０２からシス
テムバス・１０４のＳＡバス７０４に与えられる時に通
る径路を完了するためにシステムアドレス出力バツフア
（ＳＡＯＢ）８０８ｔ−通してシステムアドレス（ＳＡ
）バス７０４　Ｋ接続されている。これを通して与えら
れているシステムアドレス情報は、この説明のＤ節にお
いて述べられている方法でもってシステム１０２の内部
バス機構によって用いられる。

５ＤＯＲ８０６のデータ出力は、第８図に示すように、
データがＳＰＵバス１２０のＡ／Ｄバス２０２からシス
テムバス１０４のＳＤバス７０６に与えられる時に当る
径路を完了するために双方向システムデータバソファ（
ＳＤＲ）８１０ｔ−通してシステムバスタ（ＳＤ）バス
７０６に与えられている。この時点で銘記すべきことは
、ＳＰＵバス１２０のデータ径路、即ち、Ａ／Ｄバス２
０２は％３２ビット（１ワード）幅であり、一方、シス
テムバス１０４のデータ径路は、即ち、ＳＤバス７０６
は、６４ビツト（２ワード９）幅であることである。更
に、且つ前に説明したように、５ＰＵ１１８からシステ
ム１０２の内部バスへの６４ビツトデータ転送は実施さ
れ得る。この理由のために、５ＤＯＲ８０６は、シュア
ル３２ビツト幅レジスタ、即ち、６４ビツト輻であり且
つ、２つの並列３２ビツトレジスタとして構成されてお
り、５ＤＯＲ８０６’ｅ構成する３２ビツトレジスタの
各々が個別的に書き込まれ得る。従って、ＳＰＵバス１
２０からシステムバス１０４への６４ビット書込みにお
いて、Ａ／Ｄバス２０２に連続的に現われている２つの
３２ビツトワードは、１つの６４ビットワードを形成す
るためにＳ　Ｄ　ＯＲ８０６に連続的に書き込まれ且つ
保持され得る。この６４ビツトワード９は、次に、１つ
の６４ピツトワードとして５ＤｏＲ８０６から且つＳＤ
バス７ｏ６へ書き込ま°れ得る。この径路を介してＡ／
Ｄバス２０２からＳＤバス７０６へ与えられるデータは
、この説明のＤ節で述べた方法でもってシステム１０２
の内部バス機構によって用いられる。

次に、デ゛−夕がシステムバス１０４からＳＰＵバス１
２０に与えられる時に通る径路を考慮すると、第８図に
示すように、ＳＰ工１１６には、システムデータ入力レ
ジスタ（ＳＤ工Ｒ）８１２が与えられており、５ＤＩＲ
８１２は、双方向５ＤＢ８１０全通してＳＤバス７０６
から接続されているデータ入力を有している。ＳＤ工Ｒ
８１２のデータ出力は、データ人力バッファ（ＤＩＢ）
８１４ｔ通してＡ／Ｄバス２０２に接続されている。前
に説明したように、ＳＤバス７０６によって与えられて
いるデータ径路は、６４ビツト幅であり、Ａ／Ｄパス２
０２によって与えられているデータ径路は３２ビツト幅
である。この理由により、ＳＤ工Ｒ８１２は、シュアル
３２ビツト並列レジスタとして構成されており、この２
つのレジスタは、個別に読み出され得る。従って、ＳＤ
バス７０６から現われる６４ビツトワードは、１つの書
込みオペレーションにおいてＳＤバス７０６がら且つ５
ＤＩＲ８１２へ書き込まれ、各々１つの３２ビツトワー
ド９からなる２つの連続読出しにおいてＳＤ工Ｒから且
つＡ／Ｄバス２０２へ読み出される。

ここで、システムアドレスがＳＡバス７０４からＳＰＵ
バス１２０に与°えられる時に用いられる手段を考慮す
ると、このオペレーションは、その特定のシステムアド
レスにおけるアドレス情報がＣ／エバス２０４に現われ
得るＴＩエフイールド及び（又は）へ／Ｄバス２０２に
現われる随伴のアドレスに変換されなければならないこ
とを要求する。従って、システムアドレスの５ＰＵ１１
８アドレスへの変換は、５ＰＵ１１８とシステム１０２
の内部バス間の制御情報の送信に関連して以下に述べら
れる。この時点で銘記すべきことは、このＳＢ工　１１
６は、システムアドレスを受け取るためにＳＡバス７０
４から接続されたシステムアドレス人力バッファ（ＳＡ
より）８１６を含むことである。

システム１０２のＩ／Ｏ構造及びシステム１０２の内部
バス構造のオペレーションの前の説明から明らかなこと
は、Ｉ／Ｏ構造において用いられるＣ／エワワー９の命
令コート”（ＣＣフィールド″）及びアドレス（Ｔエフ
イールド）とＭＣバス７０２及びＳＡバス７０４に現わ
れ且つシステム１０２に対して内部的に用いられる内部
バスコード及びアドレスとの間に変換がなければならな
いことである。

先ず、ＳＰＵバス１２０からシステムバス１０４への制
御径路を考慮すると、ＳＢ工１１６には、そこに現われ
ているＣ／エワワーのＣＣ及びＴエフイールドを受け取
るために、Ｃ／エバス２０４から接続された制御入力バ
ッファ（Ｃより）８１８が与えられている。Ｃより８１
８の出力は、制御入力レジスタ（Ｃ工Ｒ）８２０の入力
に接続されており、ＣｌＲ８２０は、Ｃより８１８から
受け取られたＣ／エワワーヲ受け且つ記憶する。

第８図に示すように、ＣｌＲ８２０の出力は、命令／識
別デコーダ（Ｃより）８２２に与えられ、Ｃより８２２
は、ＳＰＵバス１２０及びシステムバス１０４のオペレ
ーションを命令する制御出力を与えるためにＣ／エワー
ドのＴ工及びＣＣフィールドを復号する。特に、Ｃより
８２２は、実行されるべきオペレーションに対応スるＭ
Ｃバス７０２コー１−″を発生し、これらのコードをＭ
Ｃ出力バッファ（ＭＣＯＢ）８２４を介してＭＣバス７
０２に与える。

次に、ＳＰＵバス１２０への制御情報の提供を考慮する
と、前に述べたように、ＳＰＵ　１１８によって現在要
求されているオペレーションの種類、このオＲレーショ
ンに含まれるシステムアドレス、及びオペレーションが
そこから命令されるシステムアドレスは、特定のオペレ
ーションにおいて、５ＰＵ１１８によって実行されるオ
Ｒレーションを制御するためにＳＰＵバス１２０に現わ
れるＣ／エワワーゝのＣＣ及びＴＩフィールトヲ制御し
得る。

第８図に示すように、ＡＲＬ８０４のシステムアドレス
出力、Ｃより８２２の復号された命令出力及びＣｌＲ８
２０において現在ラッチされているＣ／エワワー９から
の特定のＣＣ及びＴエフイー／’）”情報１ｄ、メモリ
オペレーションバツ７７（ＭＯＢ）８２６への諸入力と
して与えられる。

ＭＯＢ８２６は、この情報を受け且つ記憶し且つシステ
ムバス１０４とＳＰＵバス１２０との相互間のオペレー
ションのためのパイプラインバッファとして作動する。

この点において銘記すべきことは、前に述べたように、
特定のオペレーションが種々の数のバスサイクルを完了
することを要求、することである。部分的には、ＭＯＢ
８２６は、斯かる遅延されたオペレーションが完了全待
機している間に斯かるオペレーションを記憶するパイプ
ラインとして作動し、これにより、ＳＰＵバス１２０及
びシステムバス１０４ｔ−他のオペレーションのために
自由にする。　　　　　　　　　　　　　　　　　：第
８図に示すように、ＭＯ，Ｂ８２６に記憶され　　　　
　　：た情報は、プロセッサ間命令ジェネレータ（工Ｐ
ＣＣＧ）８２８及び識別マルチプレクサ（工Ｍ）８３０
に対する入力として与−見られる。これに関　　　　　
　」連して、ＳＡより８１６のシステムアトａ　ｖス出
力Ｊは、メモリオペレーション命令ジェネレータ（ＭＯ
「ＣＧ）８３２及びＩＭ８３０への入力として与えられ
ている。

工ＰＣＣＧ３２８及びＭＯＣＧ３３２は、そこから接続
された５ＰＵ１１８のオペレーションを前に述べられた
方法でもって制御するために、Ｃ／Ｉバス２０４に与え
られるべきＣ／エワードのＣＣフィールドを発生するよ
うに協働する。こ。

の点について述べると、ＩＰＣＣＧ３２８は、関連があ
る場合、関連のターゲット識別及びシステムアドレスを
有する。ＭＯＢ８２６から与えられた情報、即ち、５Ｐ
Ｕ１１８によって指定されたオＲレーションに属ける情
報を用いて、５ＰＵ１１８開始オＲレーシヨンのための
Ｃ／エワードのＣＣフィールドを発生する。ＭＯＣＧ３
３２は、システム１０２の内部エレメントによって開始
されたオペレーション、即ち、そこから接続されたエレ
メントによってシステムバス１ｏ４から開始されたオペ
レーションに関する類似の機能を実行する。

第８図に示すように、ＩＰＣＣＧ３２８及びＭＯＣＧ３
３２の諸出力は、命令レジスタ（ＣＲ）８３４に与えら
れており、ＣＲ８３４は、命令出力バッファ（ＣＯＢ）
８３１介して次にＣＣバス２０８に与、ｔられるべきＣ
Ｃフィールドヲ記憶する。

ＴＭ８３０は、Ｃ／エバス２０４に与えられるべきＣ／
エワードのＴＩフィールドを発生するためにＩＰＣＣＧ
３２８及びＭＯＣＧ３３２と並列に作動する。この点に
ついて述べると、１Ｍ８３０には、ＭＯＢ８２６からの
オペレーション情報及びＳＡより８２４からのシステム
アドレス情報の種類のターゲット識別が与えられている
。

工Ｍ８３０のＴエフイールドゝ出力は、識別レジスタ（
工Ｒ）８３８及び識別出力バッファ（工０Ｂ）８４０を
介してＴＩババス０６に与エラれる。

最後に、ＳＰＵバス１２０笈びシステムバス１０４の前
に説明したオペレーションカラ、これらのバスの各々は
ＳＰ工１１６に対して独立に、即ち、非同期的に作動で
きることが好ましいことは明らかである。この理由によ
り、システムバス１０４とインターフェースするＳＢ工
１１６のこれらのエレメント及びＳＰＵバス１２０とイ
ンターフェースするＳＢ工１１６のこれらのエレメント
には、別々の制御ロジックエレメントが与えられている
。これらのエレメントは、第８図において、システムバ
ス応答ロジック（ＳＢＲＬ）８４２及びＳＰＵバス応答
ロジック（ＳＰＵＢＲＬ）８４４として識別される。第
８図に示されているように、５ＢＲＬ８４２には、ＳＡ
より８１６、即ち、ＳＡバス７０４及びＭＣバス７０２
から接続されているＭＣバス人力バッファ（ＭＣより）
８４６からの制御入力が与えられている。５ＰＵＢＲＬ
８４４には、Ｃより８１８、即ち、ＣＣバス２０８及び
ＴＩババス０６からの制御入力が与えられている。５Ｂ
ＲＬ８４２及び５ＰＵＢＲＬ８４４の詳細な設計及び動
作は当業者にはよく了解されるであろうため、本明細書
にはこれ以上詳細に論じられない。

【図面の簡単な説明】

第１図は、本発明を含む例示システムのブロック図。第
２図は、ＳＰＵバス１２０の線図、第３八図乃至第３Ｈ
図は、特定の基本Ｉ／Ｏ通信オペレーションの実行を示
す図。第４図は、エエＣ４０４のブロック図。第５図は
、工ＱＣ４０６及びＡ工　４１０のブロック図。第６Ａ
図乃至第６Ｊ図は、特定のＩ／Ｏオ啄レーションに用い
られる制御及びデータ情報構造の例示する図。第７図は
、例示システムの内部バス構造の図。第７Ａ図は、例示
システムの内部バス構造を通して伝達される内部インタ
プロセッサ通信の線図。第８図は、ＳＢＩ　　１１６の
線図。 １０２・・・システム、　　　１０４・・・システムバ
ス、１０６・・・システムバス優先バス、 １０８・・・メモリユニット、 Ｉ／Ｏ・・・中央処理ユニット、 １１２・・・局部制御装置、 １１４・・・遠隔システム制御装置、 １１６・・・システムバスインタフェース、１１８・・
・サテライトプロセッサユニット、１２０・・・ＳＰＵ
バス、　４０２・・・周辺デバイス、４０４・・・イン
テリジェントインタフェース制御装置、４０６・・・イ
ンテリジェントエ１０オペレーション制御装置、 ４０８・・・デバイスアダプタ、 ４１０・・・仲裁／インターフェースロジック、５０２
・・・マイクロプロセッサ、 ５０６・・・トランシーバ、５０８・・・制御記憶装置
、５１６・・・識別レジスタ、 ５１８・・・プロセッサ間通信レジスタ、５２２・・・
バス状態レジスタ、 ５２４・・・インタバルタイマ、 ５２８・・・バス制御レジスタ、 ５３０．５３２，５３４・・・出力レジスタ、５３６・
・・へエバストゝライバ／レシーノＺ１５３８・・・Ａ
エカウンタ、 ５４０．５４２・・・入力レジスタ、 ５４４・・・ＴＩ比較器、　　５４６・・・命令コード
復号器、８０２・・・アドレス／データ出カッζツファ
、８０４・・・アドレスレジスタラッチ、８０６・・・
システムデータ出力レジスタ、８０８・・・システムア
ドレス出力バッファ、８１０・・・システムデータバソ
ファ、８１２・・・システムデータ入力レジスタ、８１
４・・・データ人カバソファ、 ８１６・・・システムアドレス入カフ４ソファ、８１８
・・・制御人力バッファ、 ８２０・・・制御入力レジスタ、 ８２２・・・命令／識別復号器、 ８２４・・・ＭＣ出力バッファ、 ８２６・・・メモリオペレーションバッファ、８２８・
・・プロセッサ間命令ジェネレータ、８３０・・・識別
マルチプレクサ、 ８３２・・・メモリオペレーション命令ジェネレータ、
８３４・・・命令レジスタ、８３６・・・命令出力バッ
ファ、８３８・・・識別レジスタ、８４０・・・識別出
力バッファ、８４２・・・システムバス応答ロジック、
８４４・・・ＳＰＵバス応答ロジック、８４６・・・Ｍ
Ｃバス人力バッファ （外５名） ３會寸イク／Ｌ／　ス々シーン（ソ ＦＩＧ、　３４ ＦＩＧ、、：５Ｂ Ｆｌθ３Ｃ ＦＩＧ、　３０ ３重すイフ、シλぐν−ンゴソ（２１ワード）ＲＶＯ−
４Ｆ、％ ＦＩＧ、　６Ａ ＭＳ８　　　　　　　　　　　　　シ又私・メモリ　テ
リ　　　　　　　　　　　　ＬＳ８ＦＩＧ　６Ｃ ｌぐス制ＷＶす：ｃ７ システム・＾モ」エテ−７ Ｍ２Ｓ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　ＬＳＢＦＩ６．６Ｆ ＲＶＯＩＩ’課絡 ＦＩＧ、　　６Ｇ ５８　ＩＰＣ命令クィりｔＡ＞ｔＱ’ｄｈ会、０Ｒ７ｔ
ｎフＸ−マー、ｋ１２ｈＬ下ノ肩（すＦＩＧ、　６Ｈ ５Ｂ　ＩＰＣ今今クイり（Ｂン、（Ｃ）力１メ°ＩＤ）
のＩも会、　ＯＲ１＋Φフズーマ、、ト檜ｕ下偽通りＲ
ＶＯＲ係へ 鎧先　ｒｌｏ　＃　ＢＣＲ ＦＩＧ、　　６Ｈｔ　　睦気　　−ｌノバス伽制御しゾ
ス７ パλ勅１堪りレジス２ Ｆ／Ｇ６１ ｖＯＩＩＱ ＳＸｍｉｎｉ　Ｌ／ジ゛ス７ パ又卸１（１πレゾスフ ＦＩＧ、　６Ｊ ｌ　　　ＳＢＰパス１０６ １　　　ＬＰＬ　／２４ ＦＩＧ　　７Ａ

Claims (1)

1. 【特許請求の範囲】 １）内部処理手段と、該内部処理エレメント間の通信の
   ための内部システムバス手段と、情報をシステムに且つ
   システムから伝えるための周辺手段と、を含む情報処理
   システムにおける、上記内部バス手段から且つ上記周辺
   手段に接続された入力／出力（Ｉ／Ｏ）手段であつて、
   上記周辺エレメントと上記内部エレメントとの間で情報
   を伝えるための入力／出力（Ｉ／Ｏ）手段において、 上記Ｉ／Ｏ手段から接続された上記周辺手段の間で制御
   ワードを伝えるための制御バス手段であつて、各制御ワ
   ードは、上記Ｉ／Ｏ手段から接続された周辺手段を識別
   する情報を含むターゲット識別フィールドと、実行され
   るべきＩ／Ｏオペレーションの種類を識別する情報を含
   む命令フィールドと、を含む制御バス手段、及び 上記Ｉ／Ｏ手段から接続された上記周辺手段の間にアド
   レス／データワードを伝えるためのアドレス／データバ
   ス手段 を含み、 アドレス／データワードの各通信が、対応する制御ワー
   ドの通信を伴うことを特徴とする上記入力／出力（Ｉ／
   Ｏ）手段。 ２）上記Ｉ／Ｏ手段が、上記内部バス手段と上記Ｉ／Ｏ
   バス手段との間で制御及びアドレス／データワードを通
   信するための上記Ｉ／Ｏ手段の上記内部バス手段と、上
   記制御及びアドレス／データバス手段と、の間に接続さ
   れて、上記内部バス手段と上記Ｉ／Ｏバス手段との間で
   制御及びアドレス／データワードを通信するためのシス
   テムバスインターフェース手段を含むことを特徴とする
   特許請求の範囲第１項に記載の入力／出力（Ｉ／Ｏ）手
   段。 ３）第１の型のＩ／Ｏオペレーションは、上記Ｉ／Ｏ手
   段から接続された周辺手段の間のデータの転送を含み、 上記オペレーションは、少なくとも１つのアドレス／デ
   ータワードの通信を含み、各アドレス／データワードが
   通信されるべきデータを含み、 各随伴制御ワードは、上記Ｉ／Ｏ手段から接続された周
   辺手段の識別を含むターゲット識別フィールドと、上記
   Ｉ／Ｏ手段から接続された周辺手段とのデータ転送を指
   定する情報を含む命令フィールドと、を有することを特
   徴とする特許請求の範囲第１項に記載のＩ／Ｏ手段。 ４）第２の型のＩ／Ｏオペレーションは、上記Ｉ／Ｏ手
   段から接続された周辺手段間のメッセージの転送を含み
   、 上記オペレーションは、単一アドレス／データワードの
   通信を含み、上記アドレス／データワードは、通信され
   るべきメッセージを含み、上記随伴制御ワードは、上記
   Ｉ／Ｏ手段から接続された周辺手段の識別を含むターゲ
   ット識別フィールドと、上記Ｉ／Ｏ手段から接続された
   周辺手段へのメッセージの通信を指定する情報を含む命
   令フィールドと、を含むことを特徴とする特許請求の範
   囲第１項に記載のＩ／Ｏ手段。 ５）第３の型のＩ／Ｏオペレーションは、上記Ｉ／Ｏ手
   段から接続された周辺手段と上記内部バス手段から接続
   された内部処理手段との間のデータの転送を含み、 上記オペレーションは、少なくとも２つのアドレス／デ
   ータワードの転送を含み、上記アドレス／データワード
   は、上記内部処理手段のアドレススペースにおける上記
   データの宛先を指定するアドレス情報を含む第１アドレ
   ス／データワード、及び転送されるべきデータを含む少
   なくとも１つの次のアドレス／データワードを含み、 各随伴制御ワードにおいて、上記ターゲット識別フィー
   ルド、上記システムバスインターフェース手段を指定す
   る情報を含み、且つ上記命令フィールドは、上記Ｉ／Ｏ
   手段から接続された周辺手段と上記内部バス手段から接
   続された内部処理手段との間のデータ転送を指定する情
   報を含むことを特徴とする特許請求の範囲第２項に記載
   のＩ／Ｏ手段。 ６）内部処理手段と、該内部処理エレメントの間の通信
   のための内部システムバス手段と、システムへ且つシス
   テムから情報を伝えるための周辺手段と、上記内部バス
   手段から且つ上記周辺手段に接続された入力／出力（Ｉ
   ／Ｏ）バス手段を含む情報処理システムであつて、上記
   Ｉ／Ｏバス手段が、制御バス手段と、上記Ｉ／Ｏ手段か
   ら接続された上記周辺手段と、の間で制御ワード及びア
   ドレス／データワードを伝えるためのアドレス／データ
   バス手段を含む情報処理システムにおける、上記周辺エ
   レメントと上記内部エレメントとの間でデータ及びメッ
   セージを含む情報を伝えるための方法において、 少なくとも１つのアドレス／データワードであつて、各
   アドレス／データワードが、転送されるべき、情報であ
   つてデータ又はメッセージ又は上記内部処理手段のアド
   レススペースにおける上記転送されるべき情報の宛先を
   指定するアドレス情報を含む情報を含む少なくとも１つ
   のアドレス／データワードを転送する段階、及び各アド
   レス／データワードと共に、制御ワードであつて各々が
   、上記Ｉ／Ｏ手段から接続された周辺手段を指定する情
   報を含むターゲット識別フィールドと、実行されるべき
   Ｉ／Ｏオペレーションの種類を識別する情報を含む命令
   フィールドと、を含む制御ワードを送信する段階を含む
   ことを特徴とする方法。 ７）上記Ｉ／Ｏ手段は、上記内部バス手段と上記Ｉ／Ｏ
   バス手段との間で制御及びアドレス／データワードを通
   信するための上記Ｉ／Ｏ手段の上記内部バス手段と上記
   制御及びアドレス／データバス手段との間に接続された
   システムバスインターフェース手段を含むことを特徴と
   する特許請求の範囲第６項に記載の方法。 ８）第１の型のＩ／Ｏオペレーションは、上記Ｉ／Ｏ手
   段から接続された周辺手段との間のデータの転送を含み
   、特許請求の範囲第６項に記載の方法は、 各々が通信されるべきデータを含む少なくとも１つのア
   ドレス／データワードを送信する段階を含み、各随伴の
   制御ワードは、上記Ｉ／Ｏ手段から接続された周辺手段
   の識別を含むターゲット識別フィールドと、及び上記Ｉ
   ／Ｏ手段から接続された周辺手段とのデータ転送を指定
   する情報を含む命令フィールドとを含むことを特徴とす
   る上記方法。 ９）第２の型のＩ／Ｏオペレーションは、上記Ｉ／Ｏ手
   段から接続された周辺手段の間のメッセージの転送を含
   み、特許請求の範囲第６項に記載の方法は、 上記通信されるべきメッセージを含む１つのアドレス／
   データワードを送信する段階を含み、上記の随伴制御ワ
   ードは、上記Ｉ／Ｏ手段から接続された周辺手段の識別
   を含むターゲット識別フィールド、及び上記Ｉ／Ｏ手段
   から接続された周辺手段へのメッセージの通信を指定す
   る情報を含む命令フィールドを含むことを特徴とする上
   記方法。 １０）第３の型のＩ／Ｏオペレーションは、上記Ｉ／Ｏ
   手段から接続された周辺手段と上記内部バス手段から接
   続された内部処理手段との間のデータの転送を含む、特
   許請求の範囲第７項に記載の方法であつて、 少なくとも２つのアドレス／データワードであつて、上
   記内部処理手段のアドレススペースにおける上記データ
   の宛先を指定するアドレス情報を含む第１アドレス／デ
   ータワード、及び転送されるべきデータを含む少なくと
   も１つの次のアドレス／データワードを含む少なくとも
   ２つのアドレス／データワードを送信する段階を含み、 各随伴制御ワードにおいて、上記ターゲット識別フィー
   ルド、上記システムバスインターフェース手段を指定す
   る情報を含み、且つ上記命令フィールドが、上記Ｉ／Ｏ
   手段から接続された周辺手段と上記内部バス手段から接
   続された内部処理手段との間のデータ転送を指定する情
   報を含むことを特徴とする上記方法。 １１）Ｉ／Ｏバス手段及び少なくとも１つの周辺デバイ
   ス手段を含み、上記Ｉ／Ｏバス手段が、制御バス手段及
   び制御ワード及びアドレス／データワードを伝えるため
   のアドレス／データバス手段を含む情報処理システムに
   おける、Ｉ／Ｏオペレーションの実行を制御するための
   上記Ｉ／Ｏバス手段と上記周辺デバイス手段との間に接
   続されたインターフェース制御手段であつて、上記Ｉ／
   Ｏバス手段から接続されたインターフェース手段であつ
   て、上記インターフェース制御手段と上記Ｉ／Ｏバス手
   段との間でアドレス／データワードを伝えるためのイン
   ターフェース手段と、 上記インターフェース手段から接続されたデバイスアダ
   プタ手段であつて、上記周辺デバイスと上記インターフ
   ェース手段との間でデータを伝えるためのデバイスアダ
   プタ手段と、 制御ワード及びアドレスを発生するための制御手段であ
   つて上記デバイスアダプタ及びインターフェース手段の
   オペレーションを制御するために信号を与えるべく制御
   ワードに応答する制御手段と、 を含むことを特徴とする上記インターフェース制御手段
   。 １２）各Ｉ／Ｏオペレーションは、 各々が、転送されるべき情報であつて、データ又はメッ
   セージ又は上記システムのアドレススペースにおける上
   記転送されるべき情報の宛先を指定するアドレス情報を
   含む、上記転送されるべき情報を含む少なくとも１つの
   アドレス／データワードを送信することと、 各アドレス／データワードと共に、各々は、上記Ｉ／Ｏ
   バス手段から接続されたインターフェース制御手段を識
   別する情報を含むターゲット識別フィールド、及び実行
   されるべきＩ／Ｏオペレーションの種類を識別する情報
   を含む命令フィールドを含む制御ワードを送信すること
   と、 を含むことを特徴とする特許請求の範囲第１１項に記載
   のインターフェース制御手段。 １３）上記インターフェース手段は、 上記アドレス／データバス手段に接続された出力を有す
   る第１レジスタ手段であつて、上記デバイスアダプタ手
   段からデータを受け取るための、上記制御手段から初期
   アドレス情報を受け且つ上記制御手段から連続アドレス
   を発生するための、上記制御手段からメッセージを受け
   取るための、且つ上記メッセージの内容を上記アドレス
   ／データバス手段にオペレーションのアドレス／データ
   ワードとして与えるための第１レジスタ手段と、 上記アドレス／データバス手段から接続された入力を有
   する第２レジスタ手段であつて、アドレス／データワー
   ドを受け取り、且つ上記デバイスアダプタ手段にデータ
   を与え、且つ上記制御手段にメッセージを与えるための
   第２レジスタ手段と、 を含むことを特徴とする特許請求の範囲第１２項に記載
   のインターフェース制御手段。 １４）上記制御手段は、 上記Ｉ／Ｏバス手段のオペレーションの状態に関する情
   報を受け且つ記憶するための状態レジスタ手段であつて
   、上記制御手段によつて開始されるＩ／Ｏオペレーショ
   ンの状態に関する情報を記憶するためのバス転送レジス
   タ手段を含む上記状態レジスタ手段を備え、上記バス転
   送手段は、上記制御手段によつて、オペレーションが開
   始されるべきであることを示す第１の状態と、及び上記
   インターフェース手段によつて上記オペレーションが終
   了したことを示す第２の状態とにセット可能であり、上
   記インターフェース手段は、上記オペレーションを開始
   するために上記第１の状態に応答し、上記制御手段は、
   別のオペレーションを自由に開始するための第２の状態
   に応答することを特徴とする特許請求の範囲第１２項に
   記載のインターフェース制御手段。 １５）上記制御手段は、 上記制御ワードバス手段に接続された出力を有し且つ上
   記制御手段のオペレーションに応答するバス制御レジス
   タ手段であつて、制御ワードを記憶し且つ上記制御ワー
   ドバス手段に与えるための上記バス制御レジスタ手段を
   含むことを特徴とする特許請求の範囲第１２項に記載の
   インターフェース制御手段。