JPH09265439A - ホスト・システムと非同期転送モード・コア機能ブロックとの間の汎用インタフェースを行う装置および方法 - Google Patents
ホスト・システムと非同期転送モード・コア機能ブロックとの間の汎用インタフェースを行う装置および方法Info
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- JPH09265439A JPH09265439A JP30866196A JP30866196A JPH09265439A JP H09265439 A JPH09265439 A JP H09265439A JP 30866196 A JP30866196 A JP 30866196A JP 30866196 A JP30866196 A JP 30866196A JP H09265439 A JPH09265439 A JP H09265439A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
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Abstract
(57)【要約】
【課題】 ネットワーク・インタフェース回線上の入出
力ブロックとシステムとＡＴＭ層コアとの間の汎用入出
力インタフェースを提供する。 【解決手段】 ＧＩＯインタフェースは、並列ＤＭＡ読
取り・書込み制御ハンドシェーク信号線と、読取り・書
込み制御ハンドシェーク信号線とは独立に動作する並列
ＤＭＡ読取り・書込みデータ・ハンドシェーク信号線
と、並列ＤＭＡ読取り・書込みデータ信号線と、単一の
クロック信号線とを含む。ＧＩＯインタフェースは、入
出力帯域幅の利用度を最大にし、読取り方向および書込
み方向のそれぞれで、ＧＩＯインタフェースを介して複
数の要求を一度に待機させる。すべてのトランザクショ
ンが、コアを駆動するクロックを基準とすることによっ
て、それぞれの異なるコンピュータ・システムおよびバ
スと相互接続されたネットワーク・インタフェース回線
のそれぞれの異なる実施形態ごとにコアを変更する必要
はなくなる。
力ブロックとシステムとＡＴＭ層コアとの間の汎用入出
力インタフェースを提供する。 【解決手段】 ＧＩＯインタフェースは、並列ＤＭＡ読
取り・書込み制御ハンドシェーク信号線と、読取り・書
込み制御ハンドシェーク信号線とは独立に動作する並列
ＤＭＡ読取り・書込みデータ・ハンドシェーク信号線
と、並列ＤＭＡ読取り・書込みデータ信号線と、単一の
クロック信号線とを含む。ＧＩＯインタフェースは、入
出力帯域幅の利用度を最大にし、読取り方向および書込
み方向のそれぞれで、ＧＩＯインタフェースを介して複
数の要求を一度に待機させる。すべてのトランザクショ
ンが、コアを駆動するクロックを基準とすることによっ
て、それぞれの異なるコンピュータ・システムおよびバ
スと相互接続されたネットワーク・インタフェース回線
のそれぞれの異なる実施形態ごとにコアを変更する必要
はなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は全般的には、コンピ
ュータ・システムの分野に関し、詳細には、ホスト・コ
ンピュータ・システムと非同期転送モード（ＡＴＭ）ネ
ットワーク・インタフェース・コア機能ブロックとの間
の入出力バスとの汎用入出力インタフェースを構成する
方法および装置に関する。
ュータ・システムの分野に関し、詳細には、ホスト・コ
ンピュータ・システムと非同期転送モード（ＡＴＭ）ネ
ットワーク・インタフェース・コア機能ブロックとの間
の入出力バスとの汎用入出力インタフェースを構成する
方法および装置に関する。
【０００２】
【従来の技術】ＡＴＭ技法は、送信点と１つまたは複数
の受信点との間で情報を非常に高速に送信する好ましい
技法として開発された。ＡＴＭシステムは、各接続が、
特定の送信元および宛先と、関連するデータ送信速度と
を有する仮想回線を表す１組の「データ接続」を定める
ことによって、そのようなネットワークを介したデータ
の送信を容易にする。
の受信点との間で情報を非常に高速に送信する好ましい
技法として開発された。ＡＴＭシステムは、各接続が、
特定の送信元および宛先と、関連するデータ送信速度と
を有する仮想回線を表す１組の「データ接続」を定める
ことによって、そのようなネットワークを介したデータ
の送信を容易にする。
【０００３】図１ａに示したＡＴＭにシステムのある特
定の実施態様は、ＵＴＯＰＩＡ（Universal Test and O
perational Physical Interface ）プロトコルを実施す
るように構成されたセル・インタフェース・ブロックを
使用する。ネットワーク・インタフェース回線は通常、
セル・インタフェース・ブロックと共働してネットワー
ク中のホスト・コンピュータと他のコンピュータとの間
でデータを転送する。ＡＴＭセル・インタフェースへセ
ルを送信するには、入出力（Ｉ／Ｏ）バスを介して複数
のデータ・パケットにアクセスし、それらのデータ・パ
ケットをシステムＡＴＭ層コア（コア）に与え、そこで
セグメント化し、次いでＡＴＭセル・インタフェース
（すなわち、Ｕｔｏｐｉａ）へ送信する。パケットをホ
スト装置へ送信するには、まずセル・インタフェース・
ブロックが、ＡＴＭセル・インタフェース（Ｕｔｏｐｉ
ａ）からセルを受信し、次いでそのセルをパケットに再
アセンブルするためにコアへ転送し、その後パケットを
ホスト装置または他のローカル・エリア・ネットワーク
へ転送する。
定の実施態様は、ＵＴＯＰＩＡ（Universal Test and O
perational Physical Interface ）プロトコルを実施す
るように構成されたセル・インタフェース・ブロックを
使用する。ネットワーク・インタフェース回線は通常、
セル・インタフェース・ブロックと共働してネットワー
ク中のホスト・コンピュータと他のコンピュータとの間
でデータを転送する。ＡＴＭセル・インタフェースへセ
ルを送信するには、入出力（Ｉ／Ｏ）バスを介して複数
のデータ・パケットにアクセスし、それらのデータ・パ
ケットをシステムＡＴＭ層コア（コア）に与え、そこで
セグメント化し、次いでＡＴＭセル・インタフェース
（すなわち、Ｕｔｏｐｉａ）へ送信する。パケットをホ
スト装置へ送信するには、まずセル・インタフェース・
ブロックが、ＡＴＭセル・インタフェース（Ｕｔｏｐｉ
ａ）からセルを受信し、次いでそのセルをパケットに再
アセンブルするためにコアへ転送し、その後パケットを
ホスト装置または他のローカル・エリア・ネットワーク
へ転送する。
【０００４】図１の実施態様では、ＡＴＭコア機能ブロ
ック内のすべてのトランザクションは、システム入出力
バス・クロックによって駆動される。ＡＴＭセル・イン
タフェース（Ｕｔｏｐｉａ）がＡＴＭコアからのデータ
を同じ入出力クロックで受信するので、ホスト・システ
ムとＡＴＭセル・インタフェース（Ｕｔｏｐｉａ）との
間の装置データ送信リンク・レートは不必要に制限され
る。
ック内のすべてのトランザクションは、システム入出力
バス・クロックによって駆動される。ＡＴＭセル・イン
タフェース（Ｕｔｏｐｉａ）がＡＴＭコアからのデータ
を同じ入出力クロックで受信するので、ホスト・システ
ムとＡＴＭセル・インタフェース（Ｕｔｏｐｉａ）との
間の装置データ送信リンク・レートは不必要に制限され
る。
【０００５】また、従来型のこの回線中のコアは、シス
テム入出力バス・クロックによって駆動されるので、特
定のシステム入出力バス、すなわちコアと相互接続する
ように構成されたシステム入出力バスとしか対話できな
い。たとえば、インタフェースがＳバスと対話するよう
に構成されている場合、そのインタフェースは、ＰＣＩ
バスなどより高速なバスをサポートするように再定義す
る必要がある。このため、コアが、それ自体と相互接続
される入出力ブロックの構成に依存するので、融通性に
乏しく全体的に非効率的である。また、従来型のこの構
成では、コア送信ロードＤＭＡ要求および受信アンロー
ドＤＭＡ要求をパイプライン化することはできない。さ
らに、この構成を使用する際、コアは、データを媒体へ
送信し、あるいは媒体から受信する前に、ＴＸ ＦＩＦ
Ｏが完全に満杯になり、あるいはＲＸ ＦＩＦＯが完全
に空になるのを待つ必要がある。そのため、入出力バス
帯域幅は完全に使用されるわけではない。
テム入出力バス・クロックによって駆動されるので、特
定のシステム入出力バス、すなわちコアと相互接続する
ように構成されたシステム入出力バスとしか対話できな
い。たとえば、インタフェースがＳバスと対話するよう
に構成されている場合、そのインタフェースは、ＰＣＩ
バスなどより高速なバスをサポートするように再定義す
る必要がある。このため、コアが、それ自体と相互接続
される入出力ブロックの構成に依存するので、融通性に
乏しく全体的に非効率的である。また、従来型のこの構
成では、コア送信ロードＤＭＡ要求および受信アンロー
ドＤＭＡ要求をパイプライン化することはできない。さ
らに、この構成を使用する際、コアは、データを媒体へ
送信し、あるいは媒体から受信する前に、ＴＸ ＦＩＦ
Ｏが完全に満杯になり、あるいはＲＸ ＦＩＦＯが完全
に空になるのを待つ必要がある。そのため、入出力バス
帯域幅は完全に使用されるわけではない。
【０００６】図２は、ホスト・システムとＡＴＭコア機
能ブロックとの間のインタフェースを行う従来型の他の
手法を示す。従来型のこの回線は、図１ｂに示したよう
に、コアを駆動する信号と入出力バスを駆動するクロッ
クを同期させることによって図１ａの回線に存在する問
題を解決しようとする。しかし、すべての制御ハンドシ
ェーク、データ・ハンドシェーク、データ転送速度を入
出力バス・クロックに相関付ける必要があるので、この
手法は複雑である。また、この手法は、リンク・レート
を制限しないように十分に高速なクロックをＵｔｏｐｉ
ａに与えるために、クロック合成論理機構を使用する。
さらに、この手法は、特定の入出力バスへのコアの適用
を制限する。図１ａの回線と同様に、従来型のこの回線
では、コア送信ロードＤＭＡ要求および受信アンロード
ＤＭＡ要求をパイプライン化することはできない。ま
た、従来型のこの手法では、コアは、データを媒体へ送
信し、あるいは媒体から受信する前に、ＴＸ ＦＩＦＯ
が完全に満杯になり、あるいはＲＸ ＦＩＦＯが完全に
空になるのを待つ必要がある。そのため、この手法を用
いた場合でも、入出力バス帯域幅は完全に使用されるわ
けではない。
能ブロックとの間のインタフェースを行う従来型の他の
手法を示す。従来型のこの回線は、図１ｂに示したよう
に、コアを駆動する信号と入出力バスを駆動するクロッ
クを同期させることによって図１ａの回線に存在する問
題を解決しようとする。しかし、すべての制御ハンドシ
ェーク、データ・ハンドシェーク、データ転送速度を入
出力バス・クロックに相関付ける必要があるので、この
手法は複雑である。また、この手法は、リンク・レート
を制限しないように十分に高速なクロックをＵｔｏｐｉ
ａに与えるために、クロック合成論理機構を使用する。
さらに、この手法は、特定の入出力バスへのコアの適用
を制限する。図１ａの回線と同様に、従来型のこの回線
では、コア送信ロードＤＭＡ要求および受信アンロード
ＤＭＡ要求をパイプライン化することはできない。ま
た、従来型のこの手法では、コアは、データを媒体へ送
信し、あるいは媒体から受信する前に、ＴＸ ＦＩＦＯ
が完全に満杯になり、あるいはＲＸ ＦＩＦＯが完全に
空になるのを待つ必要がある。そのため、この手法を用
いた場合でも、入出力バス帯域幅は完全に使用されるわ
けではない。
【０００７】
【発明が解決しようとする課題】したがって、システム
設計とコア論理機構の再使用を容易にし、コア送信ロー
ドＤＭＡ要求および受信アンロードＤＭＡ要求をパイプ
ライン化できるようにした入出力クロックとコア・クロ
ックを同期させるシステムを用意し、入出力帯域幅の利
用度を最大にすることができるようにする技法が必要で
ある。
設計とコア論理機構の再使用を容易にし、コア送信ロー
ドＤＭＡ要求および受信アンロードＤＭＡ要求をパイプ
ライン化できるようにした入出力クロックとコア・クロ
ックを同期させるシステムを用意し、入出力帯域幅の利
用度を最大にすることができるようにする技法が必要で
ある。
【０００８】
【課題を解決するための手段】本発明は、ネットワーク
・インタフェース回線上の入出力ブロックとシステムと
ＡＴＭ層コアとの間の汎用入出力インタフェースを提供
する。ＧＩＯインタフェースは、並列ＤＭＡ読取り・書
込み制御ハンドシェーク信号線と、読取り・書込み制御
ハンドシェーク信号線とは独立に動作する並列ＤＭＡ読
取り・書込みデータ・ハンドシェーク信号線と、並列Ｄ
ＭＡ読取り・書込みデータ信号線と、単一のクロック信
号線とを含む。
・インタフェース回線上の入出力ブロックとシステムと
ＡＴＭ層コアとの間の汎用入出力インタフェースを提供
する。ＧＩＯインタフェースは、並列ＤＭＡ読取り・書
込み制御ハンドシェーク信号線と、読取り・書込み制御
ハンドシェーク信号線とは独立に動作する並列ＤＭＡ読
取り・書込みデータ・ハンドシェーク信号線と、並列Ｄ
ＭＡ読取り・書込みデータ信号線と、単一のクロック信
号線とを含む。
【０００９】ＧＩＯインタフェースの設計および取り決
めにより、たとえば入出力バスを介したバック・ツー・
バックＤＭＡ要求が可能になることによって、入出力帯
域幅の利用度を最大にすることができる。これによっ
て、読取り方向と書込み方向のそれぞれで、ＧＩＯイン
タフェースを介して複数のＤＭＡ要求を同時に待機させ
ることができ、コアは、ＤＭＡバッファが完全に満杯ま
たは空になるのを待つ必要なしにデータを段階的に読み
取り、あるいは書き込むことができる。
めにより、たとえば入出力バスを介したバック・ツー・
バックＤＭＡ要求が可能になることによって、入出力帯
域幅の利用度を最大にすることができる。これによっ
て、読取り方向と書込み方向のそれぞれで、ＧＩＯイン
タフェースを介して複数のＤＭＡ要求を同時に待機させ
ることができ、コアは、ＤＭＡバッファが完全に満杯ま
たは空になるのを待つ必要なしにデータを段階的に読み
取り、あるいは書き込むことができる。
【００１０】ＧＩＯインタフェースは、送信・受信デー
タ経路を駆動する固定クロックも使用する。このクロッ
クは、コア全体に対して使用され、入出力同期は入出力
ブロックへプッシュされる。したがって、すべてのトラ
ンザクションが、コアを駆動するクロックを基準とする
ことによって、それぞれの異なるホスト・コンピュータ
・システムおよびバスと相互接続されたネットワーク・
インタフェース回線のそれぞれの異なる実施態様ごとに
コアを変更する必要はなくなる。コアが６２２Ｍｂｐｓ
二重伝送に対応できるとき、このコアを任意の入出力ブ
ロックに結合して最大６２２Ｍｂｐｓの二重伝送速度を
達成することができる。
タ経路を駆動する固定クロックも使用する。このクロッ
クは、コア全体に対して使用され、入出力同期は入出力
ブロックへプッシュされる。したがって、すべてのトラ
ンザクションが、コアを駆動するクロックを基準とする
ことによって、それぞれの異なるホスト・コンピュータ
・システムおよびバスと相互接続されたネットワーク・
インタフェース回線のそれぞれの異なる実施態様ごとに
コアを変更する必要はなくなる。コアが６２２Ｍｂｐｓ
二重伝送に対応できるとき、このコアを任意の入出力ブ
ロックに結合して最大６２２Ｍｂｐｓの二重伝送速度を
達成することができる。
【００１１】
【発明の実施の形態】図３は、本発明のデータ転送プロ
トコルの方法および装置を使用するＡＴＭネットワーク
・インタフェース回線を組み込んだ例示的なコンピュー
タ・システム・ネットワークを示す。コンピュータ・シ
ステム・ネットワーク１０は、１つまたは複数のＡＴＭ
ネットワーク・インタフェース回線（ＮＩＣ）１２を組
み込んだホスト・コンピュータ・システム（図示せず）
を含む。ＮＩＣ１２は、ローカルＡＴＭ交換機１４を通
じて公衆ＡＴＭ交換機１６に接続され、ネットワーク１
０に結合されたホスト・コンピュータ・システム間のネ
ットワーク・データの非同期転送をイネーブルする。別
法として、ＮＩＣ１２は公衆ＡＴＭ交換機１６に直接結
合することができる。図１に示したように、コンピュー
タ・システム・ネットワーク１０は、ＡＴＭネットワー
クをサポーティング・フレームワークとして使用するイ
ーサネット・ネットワークまたはトークン・リング・ネ
ットワーク１７など他のネットワークを接続するゲート
ウェイとして働くローカル・エリア・ネットワーク
（「ＬＡＮ」）エミュレーション１５を使用するコンピ
ュータ・システムを含むこともできる。
トコルの方法および装置を使用するＡＴＭネットワーク
・インタフェース回線を組み込んだ例示的なコンピュー
タ・システム・ネットワークを示す。コンピュータ・シ
ステム・ネットワーク１０は、１つまたは複数のＡＴＭ
ネットワーク・インタフェース回線（ＮＩＣ）１２を組
み込んだホスト・コンピュータ・システム（図示せず）
を含む。ＮＩＣ１２は、ローカルＡＴＭ交換機１４を通
じて公衆ＡＴＭ交換機１６に接続され、ネットワーク１
０に結合されたホスト・コンピュータ・システム間のネ
ットワーク・データの非同期転送をイネーブルする。別
法として、ＮＩＣ１２は公衆ＡＴＭ交換機１６に直接結
合することができる。図１に示したように、コンピュー
タ・システム・ネットワーク１０は、ＡＴＭネットワー
クをサポーティング・フレームワークとして使用するイ
ーサネット・ネットワークまたはトークン・リング・ネ
ットワーク１７など他のネットワークを接続するゲート
ウェイとして働くローカル・エリア・ネットワーク
（「ＬＡＮ」）エミュレーション１５を使用するコンピ
ュータ・システムを含むこともできる。
【００１２】図４は、本発明の一実施形態によるデータ
転送調和方法および装置を使用するＡＴＭ ＮＩＣ１２
のアーキテクチャを示す簡略システム図である。ＡＴＭ
ＮＩＣ１２は、システム入出力バス３８を介して、Ａ
ＴＭプロトコルに従って動作するＡＴＭセル・インタフ
ェース４０に結合されたホスト・コンピュータ・システ
ム４８と相互接続される。
転送調和方法および装置を使用するＡＴＭ ＮＩＣ１２
のアーキテクチャを示す簡略システム図である。ＡＴＭ
ＮＩＣ１２は、システム入出力バス３８を介して、Ａ
ＴＭプロトコルに従って動作するＡＴＭセル・インタフ
ェース４０に結合されたホスト・コンピュータ・システ
ム４８と相互接続される。
【００１３】図のＡＴＭ ＮＩＣ１２は、システム入出
力インタフェース２０と、汎用入出力（「ＧＩＯ」）イ
ンタフェース２４と、システム・ＡＴＭ層コア２２と、
ローカル・スレーブ・インタフェース２６と、送信（Ｔ
Ｘ）ＦＩＦＯ２８と、受信（ＲＸ）ＦＩＦＯ３０と、セ
ル・インタフェース・ブロック３２と、外部バッファ・
メモリ・インタフェース３４と、クロック合成回路３６
とを含む。
力インタフェース２０と、汎用入出力（「ＧＩＯ」）イ
ンタフェース２４と、システム・ＡＴＭ層コア２２と、
ローカル・スレーブ・インタフェース２６と、送信（Ｔ
Ｘ）ＦＩＦＯ２８と、受信（ＲＸ）ＦＩＦＯ３０と、セ
ル・インタフェース・ブロック３２と、外部バッファ・
メモリ・インタフェース３４と、クロック合成回路３６
とを含む。
【００１４】ＮＩＣ１２の要素２０ないし３６は共働し
て、複数の帯域幅群中の動的に割り当てられた複数のチ
ャネルを通じてネットワーク中のホスト・コンピュータ
４８と他のコンピュータとの間でデータを転送する。ネ
ットワーク・インタフェース回路１２の要素は全体とし
て、ホスト・コンピュータ・システム４８のシステム入
出力バス３８に結合されたマルチチャネル・インテリジ
ェント直接メモリ・アクセス（ＤＭＡ）制御装置として
機能する。一実施形態では、複数の送信チャネルおよび
受信チャネルは、全二重１５５／６２２Ｍｂｐｓ（毎秒
メガビット）を使用する仮想接続として実施される。そ
れぞれの異なるチャネルに加入している複数のデータ・
パケットが、システム入出力バス３８を介し外部バッフ
ァ・メモリ・インタフェース３４を介して外部バッファ
・メモリ４２からアクセスされ、コア２２によって、セ
ル・インタフェース・ブロック３２を介してＡＴＭセル
・インタフェース４０へ送信するために送信セルとして
セグメント化される。コア２２は、受信したセルのパケ
ットへの再アセンブリを容易にする再アセンブリ論理機
構も備える。
て、複数の帯域幅群中の動的に割り当てられた複数のチ
ャネルを通じてネットワーク中のホスト・コンピュータ
４８と他のコンピュータとの間でデータを転送する。ネ
ットワーク・インタフェース回路１２の要素は全体とし
て、ホスト・コンピュータ・システム４８のシステム入
出力バス３８に結合されたマルチチャネル・インテリジ
ェント直接メモリ・アクセス（ＤＭＡ）制御装置として
機能する。一実施形態では、複数の送信チャネルおよび
受信チャネルは、全二重１５５／６２２Ｍｂｐｓ（毎秒
メガビット）を使用する仮想接続として実施される。そ
れぞれの異なるチャネルに加入している複数のデータ・
パケットが、システム入出力バス３８を介し外部バッフ
ァ・メモリ・インタフェース３４を介して外部バッファ
・メモリ４２からアクセスされ、コア２２によって、セ
ル・インタフェース・ブロック３２を介してＡＴＭセル
・インタフェース４０へ送信するために送信セルとして
セグメント化される。コア２２は、受信したセルのパケ
ットへの再アセンブリを容易にする再アセンブリ論理機
構も備える。
【００１５】ＴＸ ＦＩＦＯ２８やＲＸ ＦＩＦＯ３０
などのＴＸバッファおよびＲＸバッファは、コア２２お
よびセル・インタフェース・ブロック３２に結合され、
それぞれ、送信パケットおよび受信パケットの送信ＡＴ
Ｍセルおよび受信ＡＴＭセルをステージングするために
使用される。セル・インタフェース・ブロック３２は、
ネットワークのＡＴＭセル・インタフェース４０へセル
を送信し、ＡＴＭセル・インタフェース４０からセルを
受信し、クロック合成回路３６から与えらるクロック信
号によって駆動される。好ましくは、ＡＴＭセル・イン
タフェース４０は、したがってセル・インタフェース・
ブロック３２は、ＡＴＭフォーラム仕様に記載されたＡ
ＴＭのための汎用テスト・操作物理インタフェース
（「ＵＴＯＰＩＡ」）規格を満たす。したがって、好ま
しい一実施形態では、ＡＴＭセル・インタフェース４０
はＵＴＯＰＩＡである。ＵＴＯＰＩＡ仕様を満たすため
に、クロック合成回路３６は、２０ＭＨｚと４０ＭＨｚ
のどちらかのクロック信号を与え、セル・インタフェー
ス・ブロック３２が１５５Ｍｂｐｓでは８ビット・スト
リームを２０ＭＨｚでサポートし、６２２Ｍｂｐｓデー
タ・ストリームでは１６ビット・ストリームを４０ＭＨ
ｚでサポートすることができるようにする。
などのＴＸバッファおよびＲＸバッファは、コア２２お
よびセル・インタフェース・ブロック３２に結合され、
それぞれ、送信パケットおよび受信パケットの送信ＡＴ
Ｍセルおよび受信ＡＴＭセルをステージングするために
使用される。セル・インタフェース・ブロック３２は、
ネットワークのＡＴＭセル・インタフェース４０へセル
を送信し、ＡＴＭセル・インタフェース４０からセルを
受信し、クロック合成回路３６から与えらるクロック信
号によって駆動される。好ましくは、ＡＴＭセル・イン
タフェース４０は、したがってセル・インタフェース・
ブロック３２は、ＡＴＭフォーラム仕様に記載されたＡ
ＴＭのための汎用テスト・操作物理インタフェース
（「ＵＴＯＰＩＡ」）規格を満たす。したがって、好ま
しい一実施形態では、ＡＴＭセル・インタフェース４０
はＵＴＯＰＩＡである。ＵＴＯＰＩＡ仕様を満たすため
に、クロック合成回路３６は、２０ＭＨｚと４０ＭＨｚ
のどちらかのクロック信号を与え、セル・インタフェー
ス・ブロック３２が１５５Ｍｂｐｓでは８ビット・スト
リームを２０ＭＨｚでサポートし、６２２Ｍｂｐｓデー
タ・ストリームでは１６ビット・ストリームを４０ＭＨ
ｚでサポートすることができるようにする。
【００１６】この実施形態では、セル・インタフェース
・ブロック３２は、それぞれ、ＴＸＦＩＦＯ２８からの
４バイト・セル・ヘッダと４８バイト・ペイロードとを
有する５２バイト・データ・セルを受信する。セル・イ
ンタフェース・ブロック３２は、５３バイト・データ・
セルをＡＴＭセル・インタフェース４０に送る前に、ヘ
ッダ・チェックサムをセル・ヘッダの５番目のバイトと
して各セルに挿入する。逆に、セル・インタフェース・
ブロック３２は、ＡＴＭセル・インタフェース４０から
セルを受信すると、各セルの５番目のバイト中のチェッ
クサムを調べ、チェックサムが正しいかどうかを判定す
る。正しい場合、チェックサムを表すバイトがセルから
除去され、５２バイト・データ・セルがＲＸ ＦＩＦＯ
３０へ転送され、正しくない場合はセル全体がドロップ
される。
・ブロック３２は、それぞれ、ＴＸＦＩＦＯ２８からの
４バイト・セル・ヘッダと４８バイト・ペイロードとを
有する５２バイト・データ・セルを受信する。セル・イ
ンタフェース・ブロック３２は、５３バイト・データ・
セルをＡＴＭセル・インタフェース４０に送る前に、ヘ
ッダ・チェックサムをセル・ヘッダの５番目のバイトと
して各セルに挿入する。逆に、セル・インタフェース・
ブロック３２は、ＡＴＭセル・インタフェース４０から
セルを受信すると、各セルの５番目のバイト中のチェッ
クサムを調べ、チェックサムが正しいかどうかを判定す
る。正しい場合、チェックサムを表すバイトがセルから
除去され、５２バイト・データ・セルがＲＸ ＦＩＦＯ
３０へ転送され、正しくない場合はセル全体がドロップ
される。
【００１７】システム入出力インタフェース２０および
ＧＩＯインタフェース２４は、ＡＴＭセル・インタフェ
ース４０の転送の詳細をホスト・コンピュータ・システ
ム４８には分からないようにする。さらに、コア２２に
は、システム・バス３８の詳細およびホストの詳細は分
からない。本発明の好ましい実施形態では、アメリカ電
子・電気学会（「ＩＥＥＥ」）規格１４９６仕様に指定
されたように、システム・バスはＳバスである。システ
ム入出力インタフェース２０は、３２ビット・フォーマ
ットおよび６４ビット・フォーマットでデータを転送す
る、この図ではシステム入出力バス３８のＳバスの仕様
に従って通信するように構成される。システム入出力イ
ンタフェース２０がそれぞれの異なるホスト・コンピュ
ータ・システム・バスに整合するように構成できること
が企図される。システム入出力インタフェース２０は、
ＧＩＯインタフェース２４によって指定されるプロトコ
ルに従ってデータを転送し受信するようにも構成され
る。
ＧＩＯインタフェース２４は、ＡＴＭセル・インタフェ
ース４０の転送の詳細をホスト・コンピュータ・システ
ム４８には分からないようにする。さらに、コア２２に
は、システム・バス３８の詳細およびホストの詳細は分
からない。本発明の好ましい実施形態では、アメリカ電
子・電気学会（「ＩＥＥＥ」）規格１４９６仕様に指定
されたように、システム・バスはＳバスである。システ
ム入出力インタフェース２０は、３２ビット・フォーマ
ットおよび６４ビット・フォーマットでデータを転送す
る、この図ではシステム入出力バス３８のＳバスの仕様
に従って通信するように構成される。システム入出力イ
ンタフェース２０がそれぞれの異なるホスト・コンピュ
ータ・システム・バスに整合するように構成できること
が企図される。システム入出力インタフェース２０は、
ＧＩＯインタフェース２４によって指定されるプロトコ
ルに従ってデータを転送し受信するようにも構成され
る。
【００１８】ＧＩＯインタフェース２４は、コア２２が
ホスト・コンピュータと通信するための固有のインタフ
ェースを行う。したがって、それぞれの異なるホスト・
コンピュータ・システムおよびバスと相互接続されたＮ
ＩＣ１２のそれぞれの異なる実施形態ごとにコア２２を
変更する必要はない。ＧＩＯインタフェース２４は、ク
ロック合成回路３６から与えられる４０ＭＨｚを使用し
て、６２２Ｍｂｐｓ全二重動作が得られるように送受信
データ経路を駆動する。４０ＭＨｚクロックはコア２２
全体に対して使用され、入出力同期はシステム入出力イ
ンタフェース２０中の入出力ブロック（図示せず）へプ
ッシュされる。したがって、コア２２を駆動するクロッ
クを固定することによって、ＮＩＣ１２のそれぞれの異
なる実施形態に対してコア２２が固定され、異なるシス
テム入出力バス３８とのインタフェースをとるにはシス
テム入出力インタフェース２０を変更するだけでよい。
ホスト・コンピュータと通信するための固有のインタフ
ェースを行う。したがって、それぞれの異なるホスト・
コンピュータ・システムおよびバスと相互接続されたＮ
ＩＣ１２のそれぞれの異なる実施形態ごとにコア２２を
変更する必要はない。ＧＩＯインタフェース２４は、ク
ロック合成回路３６から与えられる４０ＭＨｚを使用し
て、６２２Ｍｂｐｓ全二重動作が得られるように送受信
データ経路を駆動する。４０ＭＨｚクロックはコア２２
全体に対して使用され、入出力同期はシステム入出力イ
ンタフェース２０中の入出力ブロック（図示せず）へプ
ッシュされる。したがって、コア２２を駆動するクロッ
クを固定することによって、ＮＩＣ１２のそれぞれの異
なる実施形態に対してコア２２が固定され、異なるシス
テム入出力バス３８とのインタフェースをとるにはシス
テム入出力インタフェース２０を変更するだけでよい。
【００１９】ＮＩＣ１２の動作に３つのメモリ・サブシ
ステムが関連付けられる。これらのメモリ・サブシステ
ムには、ホスト・コンピュータ・システム４８に配置さ
れたホスト・メモリ４９と、ＮＩＣ１２の外部の外部バ
ッファ・メモリ４２と、コア２２に配置された記憶ブロ
ック４４とが含まれる。ＮＩＣ１２は、外部バッファ・
メモリ４２および記憶ブロック４４の２つのメモリ領域
を管理する。外部バッファ・メモリ４２は、ＮＩＣ１２
によってサポートされるすべての送信チャネルおよび受
信チャネル用のパケット・データを含む。記憶ブロック
４４は、送信チャネルおよび受信チャネル用のＤＭＡ状
態情報と、ＤＭＡ転送が実行されるホスト・メモリ４９
中のデータ構造を指し示すポインタとを含む。記憶ブロ
ック４４は、ホスト４８とＡＴＭセル・インタフェース
４０との間で送受信されるパケット用の複数の送信バッ
ファおよび受信バッファを管理するためにデータ構造の
詳細も含む。
ステムが関連付けられる。これらのメモリ・サブシステ
ムには、ホスト・コンピュータ・システム４８に配置さ
れたホスト・メモリ４９と、ＮＩＣ１２の外部の外部バ
ッファ・メモリ４２と、コア２２に配置された記憶ブロ
ック４４とが含まれる。ＮＩＣ１２は、外部バッファ・
メモリ４２および記憶ブロック４４の２つのメモリ領域
を管理する。外部バッファ・メモリ４２は、ＮＩＣ１２
によってサポートされるすべての送信チャネルおよび受
信チャネル用のパケット・データを含む。記憶ブロック
４４は、送信チャネルおよび受信チャネル用のＤＭＡ状
態情報と、ＤＭＡ転送が実行されるホスト・メモリ４９
中のデータ構造を指し示すポインタとを含む。記憶ブロ
ック４４は、ホスト４８とＡＴＭセル・インタフェース
４０との間で送受信されるパケット用の複数の送信バッ
ファおよび受信バッファを管理するためにデータ構造の
詳細も含む。
【００２０】ホスト・コンピュータ・システム４８は、
データ・パケットと送受信中のパケットを指し示すポイ
ンタとを含むホスト・メモリ４９を含む。前述のよう
に、ＮＩＣ１２はまた、ホスト・コンピュータ・システ
ム上で動作しているアプリケーションには非同期転送セ
ル記述の詳細が分からないようにする。本発明では、ホ
スト・コンピュータ・システム４８上で動作するソフト
ウェアは、ラップアラウンド送信リングおよび受信リン
グを当技術分野でよく知られているパケット・インタフ
ェースと共に使用して送信データおよび受信データを管
理すると仮定される。
データ・パケットと送受信中のパケットを指し示すポイ
ンタとを含むホスト・メモリ４９を含む。前述のよう
に、ＮＩＣ１２はまた、ホスト・コンピュータ・システ
ム上で動作しているアプリケーションには非同期転送セ
ル記述の詳細が分からないようにする。本発明では、ホ
スト・コンピュータ・システム４８上で動作するソフト
ウェアは、ラップアラウンド送信リングおよび受信リン
グを当技術分野でよく知られているパケット・インタフ
ェースと共に使用して送信データおよび受信データを管
理すると仮定される。
【００２１】図５および図６は、本発明の一実施形態に
よる、図３のシステム入出力インタフェース２０、ＧＩ
Ｏインタフェース２４、コア２２を示す詳細なブロック
図である。図のように、システム入出力インタフェース
２０は、深さ１４ロケーション幅６４ビットの２つのラ
ップアラウンドＦＩＦＯ、すなわち読取り（ＲＤ）ＦＩ
ＦＯ５０と書込み（ＷＲ）ＦＩＦＯ５２とからなるシス
テムＩＯ／ＡＴＭ（ＳＢ＿ＡＴＭ）ブロック４８を含
む。ＲＤ ＦＩＦＯ５０およびＷＲ ＦＩＦＯ５２はそ
れぞれ、コア２２によって要求され、最終的にシステム
入出力バス３８を介した読取りアクセスおよび書込みア
クセスになる複数の６４バイト読取りデータ・バースト
および書込みデータ・バーストをサポートする。
よる、図３のシステム入出力インタフェース２０、ＧＩ
Ｏインタフェース２４、コア２２を示す詳細なブロック
図である。図のように、システム入出力インタフェース
２０は、深さ１４ロケーション幅６４ビットの２つのラ
ップアラウンドＦＩＦＯ、すなわち読取り（ＲＤ）ＦＩ
ＦＯ５０と書込み（ＷＲ）ＦＩＦＯ５２とからなるシス
テムＩＯ／ＡＴＭ（ＳＢ＿ＡＴＭ）ブロック４８を含
む。ＲＤ ＦＩＦＯ５０およびＷＲ ＦＩＦＯ５２はそ
れぞれ、コア２２によって要求され、最終的にシステム
入出力バス３８を介した読取りアクセスおよび書込みア
クセスになる複数の６４バイト読取りデータ・バースト
および書込みデータ・バーストをサポートする。
【００２２】コア２２は、ＴＸ＿ＡＴＭＳＹＳ回線５６
またはＲＸ＿ＡＴＭＳＹＳ回線５８を介してＳＢ＿ＡＴ
Ｍブロック４８への同時読取り・書込み要求を開始する
ＡＴＭ＿ＳＹＳブロック５４を含む。このように要求が
開始されると、ＳＢ＿ＡＴＭブロック４８は調停を実行
し、次に満たすべき要求を選択する。要求が発行される
のと同時に、読取りアドレスおよび書込みアドレス、サ
イズ、ターゲットがコア２２から別々に提供される。下
記の節で詳しく論じるように、アドレス、サイズ、ター
ゲットは、それらが発行された時点から１クロック・サ
イクル内にディスパッチすることができる。
またはＲＸ＿ＡＴＭＳＹＳ回線５８を介してＳＢ＿ＡＴ
Ｍブロック４８への同時読取り・書込み要求を開始する
ＡＴＭ＿ＳＹＳブロック５４を含む。このように要求が
開始されると、ＳＢ＿ＡＴＭブロック４８は調停を実行
し、次に満たすべき要求を選択する。要求が発行される
のと同時に、読取りアドレスおよび書込みアドレス、サ
イズ、ターゲットがコア２２から別々に提供される。下
記の節で詳しく論じるように、アドレス、サイズ、ター
ゲットは、それらが発行された時点から１クロック・サ
イクル内にディスパッチすることができる。
【００２３】本発明のＧＩＯインタフェース２４は、図
６に示した４つの信号線群、すなわち、（１）並列ＤＭ
Ａ読取り・書込み制御ハンドシェーク信号線６０、
（２）読取り・書込み制御ハンドシェーク信号線６０と
は独立に動作する並列ＤＭＡ読取り・書込みデータ・ハ
ンドシェーク信号線６２、（３）並列ＤＭＡ読取り・書
込みデータ信号線６４、（４）単一のクロック信号線６
６を備える。信号６０を生成し受信する回線は、本出願
人によって１９９５年７月７日に出願され本出願人に譲
渡された「Ａ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔ
ｕｓ ｆｏｒ Ａｌｌｏｗｉｎｇ Ｐａｃｋｅｔ Ｄａ
ｔａ ｔｏ ｂｅ Ｓｅｐａｒａｔｅｄ Ｏｖｅｒ Ｍ
ｕｌｔｉｐｌｅ Ｂｕｓ Ｔａｒｇｅｔｓ」と題する関
連米国特許出願第０８／４９９１９９号で開示されてい
る。米国特許出願第０８／４９９１９９号の主題は、引
用によって本明細書に組み込まれる。信号６２を生成し
受信する回線は、本出願人に譲渡された「Ｍｅｔｈｏｄ
ａｎｄ Ａｐｐａｒａｔｕｓｆｏｒ Ｄｙｎａｍｉｃ
ａｌｌｙ Ｃａｌｃｕｌａｔｉｎｇ Ｄｅｇｒｅｅｓｏ
ｆ Ｆｕｌｌｎｅｓｓ ｏｆ ａ Ｓｙｎｃｈｒｏｎｏ
ｕｓ ＦＩＦＯ」と題する１９９５年７月７日出願の関
連米国特許出願第０８／４９８６１８号で開示されてい
る。米国特許出願第０８／４９８６１８号の主題は、引
用によって本明細書に組み込まれる。信号６４および６
６を生成し受信する回路は、当業者によって実施するこ
とができる。
６に示した４つの信号線群、すなわち、（１）並列ＤＭ
Ａ読取り・書込み制御ハンドシェーク信号線６０、
（２）読取り・書込み制御ハンドシェーク信号線６０と
は独立に動作する並列ＤＭＡ読取り・書込みデータ・ハ
ンドシェーク信号線６２、（３）並列ＤＭＡ読取り・書
込みデータ信号線６４、（４）単一のクロック信号線６
６を備える。信号６０を生成し受信する回線は、本出願
人によって１９９５年７月７日に出願され本出願人に譲
渡された「Ａ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔ
ｕｓ ｆｏｒ Ａｌｌｏｗｉｎｇ Ｐａｃｋｅｔ Ｄａ
ｔａ ｔｏ ｂｅ Ｓｅｐａｒａｔｅｄ Ｏｖｅｒ Ｍ
ｕｌｔｉｐｌｅ Ｂｕｓ Ｔａｒｇｅｔｓ」と題する関
連米国特許出願第０８／４９９１９９号で開示されてい
る。米国特許出願第０８／４９９１９９号の主題は、引
用によって本明細書に組み込まれる。信号６２を生成し
受信する回線は、本出願人に譲渡された「Ｍｅｔｈｏｄ
ａｎｄ Ａｐｐａｒａｔｕｓｆｏｒ Ｄｙｎａｍｉｃ
ａｌｌｙ Ｃａｌｃｕｌａｔｉｎｇ Ｄｅｇｒｅｅｓｏ
ｆ Ｆｕｌｌｎｅｓｓ ｏｆ ａ Ｓｙｎｃｈｒｏｎｏ
ｕｓ ＦＩＦＯ」と題する１９９５年７月７日出願の関
連米国特許出願第０８／４９８６１８号で開示されてい
る。米国特許出願第０８／４９８６１８号の主題は、引
用によって本明細書に組み込まれる。信号６４および６
６を生成し受信する回路は、当業者によって実施するこ
とができる。
【００２４】信号線６０を介して提供される並列ＤＭＡ
読取り・書込み制御ハンドシェーク信号によって、同時
読取り・書込みＤＭＡ要求をＡＴＭ＿ＳＹＳブロック５
４からシステム入出力インタフェース２０中のＳＢ＿Ａ
ＴＭブロック４８へ送信することができる。これによっ
て、ＳＢ＿ＡＴＭブロック４８は調停を実行し、システ
ム入出力バス３８上で一度に１つの要求をアサートする
ことができる。
読取り・書込み制御ハンドシェーク信号によって、同時
読取り・書込みＤＭＡ要求をＡＴＭ＿ＳＹＳブロック５
４からシステム入出力インタフェース２０中のＳＢ＿Ａ
ＴＭブロック４８へ送信することができる。これによっ
て、ＳＢ＿ＡＴＭブロック４８は調停を実行し、システ
ム入出力バス３８上で一度に１つの要求をアサートする
ことができる。
【００２５】信号線６２を介して提供される並列ＤＭＡ
読取り・書込みデータ・ハンドシェーク信号は、コア２
２クロック・ドメインに同期し、ＦＩＦＯ５０または５
２が完全に満杯であるか、それとも完全に空であるかを
示すのではなく、ＲＤ ＦＩＦＯ５０またはＷＲ ＦＩ
ＦＯ５２がどれだけ充填されているかをリアルタイムで
示す。フラグの細分性がこのように細かいため、ＧＩＯ
インタフェース２４を横切るデータ・フローが速くな
る。データ・ハンドシェーク信号６２は、制御ハンドシ
ェーク信号６０とは独立のものであり、したがって、デ
ータ・ハンドシェーク信号６２によって、記述子更新な
どより小さなＤＭＡ要求をより大きな（６４バイト）Ｄ
ＭＡ要求と共に提供し、それによってスループットを向
上させることができる。
読取り・書込みデータ・ハンドシェーク信号は、コア２
２クロック・ドメインに同期し、ＦＩＦＯ５０または５
２が完全に満杯であるか、それとも完全に空であるかを
示すのではなく、ＲＤ ＦＩＦＯ５０またはＷＲ ＦＩ
ＦＯ５２がどれだけ充填されているかをリアルタイムで
示す。フラグの細分性がこのように細かいため、ＧＩＯ
インタフェース２４を横切るデータ・フローが速くな
る。データ・ハンドシェーク信号６２は、制御ハンドシ
ェーク信号６０とは独立のものであり、したがって、デ
ータ・ハンドシェーク信号６２によって、記述子更新な
どより小さなＤＭＡ要求をより大きな（６４バイト）Ｄ
ＭＡ要求と共に提供し、それによってスループットを向
上させることができる。
【００２６】ＤＭＡ読取りデータおよび書込みデータ
は、二重６２２Ｍｂｐｓセグメント化および再アセンブ
リを容易にするように、外部バッファ・メモリ・インタ
フェース３４の全帯域幅を保存するために二重３２ビッ
ト信号線６４を介して与えられる。信号線６６を介して
単一のクロック信号が提供される。一実施形態では、こ
のクロック信号は４０ＭＨｚである。
は、二重６２２Ｍｂｐｓセグメント化および再アセンブ
リを容易にするように、外部バッファ・メモリ・インタ
フェース３４の全帯域幅を保存するために二重３２ビッ
ト信号線６４を介して与えられる。信号線６６を介して
単一のクロック信号が提供される。一実施形態では、こ
のクロック信号は４０ＭＨｚである。
【００２７】図６は、図５の４本の信号線を詳しく示
す。並列ＤＭＡ読取り・書込み制御ハンドシェーク信号
線６０には、ｒｄ＿ｒｅｑ信号線と、ｒｄ＿ａｃｋ信号
線と、ｒｄ＿ａｄｄｒｅｓｓ信号線と、ｒｄ＿ｔａｒｇ
ｅｔ信号線と、ｒｄ＿ｓｉｚｅ信号線と、ｒｄ＿ｄｏｎ
ｅ信号線と、ｗｒ＿ｒｅｑ信号線と、ｗｒ＿ａｃｋ信号
線と、ｗｒ＿ａｄｄｒｅｓｓ信号線と、ｗｒ＿ｔａｒｇ
ｅｔ信号線と、ｗｒ＿ｓｉｚｅ信号線とが含まれる。ｒ
ｄ＿ｒｅｑ信号線およびｗｒ＿ｒｅｑ信号線は、ＡＴＭ
＿ＳＹＳブロック５４からＳＢ＿ＡＴＭブロック４８に
信号を提供し、このように提供された信号は、それぞれ
信号の立上り上で読取り要求および書込み要求を開始す
る。ｒｄ＿ａｃｋ信号線およびｗｒ＿ａｃｋ信号線は、
それぞれＳＢ＿ＡＴＭブロック４８からＡＴＭ＿ＳＹＳ
ブロック５４に信号を提供し、それぞれ、ｒｄ＿ｒｅｑ
信号およびｗｒ＿ｒｅｑ信号が許可され、かつＡＴＭ＿
ＳＹＳブロック５４がその機能を自由に継続し、後で読
取りまたは書込みのアドレス、サイズ、またはターゲッ
トを変更することができることを示すためにアサートさ
れる。
す。並列ＤＭＡ読取り・書込み制御ハンドシェーク信号
線６０には、ｒｄ＿ｒｅｑ信号線と、ｒｄ＿ａｃｋ信号
線と、ｒｄ＿ａｄｄｒｅｓｓ信号線と、ｒｄ＿ｔａｒｇ
ｅｔ信号線と、ｒｄ＿ｓｉｚｅ信号線と、ｒｄ＿ｄｏｎ
ｅ信号線と、ｗｒ＿ｒｅｑ信号線と、ｗｒ＿ａｃｋ信号
線と、ｗｒ＿ａｄｄｒｅｓｓ信号線と、ｗｒ＿ｔａｒｇ
ｅｔ信号線と、ｗｒ＿ｓｉｚｅ信号線とが含まれる。ｒ
ｄ＿ｒｅｑ信号線およびｗｒ＿ｒｅｑ信号線は、ＡＴＭ
＿ＳＹＳブロック５４からＳＢ＿ＡＴＭブロック４８に
信号を提供し、このように提供された信号は、それぞれ
信号の立上り上で読取り要求および書込み要求を開始す
る。ｒｄ＿ａｃｋ信号線およびｗｒ＿ａｃｋ信号線は、
それぞれＳＢ＿ＡＴＭブロック４８からＡＴＭ＿ＳＹＳ
ブロック５４に信号を提供し、それぞれ、ｒｄ＿ｒｅｑ
信号およびｗｒ＿ｒｅｑ信号が許可され、かつＡＴＭ＿
ＳＹＳブロック５４がその機能を自由に継続し、後で読
取りまたは書込みのアドレス、サイズ、またはターゲッ
トを変更することができることを示すためにアサートさ
れる。
【００２８】ｒｄ＿ａｄｄｒｅｓｓ信号線およびｗｒ＿
ａｄｄｒｅｓｓ信号線はそれぞれ、読取りトランザクシ
ョンおよび書込みトランザクション中に使用すべきメモ
リ・アドレスを示す信号をＡＴＭ＿ＳＹＳブロック５４
からＳＢ＿ＡＴＭブロック４８に提供する。ｒｄ＿ｔａ
ｒｇｅｔ信号線およびｗｒ＿ｔａｒｇｅｔ信号線はそれ
ぞれ、読取り要求および書込み要求に関する入出力バス
・ターゲット装置が、スレーブ・カードであるか、それ
ともホスト・メモリであるかを示す信号を、ＡＴＭ＿Ｓ
ＹＳ５４からＳＢ＿ＡＴＭブロック４８に提供する。ホ
スト・メモリとスレーブ・カードは共にＤＭＡバス・タ
ーゲット装置である。スレーブ・カードは、システム入
出力バス３８に結合されたＳバス装置または入出力バス
装置であり、スレーブとして働く。スレーブ・カードの
一実施形態は、本出願人によって１９９５年７月７日に
出願され本出願人に譲渡された「Ａ Ｍｅｔｈｏｄ ａ
ｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ａｌｌｏｗｉｎｇ
Ｐａｃｋｅｔ Ｄａｔａｔｏ ｂｅ Ｓｅｐａｒａｔ
ｅｄ Ｏｖｅｒ Ｍｕｌｔｉｐｌｅ Ｂｕｓ Ｔａｒｇ
ｅｔｓ」と題する関連米国特許出願第０８／４９９１９
９号に記載されている。米国特許出願第０８／４９９１
９９号の主題は、引用によって本明細書に組み込まれ
る。この信号は、０にセットされると、ターゲット装置
がホスト・メモリであることを示し、１にリセットされ
ると、ターゲット装置がスレーブ・カードであることを
示す。ｒｄ＿ｓｉｚｅ信号線およびｗｒ＿ｓｉｚｅ信号
線はそれぞれ、読取り要求および書込み要求で必要とさ
れるデータのバイト単位の生サイズを示す信号をＡＴＭ
＿ＳＹＳ５４からＳＢ＿ＡＴＭブロック４８に提供す
る。最後に、ｒｄ＿ｄｏｎｅ信号線は、最後のワードま
たはダブルワードがＲＤＦＩＦＯ５０に書き込まれてお
り、ＡＴＭ＿ＳＹＳブロック５４がＦＩＦＯフラグを見
なくても残りのデータを読み取れることをＡＴＭ＿ＳＹ
Ｓブロック５４に示す信号をＳＢ＿ＡＴＭブロック４８
からＡＴＭ＿ＳＹＳブロック５４に提供する。これは、
ＦＩＦＯフラグを更新する新しいＤＭＡ読取りがスケジ
ューリングされていない場合にデータの最後のワードが
ＲＤ ＦＩＦＯ５０内に未処理のまま残るのを防止する
ためのものである。
ａｄｄｒｅｓｓ信号線はそれぞれ、読取りトランザクシ
ョンおよび書込みトランザクション中に使用すべきメモ
リ・アドレスを示す信号をＡＴＭ＿ＳＹＳブロック５４
からＳＢ＿ＡＴＭブロック４８に提供する。ｒｄ＿ｔａ
ｒｇｅｔ信号線およびｗｒ＿ｔａｒｇｅｔ信号線はそれ
ぞれ、読取り要求および書込み要求に関する入出力バス
・ターゲット装置が、スレーブ・カードであるか、それ
ともホスト・メモリであるかを示す信号を、ＡＴＭ＿Ｓ
ＹＳ５４からＳＢ＿ＡＴＭブロック４８に提供する。ホ
スト・メモリとスレーブ・カードは共にＤＭＡバス・タ
ーゲット装置である。スレーブ・カードは、システム入
出力バス３８に結合されたＳバス装置または入出力バス
装置であり、スレーブとして働く。スレーブ・カードの
一実施形態は、本出願人によって１９９５年７月７日に
出願され本出願人に譲渡された「Ａ Ｍｅｔｈｏｄ ａ
ｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ａｌｌｏｗｉｎｇ
Ｐａｃｋｅｔ Ｄａｔａｔｏ ｂｅ Ｓｅｐａｒａｔ
ｅｄ Ｏｖｅｒ Ｍｕｌｔｉｐｌｅ Ｂｕｓ Ｔａｒｇ
ｅｔｓ」と題する関連米国特許出願第０８／４９９１９
９号に記載されている。米国特許出願第０８／４９９１
９９号の主題は、引用によって本明細書に組み込まれ
る。この信号は、０にセットされると、ターゲット装置
がホスト・メモリであることを示し、１にリセットされ
ると、ターゲット装置がスレーブ・カードであることを
示す。ｒｄ＿ｓｉｚｅ信号線およびｗｒ＿ｓｉｚｅ信号
線はそれぞれ、読取り要求および書込み要求で必要とさ
れるデータのバイト単位の生サイズを示す信号をＡＴＭ
＿ＳＹＳ５４からＳＢ＿ＡＴＭブロック４８に提供す
る。最後に、ｒｄ＿ｄｏｎｅ信号線は、最後のワードま
たはダブルワードがＲＤＦＩＦＯ５０に書き込まれてお
り、ＡＴＭ＿ＳＹＳブロック５４がＦＩＦＯフラグを見
なくても残りのデータを読み取れることをＡＴＭ＿ＳＹ
Ｓブロック５４に示す信号をＳＢ＿ＡＴＭブロック４８
からＡＴＭ＿ＳＹＳブロック５４に提供する。これは、
ＦＩＦＯフラグを更新する新しいＤＭＡ読取りがスケジ
ューリングされていない場合にデータの最後のワードが
ＲＤ ＦＩＦＯ５０内に未処理のまま残るのを防止する
ためのものである。
【００２９】信号線６２を介して提供される並列ＤＭＡ
読取り・書込みハンドシェーク信号には、ｆｌａｇｓ信
号線と、ａｔｍ＿ｒｄ＿ｅｎ信号線と、ａｔｍ＿ｗｒ＿
ｅｎ信号線と、ｌａｓｔ＿ｒｄ信号線と、ｌａｓｔ＿ｗ
ｒ信号線とが含まれる。ｆｌａｇｓ信号線には、必要に
応じてＲＤ ＦＩＦＯ５０からのデータの読取りを開始
できることをＡＴＭ＿ＳＹＳブロック５４に知らせるａ
ｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄ（ただ
し、ｘは整数）フラグが含まれる。ｆｌａｇｓ信号線
は、必要に応じてＷＲ ＦＩＦＯ５２へのデータへの書
込みを開始できることをＡＴＭ＿ＳＹＳブロック５４に
知らせるａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔ
ｙ信号線も含まれる。このようなフラグはｍｃｌｋベー
スのものである。ａｔｍ＿ｒｄ＿ｅｎ信号線およびａｔ
ｍ＿ｗｒ＿ｅｎ信号線はそれぞれ、データを読み取り、
書き込んでいることをＲＤ ＦＩＦＯ５０およびＷＲ
ＦＩＦＯ５２に示す信号をアサートする。各信号の継続
時間は、いくつの３２ビット・ワードが書き込まれるか
を示す。しかし、書き込まれるワードの数に制限はな
い。ｌａｓｔ＿ｒｄ信号ｌａｓｔ＿ｗｒ信号は、ＳＢ＿
ＡＴＭブロック４８によってＧＩＯインタフェース２４
を介して提供され、６４ビット幅入出力ブロック・デー
タ経路実施態様を可能にする。３２ビット幅データ経路
を実施する場合、ｌａｓｔ＿ｗｒ信号線およびｌａｓｔ
＿ｒｄ信号線を接続しないでおくことができる。
読取り・書込みハンドシェーク信号には、ｆｌａｇｓ信
号線と、ａｔｍ＿ｒｄ＿ｅｎ信号線と、ａｔｍ＿ｗｒ＿
ｅｎ信号線と、ｌａｓｔ＿ｒｄ信号線と、ｌａｓｔ＿ｗ
ｒ信号線とが含まれる。ｆｌａｇｓ信号線には、必要に
応じてＲＤ ＦＩＦＯ５０からのデータの読取りを開始
できることをＡＴＭ＿ＳＹＳブロック５４に知らせるａ
ｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄ（ただ
し、ｘは整数）フラグが含まれる。ｆｌａｇｓ信号線
は、必要に応じてＷＲ ＦＩＦＯ５２へのデータへの書
込みを開始できることをＡＴＭ＿ＳＹＳブロック５４に
知らせるａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔ
ｙ信号線も含まれる。このようなフラグはｍｃｌｋベー
スのものである。ａｔｍ＿ｒｄ＿ｅｎ信号線およびａｔ
ｍ＿ｗｒ＿ｅｎ信号線はそれぞれ、データを読み取り、
書き込んでいることをＲＤ ＦＩＦＯ５０およびＷＲ
ＦＩＦＯ５２に示す信号をアサートする。各信号の継続
時間は、いくつの３２ビット・ワードが書き込まれるか
を示す。しかし、書き込まれるワードの数に制限はな
い。ｌａｓｔ＿ｒｄ信号ｌａｓｔ＿ｗｒ信号は、ＳＢ＿
ＡＴＭブロック４８によってＧＩＯインタフェース２４
を介して提供され、６４ビット幅入出力ブロック・デー
タ経路実施態様を可能にする。３２ビット幅データ経路
を実施する場合、ｌａｓｔ＿ｗｒ信号線およびｌａｓｔ
＿ｒｄ信号線を接続しないでおくことができる。
【００３０】図７ａおよび図７ｂは、システム入出力イ
ンタフェース２０とコア２２との間の読取り・書込み制
御ハンドシェーク信号に関するタイミング・サイクルを
示すタイミング図である。図８および図９は、それぞ
れ、図７に示した、読取り制御ハンドシェーキング・プ
ロセスおよび書込み制御ハンドシェーキング・プロセス
を示すフローチャートである。図７ａに示したように、
データを読み取る要求があるとき、ｒｄ＿ｒｅｑ信号が
ｒｄ＿ｒｅｑ信号線を介してアサートされる。ＧＩＯイ
ンタフェース２４は複数の読取り要求および書込み要求
を満たす必要があるので、これらの要求の公正な調停を
実行し、システム入出力バス３８上で一度に１つの要求
しかアサートされないようにすることができる。本出願
人によって１９９５年７月７日に出願され、本出願人に
譲渡され、本明細書に組み込まれた「Ａ Ｍｅｔｈｏｄ
ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ａｌｌｏｗｉ
ｎｇＰａｃｋｅｔ Ｄａｔａ ｔｏ ｂｅ Ｓｅｐａｒ
ａｔｅｄ Ｏｖｅｒ Ｍｕｌｔｉｐｌｅ Ｂｕｓ Ｔａ
ｒｇｅｔｓ」と題する関連米国特許出願第０８／４９９
１９９号に記載された装置および方法は、そのような調
停の一実施形態を記載している。
ンタフェース２０とコア２２との間の読取り・書込み制
御ハンドシェーク信号に関するタイミング・サイクルを
示すタイミング図である。図８および図９は、それぞ
れ、図７に示した、読取り制御ハンドシェーキング・プ
ロセスおよび書込み制御ハンドシェーキング・プロセス
を示すフローチャートである。図７ａに示したように、
データを読み取る要求があるとき、ｒｄ＿ｒｅｑ信号が
ｒｄ＿ｒｅｑ信号線を介してアサートされる。ＧＩＯイ
ンタフェース２４は複数の読取り要求および書込み要求
を満たす必要があるので、これらの要求の公正な調停を
実行し、システム入出力バス３８上で一度に１つの要求
しかアサートされないようにすることができる。本出願
人によって１９９５年７月７日に出願され、本出願人に
譲渡され、本明細書に組み込まれた「Ａ Ｍｅｔｈｏｄ
ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ａｌｌｏｗｉ
ｎｇＰａｃｋｅｔ Ｄａｔａ ｔｏ ｂｅ Ｓｅｐａｒ
ａｔｅｄ Ｏｖｅｒ Ｍｕｌｔｉｐｌｅ Ｂｕｓ Ｔａ
ｒｇｅｔｓ」と題する関連米国特許出願第０８／４９９
１９９号に記載された装置および方法は、そのような調
停の一実施形態を記載している。
【００３１】図７ａに示したように、調停の完了時に読
取り要求が満たされた場合は、ｒｄ＿ａｃｋ信号がアサ
ートされる。ｒｄ＿ｒｅｑがアサートされてから１クロ
ック・サイクル後に、ＡＴＭ＿ＳＹＳブロック５４から
のｒｄ＿ｔａｒｇｅｔ信号、ｒｄ＿ａｄｄｒｅｓｓ信
号、ｒｄ＿ｓｉｚｅ信号がＳＢ＿ＡＴＭブロック４８に
登録される。これは、次いでＡＴＭ＿ＳＹＳブロック５
４を解放し、待機なしに他の要求を処理し、あるいはＡ
ＴＭ＿ＳＹＳブロックを読取りまたは入出力調停の肯定
応答によって停止することができるように行われる。そ
の間に読取りサイクルが開始される。第１の良好なバイ
トまたはワードがＲＤ ＦＩＦＯ５０に書き込まれた時
点で、ｒｄ＿ａｃｋ信号がアサート解除される。これに
よって、ＡＴＭ＿ＳＹＳブロック５４は、未処理の他の
ｒｄ＿ｒｅｑがある場合にこのｒｄ＿ｒｅｑをアサート
することができる。読取りが終了すると、ＳＢ＿ＡＴＭ
ブロック４８によってｒｄ＿ｄｏｎｅ信号がアサートさ
れる。
取り要求が満たされた場合は、ｒｄ＿ａｃｋ信号がアサ
ートされる。ｒｄ＿ｒｅｑがアサートされてから１クロ
ック・サイクル後に、ＡＴＭ＿ＳＹＳブロック５４から
のｒｄ＿ｔａｒｇｅｔ信号、ｒｄ＿ａｄｄｒｅｓｓ信
号、ｒｄ＿ｓｉｚｅ信号がＳＢ＿ＡＴＭブロック４８に
登録される。これは、次いでＡＴＭ＿ＳＹＳブロック５
４を解放し、待機なしに他の要求を処理し、あるいはＡ
ＴＭ＿ＳＹＳブロックを読取りまたは入出力調停の肯定
応答によって停止することができるように行われる。そ
の間に読取りサイクルが開始される。第１の良好なバイ
トまたはワードがＲＤ ＦＩＦＯ５０に書き込まれた時
点で、ｒｄ＿ａｃｋ信号がアサート解除される。これに
よって、ＡＴＭ＿ＳＹＳブロック５４は、未処理の他の
ｒｄ＿ｒｅｑがある場合にこのｒｄ＿ｒｅｑをアサート
することができる。読取りが終了すると、ＳＢ＿ＡＴＭ
ブロック４８によってｒｄ＿ｄｏｎｅ信号がアサートさ
れる。
【００３２】次に、読取り制御ハンドシェーク・プロセ
スを図８に関連して説明する。プロセスＳ１００は、開
始状態から始まり、決定ステップＳ１０２に進み、読取
り要求を受けたかどうか問い合わせる。受けていない場
合、プロセスＳ１００は決定ブロックＳ１０２に戻り、
読取り要求を受けたかどうかを引き続き監視する。読取
り要求を受けた場合場合、プロセスＳ１００はプロセス
・ステップＳ１０４に進み、そこでｒｄ＿ａｃｋ信号が
アサートされる。この時点で、プロセスＳ１００は、プ
ロセスＳ１００ａおよびＳ１００ｂで表された２つの並
列動作に進む。プロセスＳ１００ａは、プロセス・ステ
ップＳ１０４からプロセス・ステップＳ１０６に進み、
そこで読取りサイクルが開始される。プロセスは次い
で、決定ステップＳ１０８に進み、読取りが完了したか
どうかを問い合わせる。そうでない場合、プロセスＳ１
００ａは決定ステップＳ１０８に戻る。読取りが完了し
ている場合、プロセスＳ１００ａはプロセス・ステップ
Ｓ１１０に進み、そこでｒｄ＿ｄｏｎｅ信号がアサート
される。次いで、プロセスＳ１００ａは終了する。
スを図８に関連して説明する。プロセスＳ１００は、開
始状態から始まり、決定ステップＳ１０２に進み、読取
り要求を受けたかどうか問い合わせる。受けていない場
合、プロセスＳ１００は決定ブロックＳ１０２に戻り、
読取り要求を受けたかどうかを引き続き監視する。読取
り要求を受けた場合場合、プロセスＳ１００はプロセス
・ステップＳ１０４に進み、そこでｒｄ＿ａｃｋ信号が
アサートされる。この時点で、プロセスＳ１００は、プ
ロセスＳ１００ａおよびＳ１００ｂで表された２つの並
列動作に進む。プロセスＳ１００ａは、プロセス・ステ
ップＳ１０４からプロセス・ステップＳ１０６に進み、
そこで読取りサイクルが開始される。プロセスは次い
で、決定ステップＳ１０８に進み、読取りが完了したか
どうかを問い合わせる。そうでない場合、プロセスＳ１
００ａは決定ステップＳ１０８に戻る。読取りが完了し
ている場合、プロセスＳ１００ａはプロセス・ステップ
Ｓ１１０に進み、そこでｒｄ＿ｄｏｎｅ信号がアサート
される。次いで、プロセスＳ１００ａは終了する。
【００３３】プロセスＳ１００ｂは、プロセス・ステッ
プＳ１０４からプロセス・ステップＳ１１２に進み、そ
こでｒｄ＿ｒｅｑがアサートされてから１クロック・サ
イクル後にＡＴＭ＿ＳＹＳブロック５４からのｒｄ＿ｔ
ａｒｇｅｔ信号、ｒｄ＿ａｄｄｒｅｓｓ信号、ｒｄ＿ｓ
ｉｚｅ信号が転送され、ＳＢ＿ＡＴＭブロック４８に登
録される。次いで、プロセスＳ１００ｂはプロセス・ス
テップＳ１１４に進み、そこで最初の良好なバイトまた
はワードがＲＤ ＦＩＦＯ５０に書き込まれたときには
ｒｄ＿ａｃｋ信号がアサート解除される。これにより、
保留中のものがない場合、ＡＴＭ＿ＳＹＳブロック５４
は別のｒｄ＿ｒｅｑをアサートすることができる。これ
でプロセスＳ１００ｂは終了する。
プＳ１０４からプロセス・ステップＳ１１２に進み、そ
こでｒｄ＿ｒｅｑがアサートされてから１クロック・サ
イクル後にＡＴＭ＿ＳＹＳブロック５４からのｒｄ＿ｔ
ａｒｇｅｔ信号、ｒｄ＿ａｄｄｒｅｓｓ信号、ｒｄ＿ｓ
ｉｚｅ信号が転送され、ＳＢ＿ＡＴＭブロック４８に登
録される。次いで、プロセスＳ１００ｂはプロセス・ス
テップＳ１１４に進み、そこで最初の良好なバイトまた
はワードがＲＤ ＦＩＦＯ５０に書き込まれたときには
ｒｄ＿ａｃｋ信号がアサート解除される。これにより、
保留中のものがない場合、ＡＴＭ＿ＳＹＳブロック５４
は別のｒｄ＿ｒｅｑをアサートすることができる。これ
でプロセスＳ１００ｂは終了する。
【００３４】調停の完了時に書込み要求が満たされてい
る場合は、図５ｂに示すようにｗｒ＿ａｃｋ信号がアサ
ートされる。ｗｒ＿ｒｅｑがアサートされてから１クロ
ック・サイクル後にＡＴＭ＿ＳＹＳブロック５４からの
ｗｒ＿ｔａｒｇｅｔ信号、ｗｒ＿ａｄｄｒｅｓｓ信号、
ｗｒ＿ｓｉｚｅ信号がＳＢ＿ＡＴＭブロック４８に登録
される。ＡＴＭ＿ＳＹＳブロック５４を解放し、待機な
しに他の要求を処理することも、あるいはＡＴＭ＿ＳＹ
Ｓブロックをｗｒ＿ａｃｋ信号または入出力調停によっ
て停止することもできる。この間に書込みサイクルが開
始される。第１の良好なバイトまたはワードがＷＲ Ｆ
ＩＦＯに書き込まれた時点で、ｗｒ＿ａｃｋ信号がアサ
ート解除される。これによって、ＡＴＭ＿ＳＹＳブロッ
ク５４は、未処理の他のｗｒ＿ｒｅｑがある場合にこの
ｒｄ＿ｒｅｑをアサートすることができる。
る場合は、図５ｂに示すようにｗｒ＿ａｃｋ信号がアサ
ートされる。ｗｒ＿ｒｅｑがアサートされてから１クロ
ック・サイクル後にＡＴＭ＿ＳＹＳブロック５４からの
ｗｒ＿ｔａｒｇｅｔ信号、ｗｒ＿ａｄｄｒｅｓｓ信号、
ｗｒ＿ｓｉｚｅ信号がＳＢ＿ＡＴＭブロック４８に登録
される。ＡＴＭ＿ＳＹＳブロック５４を解放し、待機な
しに他の要求を処理することも、あるいはＡＴＭ＿ＳＹ
Ｓブロックをｗｒ＿ａｃｋ信号または入出力調停によっ
て停止することもできる。この間に書込みサイクルが開
始される。第１の良好なバイトまたはワードがＷＲ Ｆ
ＩＦＯに書き込まれた時点で、ｗｒ＿ａｃｋ信号がアサ
ート解除される。これによって、ＡＴＭ＿ＳＹＳブロッ
ク５４は、未処理の他のｗｒ＿ｒｅｑがある場合にこの
ｒｄ＿ｒｅｑをアサートすることができる。
【００３５】次に、書込み制御ハンドシェーク・プロセ
スＳ１２０を図９に関連して説明する。プロセスＳ１２
０は、開始状態から始まり、決定ステップＳ１２２に進
み、書込み要求を受けたかどうかを問い合わせる。そう
でない場合、プロセスＳ１２０は決定ステップＳ１２２
に戻り、書込み要求を受けたかどうかを引き続き監視す
る。要求を受けた場合、プロセスＳ１２０はプロセス・
ステップＳ１２４に進み、そこでｗｒ＿ａｃｋ信号がア
サートされる。この時点で、プロセスＳ１２０は、プロ
セスＳ１２０ａおよびＳ１２０ｂで表された２つの並列
動作に進む。プロセスＳ１２０ａは、プロセス・ステッ
プＳ１２４からプロセス・ステップＳ１２６に進み、そ
こで書込みサイクルが開始される。プロセスＳ１２０ａ
は次いで、決定ステップＳ１２８に進み、書込みが完了
したかどうかを問い合わせる。そうでない場合、プロセ
スＳ１２０ａは決定ステップＳ１２８に戻り、書込みプ
ロセスが完了したかどうかを引き続き監視する。書込み
が完了している場合、プロセスＳ１２０ａは終了する。
スＳ１２０を図９に関連して説明する。プロセスＳ１２
０は、開始状態から始まり、決定ステップＳ１２２に進
み、書込み要求を受けたかどうかを問い合わせる。そう
でない場合、プロセスＳ１２０は決定ステップＳ１２２
に戻り、書込み要求を受けたかどうかを引き続き監視す
る。要求を受けた場合、プロセスＳ１２０はプロセス・
ステップＳ１２４に進み、そこでｗｒ＿ａｃｋ信号がア
サートされる。この時点で、プロセスＳ１２０は、プロ
セスＳ１２０ａおよびＳ１２０ｂで表された２つの並列
動作に進む。プロセスＳ１２０ａは、プロセス・ステッ
プＳ１２４からプロセス・ステップＳ１２６に進み、そ
こで書込みサイクルが開始される。プロセスＳ１２０ａ
は次いで、決定ステップＳ１２８に進み、書込みが完了
したかどうかを問い合わせる。そうでない場合、プロセ
スＳ１２０ａは決定ステップＳ１２８に戻り、書込みプ
ロセスが完了したかどうかを引き続き監視する。書込み
が完了している場合、プロセスＳ１２０ａは終了する。
【００３６】プロセスＳ１２０ｂは、プロセス・ステッ
プＳ１２４からプロセス・ステップＳ１３０に進み、そ
こでｗｒ＿ｒｅｑがアサートから１クロック・サイクル
後にＡＴＭ＿ＳＹＳブロック５４からのｗｒ＿ｔａｒｇ
ｅｔ信号、ｗｒ＿ａｄｄｒｅｓｓ信号、ｗｒ＿ｓｉｚｅ
信号が転送されＳＢ＿ＡＴＭブロック４８に登録され
る。次いで、ＡＴＭ＿ＳＹＳブロック５４を解放し、待
機なしに他の要求を処理することも、あるいはＡＴＭ＿
ＳＹＳブロックをｗｒ＿ａｃｋ信号または入出力調停に
よって停止することもできる。プロセスＳ１２０ｂは次
いでプロセス・ステップＳ１３２に進み、そこで第１の
良好なバイトまたはワードがＷＲ ＦＩＦＯに書き込ま
れた時点で、ｗｒ＿ａｃｋ信号がアサート解除される。
これによって、ＡＴＭ＿ＳＹＳブロック５４は、未処理
の他のｗｒ＿ｒｅｑがある場合にこのｒｄ＿ｒｅｑをア
サートすることができる。次いで、プロセスＳ１２０は
終了する。
プＳ１２４からプロセス・ステップＳ１３０に進み、そ
こでｗｒ＿ｒｅｑがアサートから１クロック・サイクル
後にＡＴＭ＿ＳＹＳブロック５４からのｗｒ＿ｔａｒｇ
ｅｔ信号、ｗｒ＿ａｄｄｒｅｓｓ信号、ｗｒ＿ｓｉｚｅ
信号が転送されＳＢ＿ＡＴＭブロック４８に登録され
る。次いで、ＡＴＭ＿ＳＹＳブロック５４を解放し、待
機なしに他の要求を処理することも、あるいはＡＴＭ＿
ＳＹＳブロックをｗｒ＿ａｃｋ信号または入出力調停に
よって停止することもできる。プロセスＳ１２０ｂは次
いでプロセス・ステップＳ１３２に進み、そこで第１の
良好なバイトまたはワードがＷＲ ＦＩＦＯに書き込ま
れた時点で、ｗｒ＿ａｃｋ信号がアサート解除される。
これによって、ＡＴＭ＿ＳＹＳブロック５４は、未処理
の他のｗｒ＿ｒｅｑがある場合にこのｒｄ＿ｒｅｑをア
サートすることができる。次いで、プロセスＳ１２０は
終了する。
【００３７】図１０ａおよび図１０ｂは、図５および図
６に示した読取りデータ・ハンドシェーク信号および書
込みデータ・ハンドシェーク信号のタイミング・サイク
ルを示すタイミング・チャートである。図１１および図
１２は、図５および図６に示した読取りデータ・ハンド
シェーク・プロセスおよび書込みデータ・ハンドシェー
ク・プロセスを示すフローチャートである。
６に示した読取りデータ・ハンドシェーク信号および書
込みデータ・ハンドシェーク信号のタイミング・サイク
ルを示すタイミング・チャートである。図１１および図
１２は、図５および図６に示した読取りデータ・ハンド
シェーク・プロセスおよび書込みデータ・ハンドシェー
ク・プロセスを示すフローチャートである。
【００３８】次に、読取りデータ・ハンドシェーク・サ
イクルについて論じる。図１０ａに示したように、ａｔ
＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグ
は、有効なデータが充填されたＲＤ ＦＩＦＯ５０中の
記憶位置の数（すなわち、「ｘ」、この場合、ｘは２ワ
ード、４ワードなどである）をあらゆるｍｃｌｋサイク
ルに対して示す。同様に、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏ
ｒｄｓ＿ｅｍｐｔｙフラグはあらゆるｍｃｌｋサイクル
に対して、ＷＲ ＦＩＦＯ５２中の空の記憶位置の数を
ＡＴＭ＿ＳＹＳブロック５４に示す。ＡＴＭ＿ＳＹＳブ
ロック５４は、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆ
ｉｌｌｅｄフラグのアサートとｒｄ＿ｄｏｎｅ信号のア
サートのいずれかに基づいていつａｔｍ＿ｒｄ＿ｅｎ信
号をアサートすべきかを判定する。図のように、ＡＴＭ
＿ＳＹＳブロック５４は、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏ
ｒｄｓ＿ｆｉｌｌｅｄフラグがアサートされているかぎ
り、必要に応じてａｔｍ＿ｒｄ＿ｅｎ信号をアサートす
ることができる。第１０ｍｃｌｋサイクルでａｔ＿ｌｅ
ａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがアサー
ト解除されると、次の（すなわち、第１１）ｍｃｌｋサ
イクルでａｔｍ＿ｒｄ＿ｅｎ信号がアサート解除され
る。しかし、ｒｄ＿ｄｏｎｅ信号をアサートすると、ａ
ｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグ
の状態は無効になる。図のように、第１１ｍｃｌｋサイ
クル中にｒｄ＿ｄｏｎｅ信号がアサートされ、ａｔ＿ｌ
ｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがアサ
ート解除されると、次の（すなわち、第１２）ｍｃｌｋ
サイクルでａｔｍ＿ｒｄ＿ｅｎ信号がアサートされる。
このように、もはや新しいワードを転送するシステム入
出力バス３８読取り活動がなく、そのためａｔ＿ｌｅａ
ｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがアサート
されないときには、ｒｄ＿ｄｏｎｅ信号を使用して、Ｒ
Ｄ ＦＩＦＯ５０中の最後の数ワードを読み取ることが
できる。
イクルについて論じる。図１０ａに示したように、ａｔ
＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグ
は、有効なデータが充填されたＲＤ ＦＩＦＯ５０中の
記憶位置の数（すなわち、「ｘ」、この場合、ｘは２ワ
ード、４ワードなどである）をあらゆるｍｃｌｋサイク
ルに対して示す。同様に、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏ
ｒｄｓ＿ｅｍｐｔｙフラグはあらゆるｍｃｌｋサイクル
に対して、ＷＲ ＦＩＦＯ５２中の空の記憶位置の数を
ＡＴＭ＿ＳＹＳブロック５４に示す。ＡＴＭ＿ＳＹＳブ
ロック５４は、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆ
ｉｌｌｅｄフラグのアサートとｒｄ＿ｄｏｎｅ信号のア
サートのいずれかに基づいていつａｔｍ＿ｒｄ＿ｅｎ信
号をアサートすべきかを判定する。図のように、ＡＴＭ
＿ＳＹＳブロック５４は、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏ
ｒｄｓ＿ｆｉｌｌｅｄフラグがアサートされているかぎ
り、必要に応じてａｔｍ＿ｒｄ＿ｅｎ信号をアサートす
ることができる。第１０ｍｃｌｋサイクルでａｔ＿ｌｅ
ａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがアサー
ト解除されると、次の（すなわち、第１１）ｍｃｌｋサ
イクルでａｔｍ＿ｒｄ＿ｅｎ信号がアサート解除され
る。しかし、ｒｄ＿ｄｏｎｅ信号をアサートすると、ａ
ｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグ
の状態は無効になる。図のように、第１１ｍｃｌｋサイ
クル中にｒｄ＿ｄｏｎｅ信号がアサートされ、ａｔ＿ｌ
ｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがアサ
ート解除されると、次の（すなわち、第１２）ｍｃｌｋ
サイクルでａｔｍ＿ｒｄ＿ｅｎ信号がアサートされる。
このように、もはや新しいワードを転送するシステム入
出力バス３８読取り活動がなく、そのためａｔ＿ｌｅａ
ｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがアサート
されないときには、ｒｄ＿ｄｏｎｅ信号を使用して、Ｒ
Ｄ ＦＩＦＯ５０中の最後の数ワードを読み取ることが
できる。
【００３９】次に、読取りデータ・ハンドシェーク・プ
ロセスを図１１に関連して論じる。プロセスＳ１５０
は、開始状態から始まり、プロセス・ステップＳ１５２
に進み、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌ
ｅｄフラグのアサートとｒｄ＿ｄｏｎｅ信号のアサート
のいずれかに基づいて、いつａｔｍ＿ｒｄ＿ｅｎ信号を
アサートすべきかを判定する。ａｔ＿ｌｅａｓｔ＿ｘ＿
ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがアサートされている
場合、プロセスＳ１５０は決定ステップＳ１５４に進
み、ａｔｍ＿ｒｄ＿ｅｎ信号をアサートすべきかどうか
問い合わせる。そうである場合、プロセスＳ１５０はプ
ロセス・ステップＳ１５６に進み、そこでａｔｍ＿ｒｄ
＿ｅｎ信号がアサートされ、プロセスＳ１５０は次い
で、決定ステップＳ１５２に戻る。ａｔｍ＿ｒｄ＿ｅｎ
信号をアサート解除する場合、プロセスＳ１５０はプロ
セス・ステップＳ１５８に進み、そこでａｔｍ＿ｒｄ＿
ｅｎ信号がアサート解除され、その時点で、プロセスは
決定ステップＳ１５２に戻る。
ロセスを図１１に関連して論じる。プロセスＳ１５０
は、開始状態から始まり、プロセス・ステップＳ１５２
に進み、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌ
ｅｄフラグのアサートとｒｄ＿ｄｏｎｅ信号のアサート
のいずれかに基づいて、いつａｔｍ＿ｒｄ＿ｅｎ信号を
アサートすべきかを判定する。ａｔ＿ｌｅａｓｔ＿ｘ＿
ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがアサートされている
場合、プロセスＳ１５０は決定ステップＳ１５４に進
み、ａｔｍ＿ｒｄ＿ｅｎ信号をアサートすべきかどうか
問い合わせる。そうである場合、プロセスＳ１５０はプ
ロセス・ステップＳ１５６に進み、そこでａｔｍ＿ｒｄ
＿ｅｎ信号がアサートされ、プロセスＳ１５０は次い
で、決定ステップＳ１５２に戻る。ａｔｍ＿ｒｄ＿ｅｎ
信号をアサート解除する場合、プロセスＳ１５０はプロ
セス・ステップＳ１５８に進み、そこでａｔｍ＿ｒｄ＿
ｅｎ信号がアサート解除され、その時点で、プロセスは
決定ステップＳ１５２に戻る。
【００４０】ｒｄ＿ｄｏｎｅ信号がアサートされている
場合、プロセスＳ１５０はプロセス・ステップＳ１７６
０に進み、そこでａｔｍ＿ｒｄ＿ｅｎ信号がアサートさ
れる。このように、もはや新しいワードを転送するシス
テム入出力バス３８読取り活動がなく、そのためａｔ＿
ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがア
サートされないときには、ｒｄ＿ｄｏｎｅ信号を使用し
て、ＲＤ ＦＩＦＯ５０中の最後の数ワードを読み取る
ことができる。次いで、プロセスＳ１５０は終了する。
場合、プロセスＳ１５０はプロセス・ステップＳ１７６
０に進み、そこでａｔｍ＿ｒｄ＿ｅｎ信号がアサートさ
れる。このように、もはや新しいワードを転送するシス
テム入出力バス３８読取り活動がなく、そのためａｔ＿
ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグがア
サートされないときには、ｒｄ＿ｄｏｎｅ信号を使用し
て、ＲＤ ＦＩＦＯ５０中の最後の数ワードを読み取る
ことができる。次いで、プロセスＳ１５０は終了する。
【００４１】次に、書込みデータ・ハンドシェーク・サ
イクルについて論じる。図１０ｂに示したように、ａｔ
＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフラグはあ
らゆるｍｃｌｋサイクルでの、ＷＲ ＦＩＦＯ５２中の
空の記憶位置の数をＡＴＭ＿ＳＹＳブロック５４に示
す。ＡＴＭ＿ＳＹＳブロック５４は、ａｔ＿ｌｅａｓｔ
＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフラグのアサートに基づ
いていつａｔｍ＿ｗｒ＿ｅｎ信号をアサートすべきかを
判定する。図のように、ＡＴＭ＿ＳＹＳブロック５４
は、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフ
ラグがアサートされているかぎり、必要に応じてａｔｍ
＿ｗｒ＿ｅｎ信号をアサートすることができる。第１０
ｍｃｌｋサイクルでａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ
＿ｅｍｐｔｙフラグがアサート解除されると、次の（す
なわち、第１１）ｍｃｌｋサイクルでａｔｍ＿ｗｒ＿ｅ
ｎ信号がアサート解除される。書込みがコア２２の制御
の下で行われ、システム入出力インタフェース２０が最
終的にＷＲ ＦＩＦＯ５２全体を空にするので、ＷＲ
ＦＩＦＯ５２に未処理のワードが残ることはない。その
結果、ｗｒ＿ｄｏｎｅ信号を使用する必要はなくなる。
イクルについて論じる。図１０ｂに示したように、ａｔ
＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフラグはあ
らゆるｍｃｌｋサイクルでの、ＷＲ ＦＩＦＯ５２中の
空の記憶位置の数をＡＴＭ＿ＳＹＳブロック５４に示
す。ＡＴＭ＿ＳＹＳブロック５４は、ａｔ＿ｌｅａｓｔ
＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフラグのアサートに基づ
いていつａｔｍ＿ｗｒ＿ｅｎ信号をアサートすべきかを
判定する。図のように、ＡＴＭ＿ＳＹＳブロック５４
は、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフ
ラグがアサートされているかぎり、必要に応じてａｔｍ
＿ｗｒ＿ｅｎ信号をアサートすることができる。第１０
ｍｃｌｋサイクルでａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ
＿ｅｍｐｔｙフラグがアサート解除されると、次の（す
なわち、第１１）ｍｃｌｋサイクルでａｔｍ＿ｗｒ＿ｅ
ｎ信号がアサート解除される。書込みがコア２２の制御
の下で行われ、システム入出力インタフェース２０が最
終的にＷＲ ＦＩＦＯ５２全体を空にするので、ＷＲ
ＦＩＦＯ５２に未処理のワードが残ることはない。その
結果、ｗｒ＿ｄｏｎｅ信号を使用する必要はなくなる。
【００４２】次に、書込みデータ・ハンドシェーク・プ
ロセスを図１２に関連して論じる。プロセスＳ１７０
は、開始状態から始まり、決定ステップＳ１７２に進
み、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフ
ラグがアサートされているかどうか問い合わせる。そう
である場合、プロセスＳ１７０はプロセス・ステップＳ
１７４に進み、そこでａｔｍ＿ｗｒ＿ｅｎ信号がアサー
トされ、その時点でプロセスＳ１７０は決定ステップＳ
１７２に戻る。ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅ
ｍｐｔｙフラグがアサート解除された場合、プロセスＳ
１７０はプロセス・ステップＳ１７６に進み、そこでａ
ｔｍ＿ｗｒ＿ｅｎ信号がアサート解除される。プロセス
Ｓ１７０は次いで、決定ステップＳ１７２に戻り、さら
にａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフラ
グを監視する。
ロセスを図１２に関連して論じる。プロセスＳ１７０
は、開始状態から始まり、決定ステップＳ１７２に進
み、ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフ
ラグがアサートされているかどうか問い合わせる。そう
である場合、プロセスＳ１７０はプロセス・ステップＳ
１７４に進み、そこでａｔｍ＿ｗｒ＿ｅｎ信号がアサー
トされ、その時点でプロセスＳ１７０は決定ステップＳ
１７２に戻る。ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅ
ｍｐｔｙフラグがアサート解除された場合、プロセスＳ
１７０はプロセス・ステップＳ１７６に進み、そこでａ
ｔｍ＿ｗｒ＿ｅｎ信号がアサート解除される。プロセス
Ｓ１７０は次いで、決定ステップＳ１７２に戻り、さら
にａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｅｍｐｔｙフラ
グを監視する。
【００４３】ＧＩＯインタフェース２４の設計および定
義により、具体的には、システム入出力バス３８がバッ
ク・ツー・バックＤＭＡ要求に適応し、かつコア２２の
セグメント化機能および再アセンブリ機能をサポートで
きるようになることによって、入出力帯域幅の利用度が
最大になる。そのような定義は、コア２２送信ロード要
求および受信アンロード要求のパイプライン化レベルに
も影響を及ぼす。この定義によって、読取り方向と書込
み方向のそれぞれでＧＩＯインタフェース２４を介して
２つまたは３つの要求を同時に待機させることもでき
る。ＧＩＯインタフェース２４によって、コア２２は、
ＲＤ ＦＩＦＯ５０が完全に満杯になり、あるいはＷＲ
ＦＩＦＯ５２が完全に空になるのを待つ必要なしにデ
ータを段階的に読み取り、あるいは書き込むことができ
る。読取り方向および書込み方向当たり３２ビットの二
重データ経路幅は、外部バッファ・メモリ・インタフェ
ース３４（図３）のデータ幅に一致し、そのため、ＧＩ
Ｏインタフェース２４を介して帯域幅が失われることは
ない。また、固定コア２２クロックの定義によって、そ
れぞれの異なるホスト・コンピュータ・システムおよび
バスと相互接続されたＮＩＣ１２のそれぞれの異なる実
施形態ごとにコア２２を変更する必要はなくなる。ｌａ
ｓｔ＿ｒｄ信号およびｌａｓｔ＿ｗｒ信号は、入出力バ
ス・ビット幅を制限せずに３２ビット、６４ビット、９
６ビット、１２８ビットなどの入出力データ経路実施態
様用の手段を提供する。
義により、具体的には、システム入出力バス３８がバッ
ク・ツー・バックＤＭＡ要求に適応し、かつコア２２の
セグメント化機能および再アセンブリ機能をサポートで
きるようになることによって、入出力帯域幅の利用度が
最大になる。そのような定義は、コア２２送信ロード要
求および受信アンロード要求のパイプライン化レベルに
も影響を及ぼす。この定義によって、読取り方向と書込
み方向のそれぞれでＧＩＯインタフェース２４を介して
２つまたは３つの要求を同時に待機させることもでき
る。ＧＩＯインタフェース２４によって、コア２２は、
ＲＤ ＦＩＦＯ５０が完全に満杯になり、あるいはＷＲ
ＦＩＦＯ５２が完全に空になるのを待つ必要なしにデ
ータを段階的に読み取り、あるいは書き込むことができ
る。読取り方向および書込み方向当たり３２ビットの二
重データ経路幅は、外部バッファ・メモリ・インタフェ
ース３４（図３）のデータ幅に一致し、そのため、ＧＩ
Ｏインタフェース２４を介して帯域幅が失われることは
ない。また、固定コア２２クロックの定義によって、そ
れぞれの異なるホスト・コンピュータ・システムおよび
バスと相互接続されたＮＩＣ１２のそれぞれの異なる実
施形態ごとにコア２２を変更する必要はなくなる。ｌａ
ｓｔ＿ｒｄ信号およびｌａｓｔ＿ｗｒ信号は、入出力バ
ス・ビット幅を制限せずに３２ビット、６４ビット、９
６ビット、１２８ビットなどの入出力データ経路実施態
様用の手段を提供する。
【００４４】当業者によって、本発明の真の範囲および
趣旨内で、前述の実施形態の修正および変形を行うこと
ができる。したがって、ある好ましい実施形態に関して
本発明を説明したが、当業者に明らかな他の実施形態も
本発明の範囲内である。したがって、本発明の範囲は、
特許請求の範囲によってのみ定義されるものである。
趣旨内で、前述の実施形態の修正および変形を行うこと
ができる。したがって、ある好ましい実施形態に関して
本発明を説明したが、当業者に明らかな他の実施形態も
本発明の範囲内である。したがって、本発明の範囲は、
特許請求の範囲によってのみ定義されるものである。
【図１】 ホスト・システムとＡＴＭコア機能ブロック
との間にインタフェースを提供する従来型のある手法を
示す図である。
との間にインタフェースを提供する従来型のある手法を
示す図である。
【図２】 ホスト・システムとＡＴＭコア機能ブロック
との間にインタフェースを提供する従来型の他の手法を
示す図である。
との間にインタフェースを提供する従来型の他の手法を
示す図である。
【図３】 本発明のデータ転送調和方法および装置を使
用する非同期転送モード・ネットワーク・インタフェー
ス回路を組み込んだ例示的なコンピュータ・システム・
ネットワークを示す図である。
用する非同期転送モード・ネットワーク・インタフェー
ス回路を組み込んだ例示的なコンピュータ・システム・
ネットワークを示す図である。
【図４】 本発明の一実施形態によるデータ転送調和方
法および装置を使用する非同期転送モード・ネットワー
ク・インタフェース回路のアーキテクチャを示す全体的
なシステム図である。
法および装置を使用する非同期転送モード・ネットワー
ク・インタフェース回路のアーキテクチャを示す全体的
なシステム図である。
【図５】 本発明の一実施形態による、図３のシステム
入出力インタフェース２０、汎用入出力（「ＧＩＯ」）
インタフェース２４、コア２２を示す詳細なブロック図
である。
入出力インタフェース２０、汎用入出力（「ＧＩＯ」）
インタフェース２４、コア２２を示す詳細なブロック図
である。
【図６】 図３ａに示した信号線を詳細に示すブロック
図である。
図である。
【図７】 システム入出力インタフェース２０とコア２
２との間の読取り制御ハンドシェーク信号に関するタイ
ミング・サイクルを示すタイミング図とシステム入出力
インタフェース２０とコア２２との間の書込み制御ハン
ドシェーク信号に関するタイミング・サイクルを示すタ
イミング図である。
２との間の読取り制御ハンドシェーク信号に関するタイ
ミング・サイクルを示すタイミング図とシステム入出力
インタフェース２０とコア２２との間の書込み制御ハン
ドシェーク信号に関するタイミング・サイクルを示すタ
イミング図である。
【図８】 図７ａに示した読取り制御ハンドシェーキン
グ・プロセスを示すフローチャートである。
グ・プロセスを示すフローチャートである。
【図９】 図７ｂに示した書込み制御ハンドシェーキン
グ・プロセスを示すフローチャートである。
グ・プロセスを示すフローチャートである。
【図１０】 図５に示した読取りデータ・ハンドシェー
ク信号のタイミング・サイクルを示すタイミング・チャ
ート、図６に示した書込みデータ・ハンドシェーク信号
のタイミング・サイクルを示すタイミング・チャートで
ある。
ク信号のタイミング・サイクルを示すタイミング・チャ
ート、図６に示した書込みデータ・ハンドシェーク信号
のタイミング・サイクルを示すタイミング・チャートで
ある。
【図１１】 図７ａに示した読取り制御ハンドシェーキ
ング・プロセスを示すフローチャートである。
ング・プロセスを示すフローチャートである。
【図１２】 図７ｂに示した書込み制御ハンドシェーキ
ング・プロセスを示すフローチャートである。
ング・プロセスを示すフローチャートである。
２０ システム入出力インタフェース ２２ ＡＴＭ層コア ２６ ローカル・スレーブ・インタフェース ３２ セル・インタフェース・ブロック ３４ 外部バッファ・メモリ・インタフェース ３６ クロック合成 ３８ システム入出力バス ４０ ＡＴＭセル・インタフェース ４４ 記憶ブロック ４５ ＲＸバッファ・メモリ ４６ ＴＸバッファ・メモリ ４８ ホスト ４９ ホスト・メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイーズ・ユン アメリカ合衆国 94063 カリフォルニア 州・レッドウッド シティ・セカンド ア ヴェニュ・1107・アパートメント 415
Claims (8)
- 【請求項１】 システム入出力（ＩＯ）機能ブロックと
非同期転送モード（ＡＴＭ）機能ブロックとの間のデー
タ転送の調和をとる方法であって、 （ａ）システム入出力機能ブロックからＡＴＭ機能ブロ
ックへのデータの読取りを要求する第１の信号をＡＴＭ
機能ブロックからシステム入出力機能ブロックに供給す
るステップと、 （ｂ）転送すべきデータに関係する位置情報をＡＴＭ機
能ブロックからシステム入出力機能ブロックに供給する
ステップと、 （ｃ）データを読み取る要求を肯定する第２の信号をシ
ステム入出力機能ブロックからＡＴＭ機能ブロックに供
給するステップとを含み、ステップ（ｂ）がステップ
（ｃ）から独立していることを特徴とする方法。 - 【請求項２】 （ｄ）ＡＴＭ機能ブロックからシステム
入出力機能ブロックへのデータの書込みを要求する第３
の信号をＡＴＭ機能ブロックからシステム入出力機能ブ
ロックに供給するステップと、 （ｅ）転送すべきデータに関係する位置情報をＡＴＭ機
能ブロックからシステム入出力機能ブロックに供給する
ステップと、 （ｆ）データを書き込む要求に肯定応答する第４の信号
をシステム入出力機能ブロックからＡＴＭ機能ブロック
に供給するステップとをさらに含み、ステップ（ｅ）が
ステップ（ｆ）から独立し、ステップ（ａ）ないし
（ｃ）がステップ（ｄ）ないし（ｆ）から独立している
ことを特徴とする請求項１に記載の方法。 - 【請求項３】 （ｄ）システム入出力機能ブロックから
データを読み取り、ＡＴＭ機能ブロックにデータを供給
するステップをさらに含み、データを読み取るステップ
がステップ（ａ）ないし（ｃ）とは非同期的であること
を特徴とする請求項１に記載の方法。 - 【請求項４】 （ｅ）ＡＴＭ機能ブロックに配置された
データをシステム入出力機能ブロックに書き込むステッ
プをさらに含み、書込みステップが、ステップ（ｄ）に
並行して行われることを特徴とする請求項３に記載の方
法。 - 【請求項５】 最後のデータ・ワードがシステム入出力
機能ブロックから読み取られたことを示す最後の読取り
信号をＡＴＭ機能ブロックからシステム入出力機能ブロ
ックに供給するステップをさらに含むことを特徴とする
請求項１に記載の方法。 - 【請求項６】 最後のデータ・ワードがシステム入出力
機能ブロックに書き込まれたことを示す最後の書込み信
号をＡＴＭ機能ブロックからシステム入出力機能ブロッ
クに供給するステップをさらに含むことを特徴とする請
求項２に記載の方法。 - 【請求項７】 データを転送するインタフェースであっ
て、 第１のバッファと第２のバッファとを有するシステム入
出力機能ブロックと、 システム入出力機能ブロックからＡＴＭ機能ブロックへ
のデータの読取りを要求する第１の信号をシステム入出
力機能ブロックに供給し、転送すべきデータに関係する
位置情報もシステム入出力機能ブロックに供給するＡＴ
Ｍ機能ブロックとを備え、 システム入出力機能ブロックが、データを読み取る要求
を肯定する第２の信号をＡＴＭ機能ブロックに供給し、
位置情報が第２の信号の提供とは独立に供給されること
を特徴とするインタフェース。 - 【請求項８】 非同期転送モード・ネットワークにおい
てデータを転送するシステムであって、 ホスト・プロセッサと、 ホスト・プロセッサに結合されたメモリと、 ホスト・プロセッサに結合されたシステム入出力バス
と、 インタフェースとを備え、このインタフェースが、 システム入出力バスに結合され、第１のバッファと第２
のバッファとを有するシステム入出力機能ブロックと、 システム入出力機能ブロックに結合され、システム入出
力機能ブロックからＡＴＭ機能ブロックへのデータの読
取りを要求する第１の信号をシステム入出力機能ブロッ
クに供給し、転送すべきデータに関係する位置情報もシ
ステム入出力機能ブロックに供給するＡＴＭ機能ブロッ
クとを備え、 システム入出力機能ブロックが、データを読み取る要求
を肯定する第２の信号をＡＴＭ機能ブロックに供給し、
位置情報が第２の信号の提供とは独立に供給されること
を特徴とするシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/554,074 | 1995-11-06 | ||
| US08/554,074 US5745684A (en) | 1995-11-06 | 1995-11-06 | Apparatus and method for providing a generic interface between a host system and an asynchronous transfer mode core functional block |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09265439A true JPH09265439A (ja) | 1997-10-07 |
Family
ID=24211964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30866196A Pending JPH09265439A (ja) | 1995-11-06 | 1996-11-06 | ホスト・システムと非同期転送モード・コア機能ブロックとの間の汎用インタフェースを行う装置および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5745684A (ja) |
| EP (1) | EP0774717A1 (ja) |
| JP (1) | JPH09265439A (ja) |
| SG (1) | SG75104A1 (ja) |
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| JP2006525587A (ja) * | 2003-05-07 | 2006-11-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データを伝送する処理システム及び方法 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070227 |