CN100395715C

CN100395715C - 微型计算机的逻辑开发装置

Info

Publication number: CN100395715C
Application number: CNB028043642A
Authority: CN
Inventors: 樋口崇; 今田昭吾; 柏原俊浩
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-11-30
Filing date: 2002-11-29
Publication date: 2008-06-18
Anticipated expiration: 2022-11-29
Also published as: CN1529854A; KR100606946B1; US20070143091A1; EP1452968A4; US20040031003A1; WO2003046725A1; US7650274B2; US7283946B2; KR20030074752A; EP1452968A1

Abstract

一种可以确保领先逻辑所需要的CPU功能、与领先系统配合的资源数，可以短时间开发实现I/O信息的可靠的通信和CPU的运算处理能力的提高的嵌入用微型计算机的，开发嵌入电子控制单元中使用的嵌入用微型计算机领先逻辑的装置。构成包括：用第1内部总线连接第1CPU、第1存储器、和外部进行通信的第1接口的母板；用第2内部总线连接第2CPU、第2存储器、用软件模拟实现微型计算机的外围装置的模拟微型计算机外围装置、和外部进行通信的第2接口的芯板；连接母板和芯板的PCI总线；其中把该开发装置置换为嵌入用微型计算机使领先逻辑工作。

Description

微型计算机的逻辑开发装置

技术领域

本发明涉及微型计算机的逻辑开发装置，特别涉及用于开发在被嵌入到电子控制机器中使用的嵌入用微型计算机中的逻辑开发的装置。

背景技术

以往，由电子控制机器的控制，例如由ECU(电子控制单元)控制的引擎(发动机)的控制，为了实现与排气限制等的法规要求以及微型计算机性能提高相适应的性能提高，需要年年改进，而现实状况是领先于现有的ECU性能开发新的逻辑。因此，领先的逻辑，往往成为期待性能提高的下一代微型计算机的目标。并且，根据领先的逻辑所需要的性能，选择性能提高后的下一代微型计算机。

但是，因为嵌入性能提高后的下一代微型计算机的ECU实际并不存在，所以上述领先的逻辑，在大多数情况下把现实的微型计算机作为基础进行开发。

但是，当使用嵌入现有的微型计算机的ECU进行领先的逻辑的开发时，存在以下的问题。

(1)微型计算机的CPU的处理能力不足。

(2)微型计算机的存储器的容量不足。

(3)外围资源(リソ一ス)不足。

(4)开发制作下一代ECU需要时间。

因此，由于存在这样的问题，下一代微型计算机的开发落后，阻碍了由嵌入有该下一代微型计算机的ECU控制的电子控制机器的新产品的开发。

进而，嵌入到现有的电子控制机器中的嵌入用微型计算机，为了控制电子控制机器的成本，在现有的系统中以最佳的规格选择CPU性能，以及外围功能，另外，因为把CPU、微型计算机外围资源嵌入1个封装(パツケ一ジ)中，所以各自的功能变更只要微型计算机不变更是不可能的。另外，为了进行嵌入用微型计算机的逻辑开发，对于CPU功能需要处理领先的逻辑所需要的处理性能，在微型计算机外围资源中需要确保与领先的系统配合的资源。进而，在每次开发新的微型计算机时，需要与微型计算机一致地制作ECU。

发明内容

因而，本发明的第1个目的在于提供一种微型计算机的逻辑开发装置，它能消除伴随这样的领先逻辑开发的问题，对于CPU功能可以确保为了处理领先逻辑所需要的性能，对于微型计算机外围资源，可以确保与领先系统配合的资源，可以以短时间开发能实现领先逻辑的嵌入用微型计算机，同时，可以反复利用。

这样的领先逻辑的开发装置，可以通过把嵌入到现有的电子控制机器中的嵌入用微型计算机置换为设置在外部的高性能的微型计算机来实现。

另外，这样的微型计算机的逻辑开发装置的ECU，一般可以由具备微型计算机的CPU功能的母板、具备微型计算机的输入输出(I/O)资源功能的芯板(コアボ一ド)，以及，具备硬件功能的接口板(以后，称为IF板)构成。母板和芯板间用PCI总线(外围机器相互连接总线)连接，进行I/O信息的通信。各板自身的性能，由安装在各板上的零件性能确定，但能否把各板的性能作为微型计算机的逻辑开发装置自身的性能有效地调动，已知受到在母板和芯板间的I/O信息的通信速度、母板和芯板中的运算处理能力的影响很大。

另一方面，例如，当电子控制机器是高性能的引擎控制系统的情况下，已知还有以下问题。

(1)由于I/O数据的异常对引擎控制系统的影响大。

(2)以严格的定时进行I/O操作时的处理增加，处理时间增大。

(3)数据处理量多的运算处理增加。

因而，本发明的第2个目的在于提供一种微型计算机的逻辑开发装置，它在可以实现母板和芯板之间的I/O信息的可靠通信的同时，可以实现提高I/O信息通信的速度，以及母板和芯板的运算处理能力的提高，可以与更高性能的引擎控制系统相适应。

实现上述第1个目的的本发明的第1方式的微型计算机的逻辑开发装置，是开发嵌入电子控制单元中使用的嵌入用计算机的逻辑的装置，其特征在于，具备：至少具备进行逻辑处理的第1中央处理装置、存储包含逻辑程序的数据的第1存储器、和外部进行通信的第1接口，以及连接它们的第1内部总线的中央部件(ブロツク)；至少具备用软件模拟实现微型计算机的外围装置的模拟微型计算机外围装置、和外部进行通信的第2接口，以及连接它们的第2内部总线的外围部件；以及连接中央部件和外围部件的接口总线；其中，由用这些中央部件和外围部件以及接口总线，替换嵌入用微型计算机进行逻辑动作。

另外，可以是把该构成作为第1方式，可以是：在外围部件上设置比第1中央处理装置处理能力低，并且用于由接口总线进行通信的第2中央处理装置、至少存储在通信中使用的数据的第2存储器的第2方式；具备安装有输入输出电路的接口电路的部件，在把该接口电路部件与外围部件连接的状态下，可以置换为电子控制单元使用的第3方式。

进而，可以是以下的方式。

(1)在中央部件上，设置有第1计时器的第4方式。

(2)第2存储器，由与接口总线连接的共用存储器，和与第2内部总线连接的内部存储器构成的第5方式。

(3)在外围部件中，可以追加地构成模拟微型计算机外围装置的第6方式。

(4)在外围部件上，进一步设置有进行时间管理的第2计时器的第7方式。

而后，在第1方式中，可以是以下的构成。

第8方式，其特征在于，在第1存储器中，具备由在每一规定时间执行的时间系处理应用程序、在每一规定的事件发生时与时间无关地执行的非时间系处理应用程序构成的控制应用程序；在第1中央处理装置中，具备至少进行时间系中断处理和非时间系中断处理的虚拟中断控制功能；在第1接口中，具备通过上述接口总线至少发送接收数据以及中断事件信息的通信软件；第2中央处理装置，使用第2存储器和第2接口通过第1接口和接口总线进行与中断事件和数据的收发有关的通信，向模拟微型计算机外围装置提供输入功能和输出功能。

第9方式，第8方式的输入功能是输入端口、锁存端口、A/D变换，以及捕捉，输出功能是输出端口、脉冲输出、比较、串行。

第10方式，在第8方式中，在第2存储器上设置有与接口总线连接的共用存储器，模拟微型计算机外围装置，通过该共用存储器和接口总线，在第1存储器的时间系处理应用程序和非时间系处理应用程序之间进行数据的发送接收。

第11方式，在第10方式中，在共用存储器中设置有通信同步计数器，由该通信同步计数器，在模拟微型计算机外围装置和非时间系处理应用程序之间，取得数据的发送接收的同步。

第12方式，在第10方式或者第11方式中，不以规定的采样周期固定模拟微型计算机外围装置的处理起动定时而设置为任意，以在中央部件中的非时间系处理应用程序的处理结束时刻作为模拟微型计算机外围装置的下一处理起动定时。

第13方式，在第12方式中从模拟微型计算机外围装置的处理起动定时开始，到在中央部件中的非时间系处理应用程序的处理结束的时间，当超过预先确定的判定时间时，强制进行模拟微型计算机外围装置的处理的起动。

第14方式，在第12或者第13方式中，通过接口总线把在模拟微型计算机外围装置中产生的中断事件传递到第1部件，进行非时间系处理应用程序的处理，以非时间系处理应用程序的处理结束时刻作为模拟微型计算机外围装置的下一处理起动定时。

第15方式，在第12方式至第14方式的任意方式中，在非时间系处理应用程序一方，在模拟微型计算机外围装置中发生的中断事件中预先设定优先顺序，按照优先顺序非时间系处理应用程序处理通过接口总线传递到中央部件的中断事件。

第16方式，在第12方式至第15方式的任意方式中，当没有任何在模拟微型计算机外围装置中发生的中断事件时，省略通过接口总线向中央部件的信息传递。

第17方式，在第12方式至第16方式的任意方式中，在非时间系处理中，在计时器值取得请求时，用来自在中央部件内的第1计时器的计时值补正在接口总线中取得的计时值。

第18方式，在第9方式中，当根据来自第2部件的中断请求，在控制应用程序中把使用了在输出功能中的比较功能的脉冲输出请求输出到第2部件时，从控制应用程序，输出选择被设定在比较功能的输出端子上的一般输出端口功能进行即时输出的立即输出，和选择被设置在比较功能的输出端子上的比较输出功能、设定输出时刻、输出电平进行输出预定的定时的输出的至少一方。

第19方式，在第18方式中，为了对于来自控制应用程序的，立即输出，或者，定时的输出，还是对于这些输出的任何组合，外围部件中的模拟微型计算机外围装置都可以对应。

第20方式，在第19方式中，来自控制应用程序的，立即输出，或者，定时的输出，补正在通过接口总线传递到外围部件上时的、经由接口总线产生的，从输出请求开始到实际的输出的延迟时间。

第21方式，在第20方式中，根据信号的种类判定是需要从输出请求到实际的输出的延迟时间的补正，还是不需要，只在需要补正这种信号的情况下，执行补正。

进而，在以上的全部方式中，可以分别由通用端口构成第1至第3部件。另外，本发明的微型计算机的逻辑开发装置，可以有效地适用在电子控制内燃机用的微型计算机中。

如果采用如上所述那样构成的本发明的第1至第20方式的微型计算机的逻辑开发装置，则可以消除伴随微型计算机的逻辑开发的问题，对于CPU功能，可以确保为了处理新的逻辑、下一代逻辑等所需要的处理性能，对于微型计算机外围资源，可以确保与新系统、下一代系统配合的资源，可以以短时间开发可以实现新逻辑、下一代逻辑的嵌入用微型计算机。另外，本发明的微型计算机的逻辑开发装置，因为可以在逻辑开发时反复使用，所以可以降低开发成本。

另外，实现上述第2目的的本发明的微型计算机的逻辑开发装置，可以采取以下第21至第44的方式。

第21方式，在由具备高速运算功能、存储器以及通信功能的中央部件，具备用软件模拟实现微型计算机外围装置的模拟微型计算机外围装置、运算功能以及通信功能的、用PCI总线和中央部件连接的外围部件，具备相当于电子控制单元的硬件的电路、与外围部件连接的接口电路部件构成的开发被嵌入电子控制单元中使用的嵌入用微型计算机的逻辑的装置中，在用中央部件实施的、运算处理和存储器的输入输出操作混合存在的应用程序处理中，在处理单位的分割前后只汇集输入输出操作中的输入输出信息，一并由PCI总线进行和外围部件的通信处理。

在第22方式中，第21方式的中央部件，具备进行运算处理和存储器的输入输出操作混合存在的应用程序处理的第1部件，和进行只是运算处理的应用程序处理的第2部件。

在第23方式中，第22方式的中央部件，与第2部件的应用程序处理相比先优先进行第1部件的应用程序处理。

在第24方式中，第22或者第23方式的中央部件，把在第1部件的应用程序处理中的输入输出操作的信息，一边和外围部件取得同步的一边进行发送接收。

在第25方式中，从第22至第24方式的第1部件中的处理，分为不依赖外部状态并且在处理中包含上述输入输出操作的时间同步处理，和根据外部状态检测事件信息进行与该事件信息同步的处理的非时间系同步处理这2个处理。

在第26方式中，第25方式的事件信息，被包含在从外围部件输入到中央部件的中断信号中的中断标志信息，第1部件，在把该中断信号作为触发器起动输入输出操作和运算处理时，根据中断标志信息进行各中断处理。

在第27方式中，从第22到第26的方式的第2部件，和外围部件的动作无关地以定期时间间隔进行运算处理。

在第28方式中，第23方式的中央部件，在外围部件中的输入输出操作处理的执行中的输入输出处理结束等待状态期间，执行第2部件的应用程序处理。

在第29方式中，第22方式的第1部件，由来自外围部件的中断信号起动，第2部件由中央部件的内部系统起动。

在第30方式中，第22方式的中央部件，在第2部件的应用程序处理中的某一处理结束时，从计数前次的第1部件的应用程序处理结束开始的处理时间，在该处理时间超过规定时间的情况下，禁止某一处理的结果的数据的交接处理。

在第31方式中，在从第21至第30方式的外围部件上，设置在存储对中央部件的输入信息的同时，存储来自中央部件的输出信息的PCI存储器，该PCI存储器的输入信息的存储区域和输出信息的存储区域被分开。

在第32方式中，第31方式的外围部件，在来自中央部件的输出信息完全被写入PCI存储器中后，从PCI存储器读出信息。

在第33方式中，从第21至第32方式的中央部件以及外围部件，在使用PCI总线进行通信时，只抽出数据值变化了的部分进行发送。

在第34方式中，在第25或者第26方式的中央部件和外围部件之间，除了PCI总线外，还设置有从外围部件向中央部件送出中断信号的中断信号线，和从中央部件向外围部件送出同步信号的同步信号线。

在第35方式中，第34方式的外围部件，通过中断信号线发送中断标志信息，在该中断标志信息中加上在外围部件中生成的时间同步定时信号，当以同一采样定时检测出多个标志的情况下，根据各标志的优先程度，中央部件进行中断处理的调停。

在第36方式中，第35方式的外围部件，在把中断标志信息发送到中央部件后，无条件地清除中断标志信息。

在第37方式中，第36方式的外围部件，当没有中断标志信息的情况下，停止对中央部件的发送处理。

在第38方式中，设置有多个从第21至第37方式的外围部件。

在第39方式中，第38方式的多个外围部件，分散从中央部件输入的输入输出处理进行并行处理。

在第40方式中，通过和各外围部件的同步信号的发送接收，进行由第39方式的多个外围部件进行的并行处理。

在第41方式中，当在第22方式的第1部件中的应用程序处理的处理单位大的情况下，第1部件，分割该处理单位进行处理。

在第42方式中，第41方式的应用程序处理的处理单位，被分割为高优先度的处理单位和低优先度的处理单位。

在第43方式中，第41方式的应用程序处理的处理单位，被分成不依赖外部状态并且在处理中包含上述输入输出操作的时间同步处理，和根据外部状态检测事件信息进行和该事件同步的处理的非时间系同步处理这2个处理单位。

在第44方式中，第43方式的时间同步处理和非时间系同步处理，分别被进一步分割为高优先度的处理单位和低优先度的处理单位。

进而，在以上的全部方式中，可以分别用通用的板(ボ一ド)构成中央部件、外围部件、接口电路部件。另外，本发明的微型计算机的逻辑开发装置，可以有效地适用于内燃机的控制用微型计算机。

如果采用以上那样构成的本发明的第21至第44方式的微型计算机的逻辑开发装置，则可以消除伴随微型计算机的逻辑开发的问题，对CPU功能可以确保为了处理新的逻辑、下一代逻辑所需要的处理性能，对于微型计算机外围设备，可以确保与新系统、下一代系统配合的资源，可以在短时间开发可以实现新的逻辑、下一代逻辑等的嵌入用微型计算机。另外，本发明的微型计算机的逻辑开发装置，因为可以在逻辑开发时反复利用，所以可以降低开发成本。

附图说明

根据附图所示的实施例详细说明本发明的上述以及其他的目的、特征、优点等。

图1是展示成为本发明背景的电子控制式引擎的控制系统中的ECU构成的系统结构图。

图2是展示在开发图1的ECU的逻辑时的本发明的微型计算机的逻辑开发装置的整体构成的说明图。

图3是把本发明的微型计算机的逻辑开发装置的系统构成和以往的电子机器控制用的ECU的构成比较进行展示的方框结构图。

图4是展示图3的母板和芯板的内部构成的一实施例的方框结构图。

图5A是展示在以往的ECU中输入数目增加时的对应的方框图。

图5B是与图5A对应的本发明的ECU的方框结构图。

图6是展示本发明的微型计算机的逻辑开发装置的母板和芯板的软件构成的结构图。

图7是展示在本发明的微型计算机的逻辑开发装置中的使用了共用存储器的芯板和母板的通信方法的一实施例的流程图。

图8是展示为了实现图7的通信方法而设置在芯板上的共用存储器的构成以及功能的说明图。

图9是说明在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的数据通信的同步方法的一实施例的流程图。

图10是在图9中说明的通信同步方法的定时图。

图11是说明在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的数据通信的同步方法另一实施例的流程图。

图12是在图11中说明的通信同步方法的定时图。

图13是说明在本发明的微型计算机的逻辑开发装置中使用的通信同步方法中的故障保护(フエ一ルセ一フ)的流程图。

图14A是说明在本发明的微型计算机的逻辑开发装置中由芯板检测出的中断事件的设置以及清除方法的图。

图14B是展示本发明的微型计算机的逻辑开发装置中的中断事件的控制方法的流程图。

图15A、15B是展示在图14中说明的中断事件的控制方法中在中断事件中设定优先度时的中断顺序的流程图。

图16是展示在本发明的微型计算机的逻辑开发装置中的使用PCI总线的通信处理中的负荷减轻方法的流程图。

图17是说明在本发明的微型计算机的逻辑开发装置的母板中的使用计时器的处理方法的流程图。

图18A是展示在本发明的微型计算机的逻辑开发装置中的使用了比较(コンペア)功能的脉冲输出处理方法的2个模式的波形图。

图18B是展示在本发明的微型计算机的逻辑开发装置中的使用了比较功能的脉冲输出处理方法的，表示母板内的处理顺序的流程图。

图19A是展示在本发明的微型计算机的逻辑开发装置中的使用了比较功能的脉冲输出请求模式的种类的组合图。

图19B是展示在脉冲请求中的数据格式的图。

图20A、20B是展示图19的脉冲输出请求方法的详细情况的流程图。

图21是说明在本发明的微型计算机的逻辑开发装置中的使用了比较功能的脉冲输出请求中的脉冲输出的补正方法的图。

图22是说明在本发明的微型计算机的逻辑开发装置中的使用了比较功能的脉冲输出请求中的脉冲输出的补正方法的时间图。

图23是表示补正后波形的波形图。

图24A、24B是说明在本发明的微型计算机的逻辑开发装置中使用了比较功能的脉冲输出请求中的脉冲输出的补正方法的变形例的时间图。

图25是展示本发明的微型计算机的逻辑开发装置的母板和芯板的软件构成，以及IF板的硬件构成的结构图。

图26是展示I/O操作和运算的混合软件的处理方法的定时图。

图27是展示图26的母板中的输入信息的取得、应用程序处理以及输出请求的确定的详细情况的软件结构图。

图28是比较展示I/O处理和运算处理混合存在的处理和只是运算处理的内容的比较图。

图29是展示在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的I/O操作和运算的混合软件处理方法的，利用I/O处理结束等待时间实施只是运算的处理的方法的定时图。

图30是展示本发明的微型计算机的逻辑开发装置中的母板和芯板的软件的整体构成的说明图。

图31是说明在本发明的微型计算机的逻辑开发装置中的母板的，I/O操作和运算操作混合存在的部件(ブロツク)和只是运算处理的部件的优先度的图。

图32是基于图31中说明的优先度的，母板和芯板之间的通信方法的定时图。

图33A是展示用于实施PCI数据的破坏防止的结构的图示。

图33B是说明在本发明的微型计算机的逻辑开发装置中的PCI总线的通信内容的流程图。

图34是说明在PCI通信方法中的PCI数据的破坏防止方法的说明图。

图35是展示在图34中说明的PCI通信方法中的PCI存储器上的数据确定的确认方法的顺序的流程图。

图36是说明在PCI通信方法中的PCI通信负荷的降低方法的说明图。

图37是说明PCI数据的压缩解压缩方法的说明图。

图38A、38B是说明在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的同步处理的流程图。

图39是在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的同步处理中，在采样期间发生了任何中断事件时的定时图。

图40是在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的同步处理中，在中断事件间歇时的定时图。

图41是在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的同步处理中，在发生时间同步事件时的定时图。

图42是展示在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的同步处理中，使用多个芯板进行同步处理时的数据流的说明图。

图43是说明在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的同步处理中，在使用多个芯板时的PCI通信方法的说明图。

图44是展示在本发明的微型计算机的逻辑开发装置中的母板和芯板之间的同步处理中的，同步信号控制的定时图。

图45A、45B是说明在本发明的微型计算机的逻辑开发装置中，在应用程序处理单位大时，分割应用程序处理时的分割处理的方法的图。

图46是说明图25的分割处理方法中的分割控制方法的说明图。

图47A、47B是说明在本发明的微型计算机的逻辑开发装置中的中断控制器的处理的流程图。

具体实施方式

以下，使用附图根据具体实施例详细说明本发明的实施方式，在以下的实施例中，作为适用本发明的电子控制机器，说明电子控制式内燃机(内燃机以下称为引擎)。

图1是展示以往的电子控制式引擎的控制系统中的ECU(电子控制单元)1的构成的系统结构图，在电子控制式引擎中，向ECU1输入引擎转速信号、车速信号等的脉冲输入、来自水温传感器、吸气温度传感器等的模拟输入，以及起动开关、电气负荷开关、档位位置开关、空调信号等的数字输入。ECU1的构成具备：处理这些输入信号的嵌入用微型计算机2、作为放大在嵌入用微型计算机2中处理的信号并进行输出的ECU输入输出电路的驱动器16。从该ECU1输出的信号，是对档位控制电磁阀(ソレノイド)、VVT(可变配气相位)电磁阀的模拟输出，点火信号、燃料喷射信号等的脉冲输出、ISC(怠速控制)用的脉冲输出，以及检查引擎灯、主继电器、空调切换(カツト)信号等的数字信号等。

嵌入用微型计算机2，把进行运算处理的存储器9和CPU10，以及进行输入输出(I/O)控制的外围资源收纳在1个封装中。在外围资源中，有输入系统的资源和输出系统的资源。在图1中，作为输入系统的资源，展示了处理数字信号的输入端口3和锁存端口4、处理模拟输入的A/D转换器5，以及处理脉冲输入的捕获(キヤプチヤ)6，作为输出系统的资源，展示输出数字输出的输出端口12、输出脉冲输出的PWM(脉冲幅度调制器)13和比较(コンペア)14，以及输入输出模拟输出的串行(端口)15。这些外围资源由内部总线11与存储器9以及CPU10相互连接。另外，在嵌入用微型计算机2的内部，除了这些外围资源外，还设置有内部计时器7、嵌入控制器8。

在电子控制式引擎的控制系统中，把来自表示车辆的运行状态的各传感器、开关类的信号取入ECU1。在ECU1的输入电路中信号处理输入信号，并输入到嵌入用微型计算机2中。被输入的信号在上述输入系统的外围资源中被变换为CPU值，在作为运算部的存储器9和CPU10中根据输入信号检测出车辆状态，制作与车辆状态相应的输出请求信号。该输出请求信号在上述输出系统的外围资源中被变换为输出信号，从嵌入用微型计算机2中输出。作为ECU1的输入输出电路的驱动器16根据该输出信号驱动被安装在车辆上的各执行机构，其输出控制的结果如虚线所示，被反映为来自车辆的输入信号。

图2是展示在图1中说明的ECU1安装到汽车(车辆)18上的位置的图。EUC1被安装在装有车辆18的引擎19的引擎室内。另外，在图2中，展示本发明的微型计算机的逻辑开发装置20。本发明的微型计算机的逻辑开发装置20，如该图所示，拆下与安装在车辆18上的ECU1连接的连接器，可以用连接电线20A直接与该连接器连接使用。21是用于监视微型计算机的逻辑开发装置20状态的显示器，22是作为用于改变微型计算机的逻辑开发装置20的设定的输入装置的键盘。

进而，本发明的微型计算机的逻辑开发装置20，除了可以这样直接连接车辆18使用外，由个人计算机24的控制工作，如果与可以模拟发生车辆的各种运行状况的车辆运行状况发生装置23连接，则即使在没有车辆的状态下，也可以开发电子控制式引擎用嵌入微型计算机的逻辑。

图3是把可以如图2那样连接使用的本发明的微型计算机的逻辑开发装置20的系统构成，和以往的电子控制式引擎(电子控制机器)用的ECU1的构成比较进行展示的图。如上所述，在ECU1中，有嵌入用微型计算机2，和由驱动器16构成的ECU输入输出电路28，由ECU连接器29与车辆一侧的电子机器连接。另外，在嵌入用微型计算机2中，有被存储在存储器9中由CPU10读出使用的软件(引擎控制应用程序：在图中把引擎记述为ENG)25，和微型计算机外围资源26，可以用内部总线11相互进行数据的接收发送。

另一方面，如图2所述，在该ECU1中置换使用的本发明的微型计算机的逻辑开发装置20，在本实施例中，由母板(マザ一ボ一ド)30、芯板(コアボ一ド)40以及IF板50这3块板构成。母板30和芯板40是与ECU1的嵌入用微型计算机2对应的板，IF板50是与ECU1的ECU输入输出电路28对应的板。而后，母板30和芯板40，用作为高速总线接口的PCI总线39连接。

在母板30中，设置有被存储在后述的存储器中由CPU读出使用的软件(ENG控制应用程序)31、用于通过PCI总线39进行通信的PCI通信软件32。使用了PCI总线39的PCI通信处理，是在PCI总线39中运载与模拟微型计算机外围资源(以后外围资源简称为外围)42发送接收的数据的通信处理。在该母板30上，当开发下一代的ECU时，重要的是具备可以承担下一代ECU的领先逻辑的开发的运算性能、存储器容量。

进而，现有的引擎控制用微型计算机的性能，因为CPU是64MHz，存储器是1M字节左右，所以如果使用在个人计算机等中使用的通用设备，则可以说性能过剩，在长时间内怎样使用都可以。

另外，在芯板40中，包含CPU和存储器，有用于和上述的PCI总线39进行通信的PCI通信软件41、与嵌入用微型计算机2的微型计算机外围资源26对应的模拟微型计算机外围(FPGA：Field Programmable GateArray)42，可以用内部总线43相互进行数据的发送接收。在IF板50上，设置与ECU1的ECU输入输出电路28对应的ECU输入输出电路51，和ECU连接器29。ECU输入输出电路51，以标准电路部件单位独立，由其组合构成，对输入输出电路的变更可以灵活地对应。

图4是展示图3的母板30和芯板40的，硬件构成的一实施例的图。在母板30中，有用于存储在图3中说明的软件(ENG控制应用程序)的存储容量大的存储器31、通用的高性能的CPU(例如，工作频率是850MHz)33、内部计时器35、与PCI总线39连接的PCI总线接口36，以及相互连接它们的内部总线37。

在芯板40上，有与PCI总线39连接的PCI总线接口44、比被安装在母板30上的CPU33等级低的CPU45、实现和微型计算机外围的功能同等功能的模拟微型计算机外围(FPGA)42、内部总线43、与PCI总线连接的共用存储器46，以及与内部总线43连接的内部存储器47。另外，被安装在芯板40上的CPU45，只要有可以进行PCI通信处理的处理能力(例如，在通用32位CPU中工作频率是16MHz)即可。芯板40的功能，经由PCI总线39接收在以往的ECU1中的ENG控制应用程序(软件)25和微型计算机外围26发送接收的数据，交给模拟微型计算机外围(FPGA)42。

连接到IF板50上的各EPGA42可以由软件组成，可以灵活地与微型计算机外围的变更对应。即，可以与想增加通道数的情况，和想追加新的功能的资源等的情况对应。

以往，当嵌入用微型计算机2的资源不足的情况下，如图5A所示，在嵌入用微型计算机2的前段部分上追加外挂ADC(A/D转换器)17，但在本发明的微型计算机的逻辑开发装置20中，因为母板的存储器9的容量大，另外，CPU10的处理速度快，所以可以容易实现使图5A的AD转换器5和外挂AD转换器17一致的，如图5B所示的，具备有在微型计算机的资源所需要的输入数的AD转换器5A。因此，在本发明的微型计算机的逻辑开发装置20中，不需要用于弥补微型计算机的资源的不足的扩展I/O(输入输出装置)功能。

图6是展示在本发明的微型计算机的逻辑开发装置20中的，母板30和芯板的软件构成的结构图。在电子控制机器是电子控制式引擎的情况下，母板30中的ENG控制应用程序31，被分为时间系中断处理和非时间系中断处理这2个处理。时间系中断处理，是不依赖于外部状态，以一定的时间感觉定期进行的处理。另一方面，非时间系中断是依赖于外部状态，即，依赖于引擎的运行状态产生的处理。在该非时间系中断处理中，例如有引擎的转速信号、车速信号、燃料的喷射定时信号、点火定时信号等的中断处理。

在此，如果把根据这样的外部状态变化的情况称为事件，则非时间系中断处理，可以说是通过外部状态检测事件信息，与该事件同步地进行的处理。在图6中，该事件流用虚线表示，数据流用实线表示。

在母板30的ENG控制应用程序31中，为了进行上述那样的时间系中断处理和非时间系中断处理，CPU33具有作为虚拟(仮想)微型计算机外围的功能。在该虚拟微型计算机外围上，设置有产生时间系中断和非时间系中断的虚拟中断控制器34，和虚拟I/O寄存器38。另外，PCI通信软件32，作为数据，处理中断事件信息和I/O寄存器数据。35是在时间系中断处理中使用的内部计时器。有关在虚拟I/O积存器38和PCI总线39中的计时值以后叙述。

另一方面，在芯板40一侧的模拟微型计算机外围42上，和以往的微型计算机外围26一样，设置有端口、锁存、PWM、串行、比较，以及捕获的各功能。另外，PCI通信软件41，作为数据，处理中断事件信息、I/O寄存器数据。进而，在芯板40上，内置有产生事件流的计时器48。另外，在PCI总线39上，包含中断指示用的1个系统的总线。

以下，基于具体实施例详细说明如图6所示那样事件信息和数据流的本发明的微型计算机的逻辑开发装置20中的PCI通信方法、通信同步方法、故障保护方法、中断控制方法(中断事件的设置和清除方法，中断优先度管理方法)、PCI通信的处理负荷的减轻方法、计时器处理方法、使用比较功能的脉冲输出处理方法、脉冲输出请求方法，以及脉冲输出补正方法。

(1)PCI通信方法(共用存储器的使用)

图7是展示本发明的微型计算机的逻辑开发装置20中的，使用了在图4中说明的共用存储器46的芯板40和母板30的通信方法的一实施例的图。另外，图8是展示为了实现图7的通信方法而被设置在芯板40上的共用存储器46的构成以及功能的图。

如果通过在图6中说明的芯板40的计时器48，成为I/O采样周期(例如，100μs)，则在步骤701中进行对输出信息的PCI通信软件41的设置，从共用存储器46中取得输出信息，交给模拟微型计算机外围(FPGA)42。在下一步骤702中，进行输入信息的设置，从模拟微型计算机外围(FPGA)42取得输入信息，存储在共用存储器46中。而后，在步骤703中从芯板40对母板30进行中断请求，该例程(ル一チン)结束。

在母板30一侧，根据来自该芯板40的中断请求，开始非时间系处理。在步骤711中，通过PCI通信软件32进行PCI接收处理，经由PCI总线39从共用存储器46读出输入的信息，公开给ENG控制应用程序31。在步骤712中，在ENG控制应用程序31中进行非时间系处理。而后，在步骤713中进行PCI发送处理，通过PCI通信软件32，在EGN控制应用程序31中的非时间系处理的计算结果的输出信息，经由PCI总线39被写入共用存储器46，该例程结束。

另一方面，在母板30一侧，可以和来自芯板40的中断请求无关地，在ENG控制应用程序31中执行时间系处理。该时间系处理，通过母板30内的计时器35，例如，以1ms周期执行。在该时间系处理中，在步骤721中由PCI通信软件32进行PCI接收处理，经由PCI总线39从共有存储器46读出输入的信息，公开在ENG控制应用程序31中。在步骤722中，在ENG控制应用程序31中进行时间系处理。而后，在步骤723中进行PCI发送处理，通过PCI通信软件32，在ENG控制应用程序31中的时间系处理的计算结果的输出信息，经由PCI总线39被写入共用存储器46该例程结束。

(2)PCI通信方法(通信同步方法1)

当经由PCI总线39在母板30和芯板40之间进行数据的发送接收的情况下，把对共用存储器46从母板30写入的值在芯板40中读出。另外，与此相反进行也可以。这种情况下，在写入定时和读出定时重合时，不能保证数据的值。因而，在本发明中，在通信中采取同步执行PCI总线39的访问，使得各自的定时不重合。用图9说明该通信同步的方法。

当在PCI总线39的通信中采取同步的情况下，在共用存储器46上设置通信同步计数器，在母板30的非时间系处理和芯板40之间采取处理的同步。通信同步计数器，如果在母板30一侧的处理结束则被更新。另外，在芯板40一侧的处理中，确认通信特别计数器被更新并进行处理，用图9说明该处理。

如果通过在图6中说明的芯板40的计时器48，成为I/O采样周期(例如100μs)，则在步骤901中判断通信同步计数器的值(syncnt)是否等于通信同步计数器监视器的值(syncnt_m)。在不相等的情况下直接结束该例程，在相等时进入步骤902，进行输出信息的设置。在以下的步骤903中进行输入信息的设置，接着在步骤904中对母板30请求中断。而后，在以下的步骤905中通信同步计数器监视器的值(syncnt_m)被加1更新，该例程结束。

在母板30一侧，根据来自该芯板40的中断请求，开始非时间系处理。在步骤911中，由PCI通信软件32进行PCI接收处理，经由PCI总线39从共用存储器46输入的通信同步计数器的值(syncnt)，在步骤912中在ENG控制应用程序31中作为值(t_syn)存储。在步骤913中，在EGN控制应用程序31中进行非时间系处理。而后，在步骤914中进行PCI发送处理，在步骤915中只更新1个由步骤912存储的值(t_syn)作为通信同步计数器的值(syncnt)存储。在ENG控制应用程序31中的非时间系处理的结果和通信同步计数器的值(syncnt)，由PCI通信软件32，经由PCI总线39写入共用存储器46，该例程结束。

另一方面，在母板30一侧，可以和来自芯板40的中断请求无关地，在ENG控制应用程序31中执行时间系处理。该时间系处理，通过母板30内的计时器35，例如，以1ms周期执行。在该时间系处理中，在步骤921中由PCI通信软件32进行PCI接收处理，这时，使用在非时间系处理中取得的最新的值。在步骤922中，在ENG控制应用程序31中进行时间系处理。而后，在步骤923中进行PCI发送处理，只数据的更新在下一非时间系发送处理中被发送，该例程结束。

图10是和时间一同展示在图9中说明的通信同步方法的处理的进行状态的定时图。在图10中，展示了通信处理在芯板40的I/O采样周期(100μs)中结束时的、通常时的定时图，以及通信处理在芯板40的I/O采样周期(100μs)后、至下次的处理开始未结束时的非通常时的定时图。

(3)PCI通信方法(通信同步方法2)

本实施例，也是采取在经由PCI总线39的母板30和芯板40之间的数据的发送接收中的写入定时和读出定时的同步。和(2)的方法的不同之处在于，并不用I/O采样周期固定芯板40的处理起动定时，如果确认母板30一侧的处理状况处理结束，则转移到下一处理。因此，芯板40一侧的I/O处理定时是任意的。

用图11说明该通信同步方法。

如果芯板40的电源为接通(ON)，则在步骤1101中判定通信同步计数器的值(syncnt)是否等于通信同步计数器监视器的值(syncnt_m)。在不相等的情况下直至该值相等，重复步骤1101的判定。在步骤1101的判定为相等时进入步骤1102，进行输出信息的设置。在以下的步骤1103中，进行输入信息的设置，在接着的步骤1104中进行对母板30的中断请求。而后，在下一步骤1105中通信同步计数器监视器的值(syncnt_m)被加1更新该例程结束。

在母板30一侧，根据来自该芯板40的中断请求，开始非时间系处理。在步骤1111中，由PCI通信软件32进行PCI接收处理，经由PCI总线39从共用存储器46输入的通信同步计数器的值(syncnt)，在步骤1112中在ENG控制应用程序31中被作为值(t_syn)存储。在步骤1113中，在ENG控制应用程序31中，进行非时间系处理。而后，在步骤1114中进行PCI发送处理，在步骤1115中加1更新在步骤1112中存储着的值(t_syn)作为通信同步计数器的值(syncnt)存储。在ENG控制应用程序31中的非时间系处理的结果和通信同步计数器的值(syncnt)，由PCI通信软件32，经由PCI总线39写入共用存储器46，该例程结束。

另一方面，在母板30一侧，和来自芯板40的中断请求无关，在ENG控制应用程序31中执行时间系处理。该时间系处理，由母板30内的计时器35，例如，以1ms的周期执行。在该时间系处理中，在步骤1121中由PCI通信软件32进行PCI接收处理。这时，使用在非时间系处理中取得的最新的值。在步骤1122中，在ENG控制应用程序31中进行时间系处理。而后，在步骤1123中进行PCI发送处理，只是数据的更新在下一非时间系发送处理中被发送，该例程结束。

图12是展示和时间一同展示在图11中说明的通信同步方法的处理的进行状况的定时图。从图11可知，芯板40的I/O采样周期，根据与母板30一侧的处理时间的长度对应的芯板40一侧的等待时间的长度，为任意长度。

(4)PCI通信方法(故障保护)

在经由PCI总线39的母板30的处理和芯板40一侧的处理中，如上所述通过同步计时器实施处理使得防止处理的重复，但当同步计数器因某些原因出现故障或者破坏的情况下，芯板40一侧的处理变为母板30一侧的处理结束等待状态，或者，母板30一侧的处理变为从芯板40一侧处理开始的中断等待状态，变为死锁循环(デツドロツクル一プ)。

因而，在本发明中，因为设置了回避这样的死锁循环状态的故障保护逻辑，所以对此进行说明。在本实施例的故障保护逻辑中，设置死锁循环判定时间，以及当检测出母板30的处理结束的等待时间超过规定的判定时间的情况下，作为死锁循环状态检测。而后，在检测出死锁循环的情况下，强制再开始通信。用图13说明该处理。

如果通过在图6中说明的芯板40的计时器48，成为I/O采样周期(例如，100μs)，则在步骤1301中判定等待计数器的值(Waitcnt)是否超过判定时间。等待计数器的值(Waitcnt)在不足判定时间的情况下进入步骤1303，在超过了判定时间的情况下在步骤1302中清除通信同步计数器的值(syncnt)和通信同步计数器监视器的值(syncnt_m)，之后进入步骤1303。

在步骤1303中，判定通信同步计数器的值(syncnt)是否等于通信同步计数器监视器的值(syncnt_m)。在步骤1301中的等待计数器的值(waitcnt)的判定中，当等待计数器的值(waitcnt)不足判定时间的情况下，因为通信同步计数器的值(syncnt)和通信同步计数器监视器的值(syncnt_m)不相等，所以在步骤1309中加1更新等待计数器的值(waitcnt)并结束该例程。另一方面，在步骤1302中当通信同步计数器的值(syncnt)和通信同步计数器监视器的值(syncnt_m)被清除的情况下，因为两者的值相等，所以从步骤1303进入步骤1304。

在步骤1304中，进行输出信息的设置，在下一步骤1305中进行输入信息的设置。在接着的步骤1306中，等待计数器的值(waitcnt)被清除，在接着的步骤1307中进行对母板30的中断请求。而后，在以下的步骤1308中加1更新通信同步计数器监视器的值(syncnt_m)之后该例程结束。母板30一侧的处理，因为和在图9或者图11中说明的处理一样，所以在此省略其说明。

(5)中断控制方法(中断事件的设置和清除方法)

在经由PCI总线39的母板30和芯板40之间的数据的发送接收中，把在芯板40中检测出的中断事件经由PCI总线39传递到母板30，实现母板30上的ENG控制应用程序31的中断控制。中断事件，虽然需要从芯板40设置、从母板30清除，从双方向操作，但为了避免数据冲突，在本实施例中，准备以下那样的PCI通信数据，通过来自单方向的操作，实现母板30和芯板40之间的数据的发送接收。

图14A是展示从芯板40送到母板30的各中断事件信息(D事件～A事件)、从母板30送到芯板40的各中断事件清除请求(D清除请求～A清除请求)的图。通过这样的各中断事件信息和各中断事件清除请求，可以进行图14B所示那样的处理。

如果根据在图6中说明的芯板40的计时器48，成为I/O采样周期(例如，100μs)，则在步骤1401中进行输出信息的设置处理。该处理，是读入中断清除信息，清除被设置的事件信息的处理。如果输出信息的设置处理结束，则在步骤1402中进行输入信息的设置处理。该处理，是从模拟微型计算机外围(EPGA)42取得中断事件信息，设置事件信息的处理。在接着的步骤1403中，对母板30进行中断请求后该例程结束。

在母板30一侧，根据来自该芯板40的中断请求，开始非时间系处理。在步骤1411中，由PCI通信软件32进行PCI接收处理。在该PCI接收处理中，进行清除中断事件清除信息[I]的处理、经由PCI总线39读入中断事件信息的处理，以及，对被设置的中断事件起动中断例程的处理。在此，[I]表示内部存储器31，在内部存储器31中准备数据，在PCI通信处理部中经由PCI总线39更新共用存储器46。

如果步骤1411结束则执行步骤1412。在步骤1412中，执行非时间系处理(ENG控制应用程序)。在该处理中，选择各中断例程(中断A例程～中断D例程)起动，设置起动完的事件的清除信息[I]。在以下的步骤1413中进行PCI发送处理。该PCI发送处理，进行经由PCI总线39写入中断清除信息的处理并结束该例程。

(6)中断控制方法(中断优先度管理方法)

在此前的ECU1中，为中断事件各自设定优先度，管理对各事件处理的处理优先度。因而，在本发明的微型计算机的逻辑开发装置20中，通过以被设定的中断优先度高的顺序进行起动处理，从而实现接近实际的ECU1的中断处理。例如，当设定事件信息的中断优先度为B事件＞A事件＞D事件＞C事件(以后如B＞A＞D＞C那样省略事件)时，进行图15A、15B所示的处理。

因为在图15A的母板30中的中断请求处理例程中的步骤1501，和在图14中说明的步骤1411相同，步骤1503和步骤1413相同，所以在此，用图15B说明以该例程的步骤1502中的中断优先度的顺序搜索中断事件信息，起动各中断例程的方法。

当把事件的中断优先度设定为B＞A＞D＞C时，在步骤1502的非时间系处理中，首先，在步骤1511中搜索并判定是否有中断优先度高的中断B。搜索的结果，当没有中断B时进入步骤1514，当存在中断B时进入步骤1512，设置中断B清除请求。而后，在步骤1513中执行中断B的例程，在该例程结束后进入步骤1514。

在步骤1514中，搜索并判定是否有下一中断优先度高的中断A。搜索的结果，当没有中断A时进入步骤1517，而中断A存在时进入步骤1515，设置中断A清除请求。而后，在步骤1516中执行中断A的例程，在该例程结束后进入步骤1517。

在步骤1517中，搜索并判定是否有第3个中断优先度高的中断D。搜索的结果，当没有中断D时进入步骤1520，而在中断D存在时进入步骤1518，设置中断D清除请求。而后，在步骤1519中执行中断D的例程，在该例程结束后进入步骤1520。

在步骤1520中，搜索并判定是否存在中断优先度最低的中断C。搜索的结果，当没有中断C时结束中断例程，而在存在中断C时进入步骤1521，设置中断C清除请求。而后，在步骤1522中执行中断C的例程，在该例程结束后结束中断例程。

(7)PCI通信处理负荷减轻方法

ENG控制应用程序31的处理，可以通过提高在母板30中采用的CPU板的性能来应付，而有关PCI通信的处理，因为受到PCI通信协议的限制，所以PCI通信处理负荷，需要尽可能地抑制。在此，当没有任何中断事件信息的情况下，因为不发生附带的中断处理，所以不需要把输入信息传递到母板30，另外，因为新的输出请求也没有发生，所以不需要把输出请求传递到芯板40，即，不需要PCI通信处理。

因而，在本发明中，当没有任何中断事件信息的情况下，省略PCI通信处理，实现PCI通信处理负荷的减轻。进而，因为是不依赖于中断事件信息的时间系处理，所以即使未发生任何中断事件信息的状态继续，也可以通过等待计数器的处理，在每一定时间发生PCI通信。下面用图16对其进行说明。

如果根据在图6中说明的芯板40的计时器48，成为I/O采样周期(例如，100μs)，则在步骤1601中判定等待计数器的值(waitcnt)是否超过了判定时间。当等待计数器的值(waitcnt)不足判定时间的情况下进入步骤1603，当超过了判定时间的情况下在步骤1602中清除通信同步计数器的值(syncnt)和通信同步计数器监视器的值(syncnt_m)，进入步骤1603。

在步骤1603中，判定通信同步计数器的值(syncnt)是否等于通信同步计数器监视器的值(syncnt_m)。在步骤1601中的等待计数器的值(waitcnt)的判定中，当等待计数器的值(waitcnt)不足判定时间的情况下，因为通信同步计数器的值(syncnt)和通信同步计数器监视器的值(syncnt_m)不相等，所以在步骤1610中加1更新等待计数器的值(waitcnt)，该例程结束。另一方面，在步骤1602中当通信同步计数器的值(syncnt)和通信同步监视计数器的值(syncnt_m)被清除的情况下，因为两者的值相等所以从步骤1603进入步骤1604。

在步骤1604中，进行输出信息的设置，在下一步骤1605中进行输入信息的设置。在以下步骤1606中，判定是否有哪些中断事件。当任何中断事件都没有的情况下，在步骤1610中加1更新等待计数器的值(waitcnt)结束该例程。另一方面，当有任何的中断事件的情况下进入步骤1607，在步骤1607中，清除等待计数器的值(waitcnt)，在接着的步骤1608中进行对母板30的中断请求。而后，在下一步骤1609中把通信同步计数器监视器的值(syncnt_m)更新加1并结束该例程。母板30一侧的处理，因为和在图9或者图11中说明的处理一样，所以在此省略其说明。

(8)计时器处理方法

在ENG控制应用程序31中，为了计算出利用比较功能的脉冲输出请求，在运算处理内取得计时器值，计算脉冲输出请求。因而，在计时器值取得请求时，必须可以参照正确的计时器值。另一方面，在本发明中，计时器值信息在芯板40内，需要在母板30一侧通过PCI总线39取得。可是，PCI通信间隔，如在上述实施例中所述，是100μs，因为与作为计时器的系数间隔的1μs相比长，所以需要用于在母板30一侧取得正确的计时器值的手段。

因而，在本发明中，通过使用母板30内的内部计时器35，补正从在PCI通信中取得的来自芯板40的计时器值的取得定时开始，到计时器值取得请求发生的延迟时间，由此，在母板30一侧，可以取得正确的计时器值。有关此方法用图17进行说明。

在母板30一侧中，根据来自芯板40的中断请求，开始非时间系处理。在步骤1701中，由PCI通信软件32进行PCI接收处理。在该PCI接收处理中，进行从芯板40取得计时器值(T)的处理，以及，锁存内部计时器值(TO)的处理。如果步骤1701结束则执行步骤1702。在步骤1702中，执行非时间系处理(ENG控制应用程序)。在该处理中，起动计时器值取得请求例程。

在计时器值取得请求例程中，首先，在步骤1711中，取得内部计时器值(T1)。在以下的步骤1712中，算出从由芯板40取得计时器值的时刻(T)开始到现在的延迟时间(Td1)。该计算式，假设由芯板40取得了计时器值的定时(T)，与该时的内部计时器值(TO)相等，成为下式。

Td1＝T1-TO

这样算出到现在的延迟时间(Td1)后，通过由以下式子在从芯板40取得的计时器值(T)上加上补正，算出补正后的计时器值(T′)。

T′＝T+Td1

而后，在以下的步骤1714中，返回补正后的计时器值(T′)结束该例程。

这样步骤1702结束后，在步骤1703中进行PCI的发送处理。

(9)使用了比较功能的脉冲输出处理方法

在ENG控制应用程序31中，例如，如点火输出、燃料喷射输出等那样，有使用比较功能进行脉冲输出请求的情况。在实际的ECU1中，在比较输出端子上有一般输出端口功能和比较输出功能这2个功能，切换这2个功能进行脉冲输出。当选择一般输出端口功能，进行即时输出的情况下，该输出被称为立即(イミデイエ一ト)输出。另外，在选择比较输出功能，设定输出时刻、输出电平进行输出预定的情况下，该输出被称为定时的(タイムド)输出。

图18A是说明在使用比较功能的脉冲输出的定时的输出(模式1)，和立即输出(图案2)的图。

在模式1中，在脉冲输出开始的规定时间前的时刻，通过软件处理使用定时的输出进行脉冲开始输出的预定。而后，在脉冲输出开始的比较输出开始的比较一致中断中，进行使用定时的输出的脉冲输出结束的预定。另一方面，在模式2中，在脉冲输出开始时刻，由立即输出进行脉冲开始输出，与此同时在脉冲开始输出之后进行使用定时的输出的脉冲结束输出的预定。

图18B，是展示母板30中的非时间系处理(步骤1801～步骤1803)和时间系处理(步骤1811～步骤1813)的图。在此，在本构成的处理单位之间(步骤1801和步骤图中是1803之间，步骤1811和步骤1813之间)，不能对芯板40输出连续的请求。在模式2的情况中，因为从立即输出(脉冲输出开始)开始，和定时的输出(脉冲输出结束预定)连续地发生处理请求，需要假想该情况的脉冲输出处理。

(10)脉冲输出请求方法

对使用了比较功能的所谓脉冲输出请求模式，在本发明中可以对应。

图19A是展示在单一处理单位中的脉冲请求模式的图。模式1是定时的输出，需要比较中断事件。模式2是从立即输出转移到定时的输出的模式，这也需要比较中断事件。模式3只是立即输出。

图19B是在比较的每个通道上展示脉冲输出请求的数据格式的图。在数据格式上，有输出预定时刻(定时的输出用)Tout、定时的输出请求TMREQ、定时的输出电平TMLVL、立即输出请求IMMREQ、立即输出电平IMMLVL，以及补正需要否ADJ。

在本发明中，在比较的每个通道上进行图20A、20B所示那样的处理。如果根据图6中说明的芯板40的计时器48，成为I/O采样周期(例如，100μs)，则在步骤201中，在输出信息的设置内，进行脉冲输出处理。在该脉冲输出处理中，在步骤2001中，判定立即输出请求IMMREQ是否为ON(通)状态，当为ON状态时在步骤2002中在进行端口输出处理(IMMLVL)后进入步骤2003。另一方面，当在步骤2001中立即输出请求IMMREQ不是ON状态时不进行步骤2002而进入步骤2003。

在步骤2003中，判定定时的请求输出TMREQ是否为ON状态，当为ON状态时在步骤2004中进行比较输出预定处理(Tout/TMLVL)。另一方面，在步骤2003中当定时的请求输出TMREQ不是ON状态时省略步骤2004。在以下的步骤2002中，进行输入信息的设置，在接着的步骤203中进行对母板30的中断请求，该例程结束。

在母板30一侧中，根据来自芯板40的中断请求，开始非时间系处理。在步骤211中，由PCI通信软件32进行PCI接收处理。在以下的步骤212中在ENG控制应用程序31内，制作脉冲输出请求。由脉冲输出请求，在步骤2011中立即输出请求IMMREQ被全部清除，与此同时定时的输出请求TMREQ也被全部清除。在以下的步骤2012中判定是否有立即输出，当有立即输出的情况下在步骤2013中在进行立即输出请求IMMREQ的设置、立即输出电平IMMLVL的设置后进入步骤2014。在步骤2012中当判定为没有立即输出时，不进入步骤2013而进入步骤2014。在步骤2014中，判定是否有定时的输出，当有定时的输出的情况下在步骤2015中设定定时的输出请求TMREQ的设置、定时的输出电平TMLVLL的设置以及输出预定时刻Tout，从步骤212进入步骤213。在步骤2014中当判定为没有定时的输出的情况下，不执行步骤2015而进入步骤2016。在步骤2016中，进行PCI发送处理，在步骤2016中进行经由PCI总线39写入脉冲输出请求的处理。

(11)脉冲输出补正方法

在使用了比较功能的脉冲输出请求中，以立即输出脉冲开始、以定时的输出脉冲结束的脉冲输出(图18A的模式2)中，在实际的ECU的输出脉冲，和本发明的输出脉冲中，产生图21所示的差Td2。该差Td2产生的原因是，因为与在实际的ECU中如果进行立即输出请求则时值输出这一点相对，在本发明中根据立即输出请求不立刻输出。即，在本发明中，如图22A所示，因为在母板30中的立即输出请求经由PCI总线39传递到芯板40，以其后的芯板40的采样处理定时输出，所以从输出请求到实际的输出产生延迟时间Td2。

其结果，实际的ECU的输出脉冲和本发明的输出脉冲一同，因为根据定时的输出请求，在预定时刻输出，所以输出定时相同。如果在输出脉冲的宽度上产生这样的差，则因为引擎控制的点火时期是输出脉冲的定时所以没有问题，而因为燃料喷射料由输出脉冲的宽度决定，所以在燃料喷射量上产生差将成为大问题。

为了补正该差Td2，在出现以立即输出脉冲开始、以定时的输出脉冲结束的请求时(图20的步骤2012中为“是”，步骤2014中也为“是”，立即输出请求IMMREQ和定时的输出请求TMREQ两方被设置的情况下)，进行以下的处理。

(a)锁存在立即输出请求时，即，在图22A的立即输出请求发生时(A)的现在时刻(Treq)。在(口)输出执行时，即在执行相对图22A的立即输出请求的输出时(B)，把现在时刻(Tnow)和立即输出请求时的时刻(Treq)的差(Td2)，加算在定时的输出用的预定时刻上。此时的延迟时间Td2可以用下式表示。

延迟时间Td2＝Tnow-Treq

通过这样的处理，在图21所示的实际的ECU中的输出脉冲，和在本发明中的输出脉冲中的差Td2，如图23所示那样被补正，脉冲宽度变为相同。因而，该脉冲可以用于引擎的燃料喷射。

但是，根据输出信号的种类，有需要这样补正的情况，和不需要这样补正的情况。例如，在引擎的控制中，点火信号，因为脉冲输出的结束定时(点火时期)重要，所以不需要补正。与此相反，燃料的喷射信号，因为由脉冲输出的脉冲宽度决定喷射量，所以脉冲宽度重要，必须如上述那样补正。

图23是展示对应信号的种类在判定了在脉冲的结束时刻需要补正、不需要补正的基础上进行补正处理的顺序的图。

在芯板40一侧，如果根据在图6中说明的芯板40的计时器48，成为I/O采样周期，则在步骤231中，进行输出信息的设置内的脉冲输出处理。在该脉冲处理中，在步骤2301中，判断是否需要补正，并且，立即输出请求IMMREQ是否是ON状态，并且定时的输出请求TMREQ是否是ON状态，当全部是“是”时进入步骤2302进行上述的补正处理。另一方面，当步骤2301的判定不全部是“是”的情况下不进行补正处理进入步骤2303。

在步骤2303中，判定立即输出请求IMMREQ是否是ON状态，当是ON状态时在步骤2304中在进行立即输出处理后进入步骤2305。另一方面，在步骤2303中当立即输出请求IMMREQ不是ON状态的情况下不进行步骤2304进入步骤2305。

在步骤2305中，判定定时的请求输出TMREQ是否是ON状态，当是ON状态的情况下在步骤2306中进行比较输出预定处理。另一方面，在步骤2305中当定时的请求输出TMREQ不是ON状态的情况下省略步骤2306。在以下的步骤232中，进行输入信息的设置，在以下的步骤233中进行对母板30的中断请求，该例程结束。

在母板30一侧中，根据来自芯板40的中断请求，开始非时间系处理。在步骤241中，由PCI通信软件32进行PCI接收处理。在以下的步骤242中在ENG控制应用程序31内，制作脉冲输出请求。由脉冲输出请求，在步骤2401中立即输出请求IMMREQ被全部清除，与此同时定时的输出请求TMREQ也被全部清除。在以下的步骤2402中，判定是否有立即输出，当有立即输出的情况下在步骤2403中在进行立即输出请求IMMREQ的设置、立即输出电平IMMLVL的设置以及现在时刻(Treq)的锁存后进入步骤2404。在步骤2402中当判定为没有立即输出的情况下，不进入步骤2403而进入步骤2404。在步骤2404中，判定是否有定时的输出，当有定时的输出的情况下在步骤2405中在设定定时的输出请求TMREQ的设置、定时的输出电平TMLVLL的设置，以及输出预定时刻Tout后从步骤242进入步骤243。当在步骤2404中判定为在没有定时的输出的情况下，不执行步骤2405而进入步骤243。在步骤213中，进行PCI发送处理，在步骤2406中进行把脉冲输出请求经由PCI总线39写入芯板40的处理。

进而，在以上说明的实施例中，作为使用本发明的微型计算机的逻辑开发装置开发的电子控制机器，说明了电子控制式引擎，而本发明，在其他的电子控制机器用的嵌入用微型计算机的开发中也可以有效地适用。进而，本发明的微型计算机的逻辑开发装置，除了下一代微型计算机的开发外，还可以有效地适用在新的微型计算机的开发中。进而，本发明的微型计算机的逻辑开发装置，通过存储在母板的存储器中的程序的变更、根据用途增减安装在芯板上的模拟微型计算机外围，可以相对不同的微型计算机的开发，反复使用。

图25是展示在本发明的微型计算机的逻辑开发装置20中的，ECU1的软件的构成(也记述了一部分硬件)的图。在ECU1中，有实现相当于微型计算机核心的功能的母板30、实现相当于微型计算机资源的功能的芯板40，以及实现相当于ECU1的硬件的功能的IF板50。所谓ECU1的硬件，是微型计算机以外的电气电路。

在母板30以及芯板40上，安装有实现与微型计算机资源连接的总线相当的功能的I/O驱动器(母板一侧I/O驱动器30D和芯板一侧I/O驱动器40D)，其间用PCI总线39和多个信号线A、B连接。信号线A是被设置在PCI总线39上的1个系统的中断信号线，可以发行从芯板40到母板30的中断请求。另外，通过信号线B，可以从母板30向芯板40发行同步信号。

在相当于ECU1的硬件的IF板50上，有端口分配变换板52和第1至第3标准电路53。另外，54相当于ECU1的连接器。IF板50和芯板40，由相当于微型计算机端口的线束(ハ一ネス)49连接。

当电子控制机器是电子控制式引擎的情况下，在母板30中，有引擎控制应用程序31，和在该应用程序31和EPGA42之间进行I/O信息传递的I/O驱动器30D这2个大的软件部件。引擎控制应用程序31，进一步被分成只进行运算的部件，和I/O操作和运算处理混合的部件。I/O操作和运算操作混合的部件，被安装在实际ECU中的软件大致和其相当。只进行运算的部件，是追加研究的逻辑，和I/O操作完全分开。I/O驱动器，被分为母板一侧I/O驱动器30D和芯板一侧I/O驱动器40D，利用母板30和芯板40间的信号线A，采取板间的同步，经由PCI总线39进行I/O信息的传递。

在只进行引擎控制应用程序31的运算的部件中只是时间同步处理(时间系中断处理)，但I/O操作和运算处理混合存在的部件被分为时间同步和非时间同步处理(时间系中断处理)这2种处理。时间同步处理，是不依赖于外部状态，以一定的时间间隔定期进行的处理。另一方面，非时间同步处理，是依赖于外部状态，即，引擎的运行状态产生的处理。在该非时间同步处理中，例如，有引擎的旋转信号、车速信号、燃料的喷射定时信号、点火定时信号等的中断处理。

在此，如果把根据这样的外部状态变化的情况称为事件，则非时间同步处理，可以说是根据外部状态检测事件信息，与该事件同步进行的处理。

在母板30的引擎控制应用程序31中，为了进行上述那样的时间同步处理和非时间同步处理，在图4中说明的CPU33具有作为虚拟微型计算机外围的功能。在该虚拟微型计算机外围上，设置有产生时间系中断和非时间系中断的虚拟中断控制器，和虚拟I/O寄存器。另外，作为PCI通信软件的母板一侧的I/O驱动器，作为数据，处理中断事件信息和I/O寄存器数据。

另一方面，在芯板40一侧的模拟微型计算机外围42上，和图3所示的以往的微型计算机外围26一样，设置有端口、锁存、PWM、串行、比较，以及捕获的各功能。另外，作为PCI通信软件的芯板一侧I/O驱动器，作为数据，处理中断事件信息和I/O寄存器数据。进而，在芯板40中，内置有产生事件流的计时器。

以下，以下根据具体的实施例详细说明实施上述事件信息和数据流动的本发明的微型计算机的逻辑开发装置20的(1)对应用程序软件的I/O信息的反映处理方法，(2)PCI通信方法，(3)板间通信同步方法，以及(4)由应用程序处理单位的分割引起的I/O处理周期的缩短方法。

进而，在以下的实施例中，主要用实线表示事件流，用虚线表示数据流。

(1)对应用程序软件的I/O信息的反映处理方法

(1-1)I/O操作/运算混合存在软件的处理方法

图26是展示I/O操作和运算混合存在软件的处理方法的定时图。在I/O操作和运算的混合存在软件中，在微型计算机中从端口输出数据、读端口的情况在软件中混合存在。在图26中母板30、PCI总线39，以及芯板40中的处理和时间的经过一同展示。进而，芯板40如图所示可以使用多个，但使用多个的情况后述，在本实施例中说明使用1个芯板40的情况。另外，在此，从在芯板40中的输入信息确定处理，到输出设置处理是1个处理周期，以后因为反复该处理周期，所以只对1个处理周期进行说明。

在1个处理周期中，首先，在芯板40中确定对母板30的输入信息，该输入信息被输出到PCI总线39。如果输入信息被输出到PCI总线39，则通过在图25中说明的信号线A，中断请求信号被输出到母板30。母板30根据从该信号线A输入的中断请求信号，从PCI总线39取得输入信息。该处理是应用程序前处理，经由PCI总线39从芯板40取得输入信息，反映在以下的应用程序处理中。

在母板30中的应用程序处理(引擎控制软件)，因为I/O操作和运算处理混合存在，所以在处理单位的分割前后汇集I/O信息，一并通过PCI总线39进行通信处理，提高数据通信效率。在此，所谓应用程序处理的处理单位，对于中断事件，是起动的一连串的处理的全部。

如果应用程序处理结束，则进行应用程序后处理。应用程序后处理，是将应用程序处理的结果，发生的输出请求汇集，经由PCI总线39向芯板40传递的处理。在母板30中如果确立对芯板40的输出信息，则该输出信息被输出到PCI总线39。如果输出信息被输出到PCI总线39，则通过在图25中说明的信号线B把同步信号输出到芯板40，通知把输出信息发送到了PCI总线39。芯板40根据从该信号线B输入的同步信号，从PCI总线39中取得输出信息。在经由PCI总线39芯板40取得了输出信息后，芯板40根据该取得的输出信息设置输出。

即，在本实施例中，芯板40在应用程序处理单位的前处理中进行输入确定，在后处理中进行输出确定，由此，把I/O信息反映在应用程序处理软件中。进而，在本实施例中，在1个处理周期中确定输出请求，在从母板30通过信号线B把同步信号输出到芯板40后，母板30在芯板40一侧的I/O处理结束前，处于I/O处理结束等待状态，不进行处理。母板30的处理再开始，在下一处理周期中是从芯板40中，通过信号线A把中断请求信号输出到母板30的时刻。

图27是展示图26的母板30中的输入信息的取得、应用程序处理，以及输出请求确定的处理的详细情况的图。在输入信息的取得(I/O驱动器前处理)中通过PCI总线取得的输入信息，包含中断标志、端口电平、捕获值、接收数据、AD转换值等的输入数据。中断标志被输出到中断控制器，该中断控制器看中断标志起动附带的应用程序处理。另一方面，输入数据被存储在虚拟寄存器(RAM)38中。

在应用程序处理中有应用程序层、和应用程序的接口层(APF层)、ECU电路依附层(ECU层)，以及微型计算机依赖层(CPU层)，在这些层上执行必要的运算，当需要把输出存储在虚拟寄存器38中的情况下，把运算的数据存储在虚拟寄存器38中进行输出设定。另外，当在运算中需要输入信息的情况下从虚拟寄存器38中读入输入信息。

这样，如果应用程序处理结束，则执行输出请求的确定(I/O驱动器后处理)。在I/O驱动器后处理中，清除返回到中断控制器中的中断标志表示的中断，从虚拟寄存器中取得输出请求。

在I/O驱动器的后处理中，经由PCI总线把得到的端口电平、比较、PWM、发送数据、通信起动数据、AD起动数据等的输出信息输出到芯板。

(1-2)只是运算的软件的处理方法

如上所述，在母板30中的应用程序处理中，有I/O操作和运算处理混合存在的处理、只是运算的处理。图28是展示这些处理的详细情况的图。在I/O操作和运算处理混合存在的处理中，有时间同步处理1和非时间系处理(非时间同步处理)，只是运算的处理只是时间同步处理2。在I/O操作和运算处理混合存在的处理中的时间同步处理1，是以定期时间间隔进行的处理，是不依赖于外部状态的处理。另外，在处理中有I/O操作。在I/O操作和运算处理混合存在的处理中的非时间系处理，是根据引擎(E/G)旋转信号、车速信号、喷射定时、点火定时等的外部状态检测出事件信息，与该事件同步地进行的处理，在处理中有I/O存在。另一方面，在只运算的处理中的时间同步处理2是以定期时间间隔进行的处理，不依赖与外部状态。另外，在运算处理中没有I/O操作。

图29是展示有I/O操作和运算处理混合存在的处理，和只是运算的处理两方的软件的处理方法的定时图，是在图26中说明的定时图中增加了只是运算的处理的图示。因为有关I/O操作和运算的混合处理已在图26中进行了说明，所以在此省略说明。只是运算的处理，和芯板的40动作无关地，以一定周期进行起动。

另外，如上所述，在I/O操作和运算处理混合存在的处理中，在芯板40一侧进行I/O操作处理的期间，处于I/O操作处理结束等待状态。因而，在本实施例中，利用在母板30中的该I/O操作处理结束等待区间，执行只是运算的处理。根据该处理，可以实现母板30的CPU的有效活用。

图30是展示有I/O操作和运算的混合处理，和只是运算的处理两方的软件的全体构成的图。引擎(ENG)控制应用程序31，被分割为I/O操作和运算处理混合存在的处理部和只是运算的处理部的2个部件中。I/O操作和运算处理混合存在的部件，因为和芯板40发送接收I/O信息，所以一边和芯板40取得同步一边进行起动。该部件，进一步被分为时间同步处理1和非时间同步处理的2个，但各中断事件，被包含在来自芯板40的中断标志信息中，在来自芯板40的中断信号中汇集。I/O操作和运算处理混合存在的处理部件，以来自芯板40的中断信号为起源起动，只是运算的处理部件，由母板内部系统起动。

在母板30的ENG控制应用程序31中，为了进行如上所述那样的时间同步处理1、2和非时间系处理，CPU33具有作为虚拟微型计算机外围的功能。在该虚拟微型计算机外围33上，设置有产生时间系中断和非时间系中断的虚拟中断控制器34，和虚拟I/O寄存器38。另外，作为PCI通信软件的母板一侧I/O驱动器32，作为数据，处理中断事件信息、包含计时器值的I/O寄存器数据。35是在时间同步处理2中使用的内部计时器。以后说明虚拟I/O寄存器38和PCI总线39中的计时器值。

另一方面，在芯板40一侧的模拟微型计算机外围42上，和以往的微型计算机外围26一样，设置有端口、锁存、PWM、串行、比较，以及捕获的各功能。另外，作为PCI通信软件的芯板一侧I/O驱动器41，作为数据，处理中断事件信息、包含计时器值的I/O寄存器数据。进而，在模拟微型计算机外围42上，内置有产生事件流的计时器。另外，在PCI总线39中包含中断指示用的1系统的总线(图25的信号线A)。

在此，说明在ENG控制应用程序31中，当有I/O操作和运算处理混合存在的处理，和只是运算的处理两方的情况下，为了极力抑制在芯板40中的I/O操作的延迟，优先进行I/O操作和运算处理混合存在的部件的处理的实施例。

图31是展示有I/O操作和运算处理混合存在的部件，和只是运算处理的部件的情况下的软件构成的图，I/O操作和运算处理混合存在的部件的软件构成，和在图27中说明的相同。I/O操作和运算处理混合存在的处理，用RAM(在图4中说明的存储器)31进行。I/O操作和运算处理混合操作的处理，因为和芯板40发送接收数据，所以优先度高，和芯板40不进行发送接收的只是运算的处理，优先度低。在只是运算的处理中只有应用程序层(研究逻辑)，在本发明的系统中以一定时间间隔起动，与RAM31发送接收运算结果。该一定时间间隔，与上述处理周期相比是足够长的时间间隔，例如，是4ms。进而，在图31中，同时记述了优先度高的I/O操作和运算处理混合存在的处理、优先度低的只是运算的处理，但两者并非同时进行。以下说明它。

(1-3)I/O和运算混合存在软件、只是运算软件间的数据传递方法

图32是和时间一同展示芯板40、PCI总线39，以及母板30的I/O操作和运算处理混合存在的处理部和只是运算的处理部的，各处理中的数据的交接的进行状态的定时图，是展示确保多个数据的同时性的图。交接的数据，因为是只是运算的处理部的输入输出数据，所以在只运算的处理部的前后实施。进而，图32中的“入”表示图26中的输入信息，“接收”表示输入信息取得，“处理”表示I/O操作和运算处理混合存在的应用程序处理，“处理1”、“处理2”表示只是运算的应用程序处理、“发送”表示输出请求确定、“出”表示输出请求取得。进而，只是运算的应用程序处理“处理1”、“处理2”，以一定周期的只是运算的起动定时开始处理。

在此，因为把I/O操作和运算处理混合存在的处理部设置为高优先度，把只是运算的处理设置为低优先度进行中断处理，所以在只是运算的处理部的数据交接处理(数据的拷贝处理)中，有可能发生起动I/O操作和运算处理混合存在的处理部的中断。而后，当该中断发生时，在只是运算的处理部的数据交接过程中更新数据，因为不能确保数据的同时性，所以需要进行中断的排他。但是如果要使用中断禁止功能进行中断的排他时，因为在中断禁止中发生的来自芯板40的中断请求(I/O操作和运算处理混合存在的处理部的起动请求)有可能变为无效，所以不能使用中断禁止功能。

因而，在本实施例中，在I/O操作和运算处理混合存在的处理部的每一“发送”的结束时，锁存母板的内部计时器的值(timchk)进行更新。

而后，在用只是运算的处理部的“处理1”表示的运算处理的结束时请求数据交接处理。由此，执行数据交接处理判定例程，在步骤121中把母板30内部计时器的值设置为timnow，取得现在时刻。在下一步骤122中，判定从现在时刻Timnow减去在I/O操作和运算处理混合存在的处理部的“发送”结束时被锁存的内部计时器值timchk的值的差值是否不足20μs。在差值在20μs或以上的情况下，不实施数据交接处理，结束该例程，在差值不足20μs的情况下，实施数据交接处理，结束该例程。

在图32中展示差值在20μs或以上的情况。这种情况下，在下一I/O操作和运算处理混合存在的处理部的“发送”的结束后，再次请求数据交接处理。这种情况下，因为在步骤122中的，从现在时刻timnow减去在I/O操作和运算处理混合存在的处理部的“发送”结束时锁存的内部计时器值timchk值得到的差值不足20μs，所以实施步骤123的数据交接处理。该数据交接处理，如附加阴影所示，在下一处理周期的母板的I/O操作处理结束等待的期间执行。在只是运算处理的处理部的“处理2”中表示的应用程序处理，在该数据交接处理的结束后的，在只是运算的起动定时中开始。

这样，当从I/O操作和运算处理混合存在的处理部的“发送”的结束时开始，到其后的只是运算的处理部的运算处理结束时的时间超过20μs的情况下不进行数据交接处理的理由，是因为在数据交接处理的过程中开始了下一“I/O操作和运算处理混合存在的处理部”的“接收”处理的缘故。

以下，详细说明事件信息和数据流动的本发明的微型计算机的逻辑开发装置20中的PCI通信方法。

(2)PCI通信方法

(2-1)PCI数据的破坏防止方法

在本实施例中，为了防止PCI数据的破坏，如图33A所示，其构成为在芯板40的I/O驱动器40D上设置PCI存储器39M，经由PCI总线39，从母板30进行读出/写入。而后，为了防止数据冲突，在PCI存储器39M中，分为存储从母板30向芯板40输入的数据(输出请求)的存储器区域，和存储从芯板40向母板30输出的数据(输入信息)的存储器区域。

图33B是展示母板30一侧的ENG控制应用程序31的处理，以及在芯板40一侧的每一I/O采样周期(芯板计时器基准)进行的处理的图。进而，从图33B中的※1到※6与图33A中从※1到※6所示的部分的处理对应。

在芯板40一侧，在每一I/O采样周期在步骤131中进行输入信息的设置，从FGPA42取得输入信息，存储在PCI存储器39M中。而后，在步骤132中对母板30输出中断请求。在以下的步骤133中等待来自母板30的输出请求，如果输出请求被输入，则在步骤134中进行输出信息的设置，从PCI存储器39M取得输出信息送到FGPA42并结束该例程。

在芯板一侧的处理的步骤132中如果向母板30输出中断请求，则开始母板一侧的I/O操作和运算处理混合存在的处理部的处理，在步骤135中进行PCI接收处理了。在PCI接收处理中，经由PCI总线39从PCI存储器39M中读出输入信息，把该信息公开在ENG控制应用程序31中。在下一步骤136中，由实际ECU安装软件执行时间同步处理1或者非时间系处理。而后，在步骤137中进行PCI发送处理。PCI发送处理，是把ENG控制应用程序31计算出的结果的输出信息，经由PCI总线39写入PCI存储器39M的处理。如果把步骤137的输出信息写入PCI存储器39的处理结束，则在步骤138中对芯板40进行输出请求，并结束该例程。

进而，在母板一侧中，不管芯板一侧的状态如何，在每一规定时间，例如，以由母板计时器计数的4ms周期，只有运算的处理部工作，执行时间同步处理2(研究逻辑)。

在此，用图34和图35说明防止PCI数据的破坏的方法。为了防止PCI数据的破坏，在本实施例中如图34所示，在具备输出请求1～n的输出请求数据的末尾附加校验用数据。而后，从母板30的虚拟寄存器38经由PCI总线39，如(1)所示，当向芯板40的PCI存储器39M的PCI区域1写入输出请求数据的情况下，通过检测出该校验用数据的有无，判定PCI存储器39M的数据是否完全确定。

在本实施例中，这样在PCI存储器39M上的数据完全确定后，如(2)所示，进行来自PCI区域的输出请求的读出，在微型计算机(I/O驱动器)40D中取得该输出请求，设置在未图示的FGPA中。其结果，不会在数据确定前读出输出请求，没有出现输出请求成为不定值的可能性。

图35是展示在PCI存储器39M中的数据确定的确认方法的一实施例的图。在母板一侧的处理中，在步骤155中，在应用程序处理中制成输出请求。而后，在步骤156中从母板30经由PCI总线39把输出请求写入PCI存储器39M。在把输出请求全部写入PCI存储器39M后，在步骤157中使校验用数据的值反转，把它从母板30经由PCI总线39M写入芯板40的PCI存储器39M。

另一方面，在芯板40一侧，在步骤151中，确认PCI存储器39M内的校验用数据，判断是否有反转。当在校验用数据中没有反转的情况下，直至有反转前重复步骤151。如果在步骤151中确认校验用数据的反转，则在下一步骤152中判定为经由PCI总线39被写入PCI存储器39M中的输出请求数据已确定，并进入步骤153。在步骤153中从PCI存储器39M中读出输出请求，在下一步骤154中把该输出请求设置到FGPA并结束该例程。通过以上的处理，可以防止PCI数据的破坏。

(2-2)PCI通信负荷的减轻方法

在图26所示的实施例中，如果从芯板40发送到母板30的输入信息的数据量多，则流过PCI总线39的数据量多，PCI通信的负荷增大，通信时间增长。因而，在本实施例中如图36所示，不直接发送从芯板40送到母板30的输入信息，而只抽出值变化了的输入信息在PCI总线39中作为PCI数据设置，因而降低PCI总线39的通信数据量并降低PCI通信负荷。另外，反之，在从母板30向芯板40送出的输出请求中，也是不直接发送对输入信息的输出请求，如果只抽出值变化了的输出请求在PCI总线39中作为PCI数据设置，就可以进一步减轻PCI总线39的通信数据量可以减轻PCI通信负荷。

进而，这种情况下，在母板30和芯板40上，具有作为输入信息或者输出请求发送的I/O信息的全规格(フルスペツク)的I/O信息的表，把抽出后发送的I/O的信息，在母板30和芯板40一侧进行全规格的I/O信息复原，只降低PCI总线39的通信数据量。用图37说明它。

图37是展示从母板30向芯板40一侧的PCI通信处理的图。在母板30一侧和芯板40一侧，具备全规格的I/O信息的表(记载有I/O操作的全部信息)。而后，在被存储在I/O信息的表中的数据中，ID号码被附加在每个数据上。在此，为了使说明简单，说明附加在I/O信息上的ID号码是ID＝1～8的情况。

例如，在母板一侧的I/O信息中，考虑只在ID＝3和ID＝6的数据中有变化，在其他的数据中没有变化的情况。这种情况下，从I/O信息中只抽出ID＝3和ID＝6的数据(压缩处理)，它们作为PCI数据被输出到PCI总线39。这时，作为头部(ヘツダ)，数据个数是2个，数据ID号码是3、6的信息也经由PCI总线39被发送到芯板40。

在芯板40一侧，通过解读头部，进行把通过PCI总线39从母板30发送来的数据，存储在全规格的I/O信息的表的规定位置上的处理(解压缩处理)。通过这样的处理，以最小的数据个数的发送，可以减轻PCI总线39的通信负荷。

(3)板间通信同步方法

以下，说明通过利用从芯板40向母板30的中断信号，以及从母板30向芯板40的同步信号线，可以极力抑制时间损失(タイムロス)的板间的通信同步方法。

(3-1)母板-芯板之间的同步处理方法

图38A、38B是展示芯板40一侧的处理的主例程，以及，母板30一侧的根据来自芯板40的中断请求的处理(I/O操作和运算的混合存在处理)的例程的图。

在芯板40的主例程中，首先，在步骤1801中把引擎控制应用程序的基准时间作为计时器值Time取得。在以下的步骤1802中，求出前一次的时刻Timeo和此次的时刻time的时间间隔，判定该时间间隔是否比1ms大。在时间间隔为1ms或以下的情况下进入步骤1805，而在时间间隔超过1ms的情况下在步骤1803中设置时间同步中断标志，把在前次时刻timeo上加上1ms的时刻作为新的前次时刻timeo进入步骤1805。该处理，是用于使前次时刻timeo不产生累计误差的处理。

在步骤1805中，判定前次的时刻Timeo和这次的时刻Time的时间间隔是否不足0.9ms，在时间间隔为0.9ms或以上的情况下返回步骤1801，当时间间隔不足0.9ms时进入步骤1806。该处理，就是用于确保时间同步定时的处理，时间同步定时发生前的0.1ms禁止母板30和芯板40之间的通信。在该禁止期间产生的其他的中断主要原因，以此后产生的时间同步定时一致地被发送到母板一侧。

在步骤1806中把输入信息设置到PCI总线39，在设置后无条件地清除中断标志信息和锁存数据。该处理，是为了在实现信号交换(ハンドシエ一ク)的通信时，不出现数据取丢。在以下的步骤1807中判定中断标志的值是否全部是0(在有中断标志时标志值是1)。而后，在中断标志的值全部是0的情况下(中断标志不存在的情况下)，因为母板30一侧的处理也未发生，所以不需要母板30和芯板40之间的通信，返回步骤1801。另一方面，在步骤1807中当判定为中断标志是1时进入步骤1808。在步骤1808中进行对母板30的中断请求。

在步骤1808中在对母板30进行中断请求后，在步骤1809中判定是否有来自母板30的输出请求。在没有输出请求的情况下，等待直至有来自母板30的输出请求，在得到输出请求时进入步骤1810。在步骤1810中检查经由PCI总线39输入到PCI存储器39M的数据的确定。该确定处理因为在母板30一侧设定PCI数据后，到数据确定前有延迟时间，所以是必要的。在以下的步骤1811中在FPGA中设置输出信息后返回步骤1801，重复该例程。

另一方面，在母板30一侧，如果有来自芯板40一侧的中断请求，则开始I/O操作和运算处理的混合处理，在步骤1812中进行从PCI总线39输入的输入信息的接收处理。而后，在以下步骤1813中在虚拟寄存器38中设置输入信息，在步骤1814中根据中断标志信息起动应用程序。在步骤1815中进行ENG控制应用程序31的处理，如果处理结束则在步骤1816中清除中断标志，在以下的步骤1817中从虚拟寄存器38中抽出输出请求，在步骤1818中进行PCI发送处理。而后，在步骤1819中向芯板40一侧发行输出请求，结束该例程。

在以上的处理中，时间同步定时，在芯板30中生成，加在中断标志信息中。另外，在以相同采样定时设立多个标志的情况下，根据各优先度，在母板30中调停。进而，在图38中，在母板30中的只是运算的处理例程的描述，因为与芯板40一侧的状态没有关系所以省略。

图39是在采样区间发生任何中断事件的情况下的，图38所示的处理的时间图。在采样区间发生的中断事件(捕获中断、比较一致中断、接收中断等)，被反映在下一采样区间的处理中。另外，中断事件信息，被反映在中断标志中，作为输入信息从芯板40被发送到母板30。在母板30中，以中断标志信息为源起动附带于各事件的处理。进而，采样周期，根据在该区间中的I/O信息量、母板30的处理量进行变动。

图40，是中断事件被打断的情况下的，图38所示的处理的时间图。中断事件，在采样区间中并不是必须发生，有发生间隔拉开的情况。如果没有中断事件，则因为不进行母板30的应用程序处理，所以也不需要进行I/O信息的通信。另外，为了减轻通信负荷在没有事件发生的情况下，不进行处理。

图41是时间同步事件发生时的图38所示的处理的时间图。一旦开始通信，因为约100μs不能进行下一处理，所以当在此期间发生了时间同步事件时，时间同步的定时有可能偏移。因而，为了遵守时间同步事件的定时，把时间同步的中断事件发生的100μs前的区间，作为通信开始禁止区间。在此期间发生的中断事件，被反映在其后的时间同步事件信息发送时。

(3-2)由多个芯板进行的处理分散方法

图42是展示在本发明的微型计算机的逻辑开发装置20中的母板30和芯板40间的同步处理中，使用多个芯板40进行同步处理时的数据流的图。通过使用多个芯板40，在可以提高I/O数据的扩冲性的同时，可以实现处理时间的缩短。另外，在多个芯板40的各自中，通过并行处理I/O操作，可以进行处理负荷的分散。在本实施例中N块芯板40-1～40-N并列地经由PCI总线39与母板30连接。另外，在本实施例中，在被输入到第N块芯板40-N的PCI数据中，包含用于确认母板30的处理结束的数据。

(3-3)由多个芯板进行的PCI通信方法

图43是说明在本发明的微型计算机的逻辑开发装置20中的母板30和芯板40间的同步处理中，使用了多个芯板40的情况下的PCI通信方法的图。

在使用了在图26中的说明的1块芯板40的PCI通信方法中，在母板30中的应用程序处理结束后使输出请求确定，把它经由PCI总线39写入1块芯板40进行I/O操作。与此相反，在使用了图43的N块芯板40-1～40-N的PCI通信方法中，在母板30中的应用程序处理结束后，把输出请求分为从第1至第N芯板40-1～40-N使其确定，把它经由PCI总线39写入N块芯板40进行I/O操作。母板30一侧的处理结束，根据对第N块芯板40-N的输出请求的确定判定为对全部芯板的输出请求已确定。

在根据对第N块芯板40-N的输出请求的确定，确认母板30一侧的处理结束后，发行芯板中的处理开始信号，由多个芯板40-1～40-N，进行I/O操作的并行处理。在I/O操作结束时刻从各芯板发行处理结束信号。而后，硬件地取从第1块芯板40-1的处理结束信号到第N块芯板40-N的处理结束信号的逻辑积(AND)，如果确认全部芯板的处理结束，则对母板30发行中断信号。

(3-4)多个芯板的同步方法

图44是展示本发明的微型计算机的逻辑开发装置20中的母板30和芯板40之间的同步处理中的，同步信号控制的定时图。在本实施例中，使用了第1至第3这3块芯板。

如果从第1至第3芯板的输出处理结束，则在各自处理结束时刻各板的处理结束信号变为有效(アクテイブ，高电平)。而后，如果全部芯板的处理结束信号变为有效，则全部处理结束信号变为有效。在全部处理结束信号变为有效的时刻，各芯板转移到下一处理(输入处理)。如果各芯板的输入处理被开始，则从第1至第3芯板的处理结束信号，以及全部处理结束信号被复位变为低电平。

另一方面，如果第1至第3芯板的输入处理结束，则同样在各个处理结束时刻各板的处理结束信号变为有效(高电平)。而后，如果全部的芯板的处理结束信号变为有效，则全部处理结束信号变为有效。在全部处理结束信号变为有效的时刻，确认各芯板是否有中断事件汇集信号。而后，当没有中断事件时，再次开始输入处理，重复该动作。如果各芯板的输入处理被开始，则同样第1至第3芯板的处理结束信号以及全部处理结束信号被复位变为低电平。

另外，当在第1至第3芯板的任何中有中断请求的情况下，在此时刻中断事件汇集信号(各板信号的逻辑和(OR))变为有效。而后，在全部的芯板的处理结束信号变为有效的时刻，各芯板确认中断事件汇集信号是否是有效。中断事件汇集信号为有效时，是有中断事件的情况，向母板30发行中断请求。

(4)由应用程序处理单位的分割进行的I/O处理周期的缩短方法

(4-1)由应用程序处理分割进行的处理周期的缩短方法

在应用程序处理单位大的情况下，通过分割图45A所示的应用程序处理单位可以缩短处理周期。这时，只分割应用程序处理单位，I/O操作中的处理时间未被缩短，但是如果如图45B所示把应用程序处理分为高优先度的应用程序处理和低优先度的应用程序处理，则因为可以在早的时刻在芯板40中执行优先度高的I/O操作，所以可以在早的时刻执行与实际的处理有关的重要的I/O操作。其结果，可以把处理周期抑制得短，至反映I/O信息的时间缩短，提高应答性。

(4-2)应用程序处理分割的中断控制方法

在引擎控制ECU1中，I/O操作和运算处理混合存在的部件如上所述被分为时间同步处理和非时间系处理2个。进而，在非时间系处理中规模大的处理，是引擎转动信号的曲柄(クランク)同步处理。因而，处理规模大的时间同步处理和曲柄同步处理，分割为多个优先度进行处理。

这种情况下的处理分割对象的中断事件的中断标志结构，关于进行处理分割的时间同步处理和曲柄同步处理，对于1个中断事件，准备多个中断标志。例如，把时间同步中断标志设置成2位结构，在由高优先度用标志和低优先度用标志这2个标志构成的同时，对于曲柄同步中断标志也是2位结构，由高优先度用标志和低优先度用标志这2个标志构成。

使用记载有与通过分割图45B记载的应用程序处理单位得到的处理周期同样的处理周期的图46说明这个例子。

在图46中，如果在芯板40的输入信息确定时，发生了时间同步事件，则在芯板40的内部设立标志“1”、 “1”。该标志作为事件同步中断标志“1”、“1”，经由PCI总线39，如虚线S1所示，作为输入信息送到母板30中。发送到母板30后，芯板40的内部数据，从高优先度一侧被清除1个，PCI数据是“1”、“1”，芯板内部标志从“1”、“1”变化为“0”、“1”。

在母板30一侧，根据经由PCI总线30取得的输入信息，如“IN”所示，从高优先度一侧起动中断处理(应用程序处理)，清除已起动的标志。母板30的内部数据，从高优先度一侧被清除1个，PCI数据是“1”、“1”，母板的内部标志从“1”、“1”变化为“0”、“1”。此后的处理周期的动作和图45B中的处理周期的动作完全相同。

在以下的芯板40的输入信息确定时，如用虚线S2表示那样在把输入信息发送到母板30后，芯板40的内部数据，从高优先度一侧被清除1个，PCI数据是“0”、“1”，芯板的内部标志从“0”、“1”变化为“0”、“0”。如果时间同步中断请求这样结束，则在至下次的事件发生前，时间同步中断请求不发生。

在母板30一侧，如虚线S2所示，根据经由PCI总线30取得的输入信息，如“IN”所示，从高优先度一侧起动中断处理，清除已起动的标志。母板30内部的内部数据，从高优先度一侧被清除1个，PCI数据是“0”、“1”，母板的内部标志从“0”、“1”变化为“0”、“0”。

这样，即使高优先度中断标志被清除1位，因为低优先度标志是设立的状态，所以在下一次处理定时从芯板40向母板30发生中断请求。此后，如果实施时间同步的低优先度处理，则低优先度标志被清除。其结果，时间同步中断标志被全部清除，在下次处理定时不发生时间同步的中断请求。

以下，用图47A、48B的流程图展示把时间同步中断分割成高优先度处理(高)和低优先度处理(低)，把曲柄同步中断分割为高优先度处理(高)和低优先度处理(低)，进而，对于某一中断处理A设置在不进行处理分割的处理分割对象外，把这些处理的优先度设置成“时间同步中断(高)”＞“曲柄同步中断(高)”＞“曲柄同步中断(低)”＞“时间同步中断(低)”时的母板30内的I/O驱动器30D的中断控制处理的顺序的一例。

在步骤2701中，把处理分割对象处理实施完标志XINH，设置为表示未实施处理分割对象处理的OFF。在以下的步骤2702中，判定是否有时间同步中断(高)标志，在有该标志的情况下进行从步骤2703至2705的处理。在步骤2703中清除时间同步中断(高)标志，在步骤2704中把处理分割对象处理实施完标志XINH，设置为表示实施了处理分割对象处理的ON。而后，在步骤2705中起动时间同步中断(高)例程进入步骤2706。另一方面，在步骤2702中当判定为没有时间同步中断(高)标志时，不进行步骤2703～2705的处理进入步骤2706。

在步骤2706中判定是否有曲柄同步中断(高)标志，在有该标志的情况下进入步骤2708判定处理分割对象处理实施完标志XINH是否是OFF。处理分割对象处理实施完标志XINH，在时间同步中断(高)例程被起动时，因为在步骤2704中被设置为ON，所以不进行步骤2709～2771的处理而进入步骤2712。另外，当在步骤2706中判定为没有曲柄同步中断(高)标志时也进入步骤2712。

在步骤2712中，判定是否有中断处理A的标志，在没有标志的情况下进入步骤2715，而在有标志的情况下进入步骤2713。在步骤2713中清除中断处理A的标志，在步骤2714中起动中断处理A的例程进入步骤2715。如上所述，因为中断处理A是处理分割对象外，所以即使时间同步中断(高)例程已被起动也起动。

在步骤2715中判定是否有曲柄同步中断(低)标志，但即使有该标志因为在步骤2716的判定中判定为处理分割对象处理实施完标志XINH是ON，所以进入步骤2720，不进行步骤2717～2719的处理。另外，当在步骤2715中判断为没有曲柄同步中断(低)标志时也进入步骤2720。

在步骤2720中判定是否有时间同步中断(低)标志，但即使在有该标志的情况下因为在步骤2721的判定中判定为处理分割对象处理实施完标志XINH是ON，所以不进行步骤2722和步骤2723的处理，结束该例程。另外，在步骤2720中当判定为没有时间同步中断(低)标志的情况下也结束该例程。

这样，曲柄同步中断(高)处理、曲柄同步中断(低)处理，以及时间同步中断(低)处理，在比其优先度高的处理被起动时不被执行。

曲柄同步中断(高)处理起动，是在步骤2701中处理分割对象处理实施完标志XINH被设置为OFF后，在步骤2702中时间同步中断(高)标志没有的情况下(从来没有的情况下，或者在步骤2704中清除标志的情况下)。此时从步骤2706进入步骤2708，因为步骤2708的判定变为是，所以进行步骤2709～步骤2711的处理。在步骤2709中清除曲柄同步中断(高)标志，在步骤2710中把处理分割对象处理实施完标志XINH设置为ON，而后，在步骤2711中起动曲柄同步中断(高)例程进入步骤2712。这样，在起动曲柄同步中断(高)例程后，到再次进行步骤2701，不进行曲柄同步中断(低)处理和时间同步中断(低)处理。

曲柄同步中断(低)处理起动，是在步骤2701中把处理分割对象处理实施完标志XINH设置为OFF后在步骤2702中没有时间同步中断(高)标志，在步骤2706中没有曲柄同步中断(高)标志的情况下。这时从步骤2715进入步骤2716，因为步骤2716的判定为是，所以进行步骤2717～步骤2719的处理。在步骤2717中清除曲柄同步中断(低)标志，在步骤2718中把处理分割对象处理实施完标志XINH设置为ON，而后，在步骤2719中起动曲柄同步中断(低)例程进入步骤2720。这样，在起动曲柄同步中断(低)例程后，到再次进行步骤2701，不进行时间同步中断(低)处理。

时间同步中断(低)处理起动，是在步骤2701中把处理分割对象处理实施完标志XINH设置为OFF后在步骤2702中没有时间同步中断(高)标志，在步骤2706中没有曲柄同步中断(高)标志，在步骤2715中没有曲柄同步中断(低)标志的情况下。这时从步骤2720进入步骤2721，因为步骤2721的判定为是，所以进行步骤2722和步骤2723的处理。在步骤2722中清除时间同步中断(低)标志，在步骤2723中起动时间同步中断(低)例程，结束该例程。

进而，在以上说明的实施例中，作为使用本发明的微型计算机的逻辑开发装置开发的电子控制机器，说明了电子控制式引擎，但本发明，也可以有效地适用在其他的电子控制机器用的嵌入用微型计算机的开发中。进而，本发明的微型计算机的逻辑开发装置，除了下一代微型计算机开发外，还可以有效地适用在新的微型计算机的开发中。进而，本发明的微型计算机的逻辑开发装置，通过根据用途增减存储在母板的存储器中的程序的变更、安装在芯板中的模拟微型计算机外围，对于不同的微型计算机的开发，可以反复使用。

如果采用本发明所示的，微型计算机的逻辑开发装置，则可以消除伴随逻辑开发的问题，对于CPU功能可以确保为了处理新的逻辑、下一代逻辑所需要的处理性能，对于微型计算机外围资源，可以确保与下一代系统配合的资源。可以在短时间开发可以实现新的逻辑、下一代逻辑的嵌入用微型计算机。另外，本发明的微型计算机的逻辑开发装置，因为在微型计算机开发时可以重复使用，所以可以减少开发成本。

进而，如果采用本发明所示的微型计算机的逻辑开发装置，则可以消除伴随逻辑开发的问题，在可以实现母板和芯板之间的I/O信息的可靠通信的同时，可以提高I/O信息通信的速率，以及，可以实现母板和芯板的运算处理能力的提高，可以提供能够与更高性能的引擎控制系统适应的微型计算机的逻辑开发装置。另外，本发明的微型计算机的逻辑开发装置，因为在微型计算机的开发时可以反复利用，所以可以降低开发成本。

Claims

1.一种微型计算机的逻辑开发装置，是开发被嵌入在电子控制单元中使用的嵌入用微型计算机的逻辑的装置，其特征在于，具备：

至少具备进行上述逻辑处理的第1中央处理装置、存储包含实现上述逻辑处理的程序的数据的第1存储器、与外部进行通信的第1接口、以及连接它们的第1内部总线的中央部件；

至少具备用软件模拟地实现微型计算机的外围装置的模拟微型计算机外围装置、与外部进行通信的第2接口、以及连接它们的第2内部总线的外围部件；以及

连接上述中央部件和外围部件的接口总线；

其中，在上述外围部件中，设置与上述第2接口连接并用于进行通过上述接口总线的通信的第2中央处理装置、以及至少存储在上述通信中使用的数据的第2存储器；

在上述第1存储器中，具备包括在每一规定时间执行的时间系处理应用程序和在规定的事件每次发生时与时间无关地执行的非时间系处理应用程序的控制用应用程序；

在上述第1中央处理装置中，具备至少进行时间系中断处理和非时间系中断处理的虚拟中断控制功能；

在上述第1接口中，具备通过上述接口总线至少发送接收数据以及中断事件的信息的通信软件；

上述第2中央处理装置，使用上述第2存储器和上述第2接口，通过上述第1接口和上述接口总线进行与中断事件和数据的接收发送有关的通信；

在上述模拟微型计算机外围装置中，具备输入功能和输出功能；

由上述中央部件和外围部件以及接口总线，置换上述嵌入用微型计算机使上述逻辑工作。

2.根据权利要求1所述的微型计算机的逻辑开发装置，其特征在于，进一步具备安装有输入输出电路的接口电路部件，在该接口电路部件与上述外围部件连接的状态下，用该接口电路部件来置换电子控制单元。

3.根据权利要求1所述的微型计算机的逻辑开发装置，其特征在于，在上述中央部件上，设置有第1计时器。

4.根据权利要求1所述的微型计算机的逻辑开发装置，其特征在于，上述第2存储器，由与上述接口总线(39)连接的共用存储器和与上述第2内部总线连接的内部存储器构成。

5.根据权利要求1所述的微型计算机的逻辑开发装置，其特征在于，在上述外围部件中，能够追加上述模拟微型计算机外围装置。

6.根据权利要求1所述的微型计算机的逻辑开发装置，其特征在于，在上述外围部件上，进一步设置有进行时间管理的第2计时器。

7.根据权利要求1所述的微型计算机的逻辑开发装置，其特征在于，上述输入功能，由输入端口、锁存端口、A/D转换以及捕获单元构成，上述输出功能，由输出端口、脉冲输出单元、比较单元以及串行通信单元构成。

8.根据权利要求1所述的微型计算机的逻辑开发装置，其特征在于，在上述共用存储器中设置有通信同步计数器，通过该通信同步计数器，取得上述模拟微型计算机外围装置和上述非时间系处理应用程序之间的数据发送接收的同步。

9.根据权利要求1所述的微型计算机的逻辑开发装置，其特征在于，把上述模拟微型计算机外围装置的处理起动定时设置为任意而不是以规定的采样周期固定；以在上述中央部件中的上述非时间系处理应用程序的处理结束设为上述模拟微型计算机外围装置的下一处理起动定时。

10.根据权利要求9所述的微型计算机的逻辑开发装置，其特征在于，在从上述模拟微型计算机外围装置的处理起动定时开始到在上述中央部件中的上述非时间系处理应用程序的处理结束的时间超过预先规定的判定时间的情况下，强制地进行上述模拟微型计算机外围装置的处理的起动。

11.根据权利要求9所述的微型计算机的逻辑开发装置，其特征在于，把在上述模拟微型计算机外围装置中产生的中断事件通过上述接口总线传递到上述中央部件，使上述非时间系处理应用程序的处理进行，以把上述非时间系处理应用程序的处理的结束设为上述模拟微型计算机外围装置的下一处理起动定时。

12.根据权利要求9所述的微型计算机的逻辑开发装置，其特征在于，在上述非时间系处理应用程序一侧，在上述模拟微型计算机外围装置中产生的中断事件上设定优先顺序，按照上述优先顺序上述非时间系处理应用程序处理通过上述接口总线传递到上述中央部件上的上述中断事件。

13.根据权利要求9所述的微型计算机的逻辑开发装置，其特征在于，当在上述模拟微型计算机外围装置中没有产生任何中断事件时，省略通过上述接口总线的对上述中央部件的信息传递。

14.根据权利要求9所述的微型计算机的逻辑开发装置，其特征在于，在上述外围部件中，设置进行时间管理的第2计时器；在上述非时间系处理中，在计时器值取得请求时，用来自在上述中央部件内的第1计时器的计时器值补正由上述接口总线从上述第2计时器取得的计时器值。

15.根据权利要求7所述的微型计算机的逻辑开发装置，其特征在于，根据来自上述外围部件的中断请求，当在上述控制用应用程序中把使用了上述输出功能中的比较功能的脉冲输出请求输出到外围部件时，从上述控制用应用程序中，输出立即输出和定时的输出的至少一方，该立即输出选择被设置在上述比较功能的输出端子上的一般输出端口功能进行即时输出，该定时的输出选择被设置在上述比较功能的输出端子上的比较输出功能并设定输出时刻、输出电平进行输出预约。

16.根据权利要求15所述的微型计算机的逻辑开发装置，其特征在于，对于来自上述控制用应用程序的上述立即输出或者定时的输出，即使对于在这些输出中任何的组合，在上述外围部件中的上述模拟微型计算机外围装置也可以对应。

17.根据权利要求16所述的微型计算机的逻辑开发装置，其特征在于，补正来自上述控制用应用程序的上述立即输出或者定时的输出从上述输出请求开始到实际的输出的延迟时间，该延迟时间是上述立即输出或者定时的输出在通过上述接口总线传递到上述外围部件时经由上述接口总线产生的。

18.根据权利要求17所述的微型计算机的逻辑开发装置，其特征在于，根据信号的种类判定是需要从上述输出请求到实际输出的延迟时间的补正，还是不需要，只在需要补正的种类信号的情况下，执行上述补正。

19.根据权利要求2至18的任意一项所述的微型计算机的逻辑开发装置，其特征在于，上述中央部件、外围部件、接口电路部件分别由通用的端口构成。

20.根据权利要求1至18的任意一项所述的微型计算机的逻辑开发装置，其特征在于，上述微型计算机，是内燃机控制用的微型计算机。

21.一种微型计算机的逻辑开发装置，是由具备高速运算功能、存储器以及通信功能的中央部件，具备用软件模拟地实现微型计算机的外围装置的模拟微型计算机外围装置、运算功能以及通信功能、用PCI总线与上述中央部件连接的外围部件，具备与电子控制单元的硬件相当的电路并与上述外围部件相连接的接口电路部件构成的，开发被嵌入到电子控制单元中使用的嵌入用微型计算机的逻辑的装置，其特征在于：

在用上述中央部件实施的运算处理和与上述存储器的输入输出操作混合存在的应用程序处理中，在处理单位分割前后只汇集在上述输入输出操作中的输入输出信息，一并通过上述PCI总线进行和上述外围部件的通信处理。

22.根据权利要求21所述的微型计算机的逻辑开发装置，其特征在于，在上述中央部件上，设置进行运算处理和与上述存储器的输入输出操作混合存在的应用程序处理的中央部件，和进行只是运算处理的应用程序处理的外围部件。

23.根据权利要求22所述的微型计算机的逻辑开发装置，其特征在于，上述中央部件，先于上述外围部件的应用程序处理，进行上述中央部件的上述应用程序处理。

24.根据权利要求22所述的微型计算机的逻辑开发装置，其特征在于，上述中央部件，一边和上述外围部件取得同步，一边发送接收在上述中央部件的应用程序处理中的上述输入输出操作的信息。

25.根据权利要求22所述的微型计算机的逻辑开发装置，其特征在于，把上述中央部件中的处理，分为不依赖于外部状态并且在处理中包含上述输入输出操作的时间同步处理，和通过外部状态检测事件信息进行与该事件同步的处理的非时间系同步处理的2个。

26.根据权利要求25所述的微型计算机的逻辑开发装置，其特征在于，使上述事件信息包含在从上述外围部件输入到上述中央部件的中断信号中的中断标志信息中，上述中央部件，在把该中断信号作为触发器起动上述输入输出操作和运算处理时，根据上述中断标志信息进行各中断处理。

27.根据权利要求22所述的微型计算机的逻辑开发装置，其特征在于，上述外围部件，和上述外围部件的动作无关地以规定时间间隔进行运算处理。

28.根据权利要求23所述的微型计算机的逻辑开发装置，其特征在于，上述中央部件，在上述外围部件中的输入输出操作处理的执行中的、输入输出处理结束等待状态期间，执行上述外围部件的应用程序处理。

29.根据权利要求22所述的微型计算机的逻辑开发装置，其特征在于，上述中央部件，根据来自上述外围部件的中断信号起动，上述外围部件由上述中央部件的内部系统起动。

30.根据权利要求22所述的微型计算机的逻辑开发装置，其特征在于，上述中央部件，在上述外围部件的应用程序处理中的某处理结束时，计数从前次的上述中央部件的上述应用程序处理的结束开始的处理时间，在该处理时间超过规定时间的情况下，禁止上述某处理结果的数据交接处理。

31.根据权利要求21所述的微型计算机的逻辑开发装置，其特征在于，在上述外围部件上，设置有在存储给上述中央部件的输入信息的同时、存储来自上述中央部件的输出信息的PCI存储器，将该PCI存储器的上述输入信息的存储区域和上述输出信息的存储区域分开。

32.根据权利要求31所述的微型计算机的逻辑开发装置，其特征在于，上述外围部件，在来自上述中央部件的输出信息被完全写入上述PCI存储器后，从上述PCI存储器进行信息的读出。

33.根据权利要求21至32的任意一项所述的微型计算机的逻辑开发装置，其特征在于，上述中央部件以及上述外围部件，在使用上述PCI总线的通信时，只抽出数据值变化了的部分进行发送。

34.根据权利要求26所述的微型计算机的逻辑开发装置，其特征在于，在上述中央部件和上述外围部件之间，除了上述PCI总线外，设置有从上述外围部件向上述中央部件发送中断信号的中断信号线和从上述中央部件向上述外围部件发送同步信号的同步信号线。

35.根据权利要求34所述的微型计算机的逻辑开发装置，其特征在于，

上述外围部件，通过上述中断信号线发送上述中断标志信息，在该中断标志信息中加上由上述外围部件生成的时间同步定时信号，当在相同采样定时中检测出多个上述标志信息时，根据各标志信息的优先度，上述中央部件进行中断处理的调停。

36.根据权利要求35所述的微型计算机的逻辑开发装置，其特征在于，在把上述中断标志信息发送到上述中央部件后，上述外围部件，无条件地清除上述中断标志信息。

37.根据权利要求36所述的微型计算机的逻辑开发装置，其特征在于，上述外围部件，当没有上述中断标志信息时，停止对上述中央部件的发送处理。

38.根据权利要求21所述的微型计算机的逻辑开发装置，其特征在于，设置有多个上述外围部件。

39.根据权利要求38所述的微型计算机的逻辑开发装置，其特征在于，上述多个外围部件，分担从上述中央部件输入的输入输出处理进行而并行处理。

40.根据权利要求39所述的微型计算机的逻辑开发装置，其特征在于，通过与各外围部件的同步信号的发送接收使上述多个外围部件进行的并行处理进行。

41.根据权利要求22所述的微型计算机的逻辑开发装置，其特征在于，当在上述中央部件中的应用程序处理的处理单位过大时，上述中央部件，分割该处理单位进行处理。

42.根据权利要求41所述的微型计算机的逻辑开发装置，其特征在于，把上述应用程序处理的处理单位分割为高优先度的处理单位和低优先度的处理单位。

43.根据权利要求41所述的微型计算机的逻辑开发装置，其特征在于，把上述应用程序处理的处理单位分割为不依赖于外部状态并且在处理中包含上述输入输出操作的时间同步处理，和根据外部状态检测事件信息、进行与该事件同步的处理的非时间系同步处理的2个处理单位。

44.根据权利要求43所述的微型计算机的逻辑开发装置，其特征在于，把上述时间同步处理和非时间系同步处理，分别进一步分割为高优先度的处理单位和低优先度的处理单位。