CN1053978C - 单片机开发系统仿真器的总线控制集成模块 - Google Patents

Abstract

一种单片机开发系统仿真器的总线控制集成模块，其外型是一种双列直插式20脚的集成电路器件，内部控制电路是采用D触发器和R-S触发器以及与非门、或非门、三态门和或门电路构成的仿真器总线控制器内综合时序和组合逻辑的专用控制电路。利用该模块，可以使仿真器的监控工作区和仿真工作区都拥有64KB的寻址能力，并能解决两者的寻址转换，为实施全空间仿真提供条件；并提高仿真器电路结构模块化、集成化水平和工作可靠性，保密性能好。

Description

单片机开发系统仿真器的总线控制集成模块

本发明涉及一种微型计算机中使用的电路器件，确切地说，涉及一种用于单片机开发系统仿真器的总线控制器里的专用集成模块。

在推广应用微型计算机和微处理器技术，对传统产业进行技术改造和研制“智能”型新产品的热潮中，单片微型计算机<简称：单片机>以其体积小、重量轻、抗干扰能力强、售价低廉、软件开发容易等诸多优点，被广泛应用到我国许多行业的工业控制、仪器仪表、机电设备、通信装置乃至家用电器等众多领域。单片机的普及和推广应用，对我国的现代化建设、国民经济各行各业的技术革新和技术革命，以及加速传统产品的更新换代，都将起着非常重要的推动作用。

由于单片机电路结构比较简单，不具备有自开发功能，因此，在研制单片机控制装置的过程中，开发系统仿真器就成为不可缺少的得力工具。使用这种仿真器，可以在研制开发一个实时控制项目的软件时，从一开始就把其硬件和软件结合起来进行仿真模拟开发研究，大大方便软件设计人员，使他们可以迅速编制实时控制应用程序，并能够在与真实系统环境相同的条件下进行软件调试、修改和故障诊断。

目前国内研制生产的单片机开发系统仿真器已有多种产品问世。这些仿真器依靠其硬件与软件相结合的技术手段，使其仿真特性已基本达到国外同类产品的水准，并在性能价格比上占有很大优势。但是在整机的模块化、器件的集成度、工作可靠性及防止破释的加密措施方面仍与国外先进产品存在较大差距。

单片机CPU的寻址能力通常为64KB，大都是采用地址分割法来分配存储器空间资源的。由于监控程序至少要占8KB-32KB的容量，提供给仿真目标系统的存储器寻址能力就只能在32KB-56KB范围之内，其资源出借率在80％左右，对此存储器空间出借率不到位的状况，用户深感使用不便。此外，由于单片机的CPU没有暂停指令，在程序运行中间，要实现从监控程序到用户仿真系统应用程序之间的存储器区域相互转换难度较大。乞今为止，所有的单片机开发系统仿真器都是利用CPU的中断特性来实现上述这种区域转换。由于CPU在收到中断申请后至少需要执行一条指令的机器周期时间才能响应中断，单步操作就是利用这种由中断申请到响应的一条指令运行时间差来完成的，但是这种方法的代价是强占了中断源-0级中断。另外，对于断点运行，一般是采用插入法来实现，即修改从断点地址开始的三个单元源程序。这种方法对于当前中断的断点地址单元存储的是三字节指令影响不大，但是倘若碰到单字节或双字节指令，就会把其源程序破坏，直接影响源程序的恢复运行，造成子程序返回时，程序出圈，断点功能无法实现。

为了提高单片机开发系统仿真器里的器件集成度，其总线控制的逻辑电路已由TTL电路器件，逐步向可编程阵列逻辑电路器件方向发展。这是因为TTL电路集成度低，抗干扰性能差、硬件电路器件多而结构复杂，工作可靠性低，从而使之逐渐被趋向淘汰；而可编程阵列逻辑电路(EP)器件，虽然提高了其集成度，但它主要适用于组合逻辑电路设计，对于时序电路的设计限制比较大，器件利用率低；另外尽管该类器件已采取一些加密措施，但由于其阵列的规范化和一致性，给破译带来方便，很容易被人窃取技术秘密，给研制、生产厂家造成不应有的效益损失。

为了使微机在线仿真器能够充分利用单片机的64K(0-0FFFFH)程序存储器空间和64K(0-0FFFFH)数据存储器空间，同时又允许仿真器有大容量的监控程序空间，中国发明专利申请CN1035731A提出用地址开关切换方法及装置使单CPU仿真方式的MCS-51单片机在线仿真器实现单拍、断点及全速断点运行时在监控空间与用户空间之间的相互切换，并实现不占用目标机中断资源。其是采用一个运行触发器对规定地址或地址范围进行取指操作来置位或复位该触发器，从而实现用户与监控的空间切换。但是该申请没有提供实现上述方法的具体电路结构。

本发明的目的是提供一种可以解决上述资源出借率低，以及从监控程序到用户仿真系统应用程序间的存储区域相互转换难度大的问题，使单片机开发系统仿真器朝模块化、集成化、规范化设计方向迈进一大步的单片机开发系统仿真器的总线控制集成模块。

本发明的目的是这样实现的：其是一种双列直插式20脚的集成电路器件，其内部的控制电路是采用四个D触发器和1个R-S触发器以及两个二输入端的与非门、四个二输入端的或非门、四个三态门和一个二输入端的或门电路构成的仿真器总线控制器内的综合时序和组合逻辑的控制电路，其特征在于：该控制电路包括有：接收表示第一监控时序信号T0和第二监控时序信号OE而进行时序控制的第一D触发器电路D1，接收监控定时器的定时信号SO进行定时记忆的第五R-S触发器电路D5，接收表示监控程序运行标志的信号S和表示CPU中断的信号IP、对单片机中断操作的断点跟踪的第二D触发器电路D2，以及对于上述三个触发器输出信号和监控状态标志信号进行逻辑处理，并将处理结果反馈回上述三个触发器的控制电路；该控制电路中的连接关系是：

第一与非门YF1，接收来自外部的表示监控状态的信号T1，以及中断反馈信号T2，生成一个信号TX；

第二与非门YF2，接收来自第一与非门的输出信号TX和来自外部的表示第一监控时序的信号T0，生成一个信号T4；

第一D触发器D1，其复位端RESET接收来自外部的系统复位信号CLR，其状态输入端D与该触发器的反相输出端相连接，其置位端SET连接至Vss，其时钟输入端CLOCK接收来自第二与非门YF2的输出信号T4；

第五R-S触发器D5，其触发接点接收来自外部的表示监控定时的信号S0，其控制接点R0与第一D触发器的输出端相连接，其状态输出端即为该集成电路表示监控定时的输出信号Y0；

第一或非门HF1，分别接收来自外部的表示监控运行标志的信号S和第一D触发器的反相输出端信号R1，其输出端I1则与第二D触发器的状态输入端相连接；

第二D触发器D2，其复位端RESET接收来自外部的表示第一监控时序的输入信号T0，其时钟输入端CLOCK接收来自外部的表示定时器处于中断操作的信号IP，其置位端SET连接至Vss，其反相输出端接至第二或非门HF2的一个输入端，其状态输出端Q为该集成电路输出的中断标志信号FV；

第二或非门HF2，其另一个输入端接至第五R-S触发器的状态输出端Y0，其输出端与第三或非门的一个输入端相连接，同时还作为中断反馈信号T2接至第一与非门YF1的一个输入端；

第三或非门HF3，其另一个输入端接收来自第一D触发器的反相输出端信号R1，其输出端送出该集成电路的程序堆栈PC指针译码的输出信号Y1；

第四或非门HF4，分别接收来自外部的一个地址信号A1和来自外部的表示监控状态的信号T1，生成的信号送至第三D触发器的状态输入端；

第三D触发器D3和第四D触发器D4，其两个置位端SET分别连接至Vss，其时钟输入端CLOCK都接收来自外部的表示监控时序的输入信号OE，其两个复位端RESET均接收来自外部的系统复位输入信号CLR；其中第三D触发器的状态输出端I1接至第3、第4三态门M3、M4的控制端，其状态输出端I0则分别接至第2三态门M2的输入端和或门H的一个输入端；第四D触发器的状态输入端D接收来自外部的另一个地址信号A2，其反相输出端则送出该集成电路的输出信号Y5；

第1三态门M1，其输入端接地，输出端是该集成电路的片选输出信号Y2：

第2三态门M2，其输出端分别与第3、4三态门的输入端相连接；

或门H，其另一个输入端接收来自外部的输入写信号B0，生成的信号X0送至第1、第2三态门M1、M2的控制端；

第3三态门M3，其输入端接收来自外部输入的第一读、写信号B0，输出端是该集成电路的片选输出信号Y3：

第4三态门M4，其输入端接收来自外部输入的第二读、写信号B1，输出端是该集成电路的片选输出信号Y4。

上述逻辑处理控制电路的两个输出信号，一个用于控制仿真器程序堆栈PC指针的译码输出信号Y1，该指计处于第一工作状态时指向监控程序工作区，而处于第二工作状态时则指向用户仿真程序工作区；另一个监控时序信号OE则通过第三、第四两个D触发器D3、D4，使总线控制器的译码输出分别选中单板机、仿真RAM芯片或仿真ROM芯片，以便CPU能够分别与之进行数据传输及交流。

本发明的输入信号共有11个，分别是：表示监控状态标志的1个信号T1，表示监控运行标志的1个信号S，表示监控时序的2个信号T0和OE，表示监控定时的1个信号SO，表示定时器处于中断操作的1个信号IP，来自CPU的四个信号：两个地址信号A1、A2，和读、写信号B0、B1，另有1个信号是外加的系统复位信号CLR。本发明的输出信号共有7个，分别是：定时信号Y0、中断标志信号FV、程序PC指针译码输出信号Y1和三个总线控制的片选信号Y2、Y3、Y4，此三个片选信号分别用于选中单板机、仿真RAM芯片和仿真ROM芯片。

本发明的最大优点是：利用该模块，可以对仿真器总线控制器的设计思路进行一次脱胎换骨式的重大改进和创新，以便比较彻底地解决存储器空间出借率低及单步操作时强占0级中断的弊端。对于第一个问题，利用本发明的总线控制模块，可以把监控程序工作区的存储区空间和用户仿真系统工作区的存储器空间分为各自都拥有0-0FFFFH容量的两个区域，每个区域都有64KB寻址能力，此两个区域相互迭加，利用本发明控制模块对PC程序指针的译码输出控制，来解决监控程序与用户仿真程序两个区域的寻址转换，从而解决开发系统仿真器的监控程序多年来一直强占用户仿真区空间资源这一技术难题，为应用开发系统的全空间实时仿真创造了环境条件；同时，因为还扩展了监控程序的空间容量，为今后丰富加强监控指令也提供了“施展天地”。对于第二个问题，本发明控制模块是采用全地址跟踪法，在单步操作或断点运行时，使主机能够用断点地址跟踪来捕捉单步操作的下一条指令地址或当前断点地址，较好地解决了PC指针由用户仿真区返回监控工作区的寻址转换问题，从而使长期以来开发系统仿真器单步运行强占0级中断源，断点运行非逼真，程序容易出错等技术难题得以解决。

由于本发明是专为单片机开发系统仿真器的总线控制器而设计的专用集成模块，其逻辑阵列可以不受标准化，规范化的种种限制，保密性能好，不易破译，同时在设计中可以兼顾时序逻辑和组合逻辑的需求而统筹兼顾，使电路结构设计实现最简化，大大提高仿真器电路结构的模块化、集成化水平。此外，本发明控制模块工作可靠性好，抗干扰能力强，不象可编程阵列芯片对环境要求甚严，瞬间干扰脉冲往往就会刷新和破坏其原始的逻辑关系。该模块在价格比上，与可编程逻辑阵列(EP)芯片相比较，也有很大优势，通常只是EP器件的1/3-1/5左右(视批量大小而异)，特别适合规模性生产和应用。

图1是本发明所适用的设备-单片机开发系统仿真器的控制电路方框图。

图2是本发明所在的总线控制器的电路结构方框图，其中虚线框内是本发明控制模块的外围电路框图。

图3是本发明中的控制电路逻辑图。

参见图1，图1展示了本发明所适用的设备——单片机开发系统仿真器的控制电路方框图。该装置采用intel8098或8032芯片作为中央处理器CPU，在总线控制器的协调控制和分配下，CPU利用总线访问各个存储器(如监控ROM、CPU选择接口、EPROM写入器、仿真接口和仿真RAM等)和输入/输出接口(键盘、LCD/LED显示接口，CRT或TV板接口、打印机接口、RS232C串行接口等)，进行数据信息的传输和交流。该总线控制器的重要作用是不言而喻的。本发明就是该总线控制器里的有关时序逻辑和组合逻辑的电路集成器件，其电路结构组成框图参见图2(注：虚线框内为本发明的外围电路框图)，其逻辑电路图则参见图3。

随着单片机应用的不断拓展和深入，一些用户结合各自的应用课题，对单片机开发系统仿真器所提供的仿真环境、开发手段、资源出借率以及抗干扰能力等方面提出了新的更高要求。为了满足这些用户的进一步提高资源出借率，实现64KB全区域仿真的要求，必须采用把监控程序工作区和用户仿真目标系统工作区划分为各自分别拥有0-0FFFH存储容量的两个区域，每个区域都有64KB寻址能力，并将这两个区域地址迭加，用总线控制器的译码输出信号对这两个不同区域进行片选控制的方法，来解决监控程序与用户仿真程序的两个不同区域的寻址转换。由此引发研究了本发明作为总线控制器的关键电路部件。

参见图2、图3，本发明的外型是标准的双列直插式20脚的集成电路器件，其内部的控制电路则是采用四个D触发器D1、D2、D3、D4和1个R-S触发器D5以及两个二输入端的与非门、四个二输入端的或非门、四个三态门和一个二输入端的或门电路构成的仿真器总线控制器内的综合时序和组合逻辑的控制电路。该模块的输入信号共有11个，分别是：表示监控状态标志的信号T1、表示监控单步操作还是连续操作的运行标志信号S、表示监控时序的两个信号T0和OE、表示监控定时的信号S0、表示定时器处于中断操作的信号IP和来自CPU的四个信号：两个地址信号A1、A2与读写信号B0、B1，还有一个是外加的系统复位信号CLR。本发明模块的输出信号共有7个，分别是：定时信号Y0、中断标志信号FV、程序堆栈PC指针的译码输出信号Y1和三个分别用于选中单板机、仿真RAM芯片和仿真ROM芯片的总线控制片选信号Y2、Y3和Y4。

本发明的电路结构包括有：接收监控时序T0和OE信号，进行时序控制的D1触发器电路，接收监控定时器定时信号S0进行定时记忆的R-S触发器电路D5，接收监控程序运行标志信号S和CPU中断信号IP、以对单片机中断操作的断点跟踪的中断申请D2触发器电路，对于上述三个触发器输出信号和监控状态标志信号T1进行逻辑处理，并将处理结果反馈回上述三个触发器的控制电路；该逻辑处理控制电路的两个输出信号，一个用于控制仿真器程序堆栈PC指针的译码输出Y1，使之分别指向监控程序工作区(当Y1＝0时)，或指向用户仿真程序工作区(当Y1＝1时)；另一个则通过D3、D4触发器，使总线控制器的译码输出分别选中单板机Y2、仿真RAM芯片Y3或仿真ROM芯片Y4，以便CPU能够分别与之进行数据传输及交流。

下面简单介绍本发明的工作原理：由于将监控工作区和用户仿真区划分为两个拥有64KB寻址能力的区域，需要总线控制器能实现此两个区域的互相转换。对于从监控存储区空间向用户仿真存储器空间的转换是这样实现的：开发系统仿真器的当前寻址区域是由监控定义、用户选择的，当加电或按RESET复位时，图3中CLR信号进入本发明，该器件被初始化，Y1也被清零，即Y1＝0，使PC指针位于监控区域，CPU在监控程序的管理下进入初始化状态。当用户键入EXEC、STEP、FVBP等命令键，进入仿真运行状态时，监控程序将使CPU发出指令，图3中的T0信号的下降沿触发D1触发器翻转，令Y1＝1，使PC指针由监控空间转向用户仿真空间。

而由仿真区域返回监控区域的关键是要解决单步操作与断点命令的实施问题。本发明是采用全地址跟踪方法来解决的。具体步骤是：监控程序首先让CPU装入定时常数，并打开定时器，使图3中监控程序操作运行的标志信号S＝0，表示即将进入单步、断点、暂停、夭折等操作运行。然后监控再申请CPU实施将PC指针由监控区转向仿真区，这时，Y1＝1；在定时器的定时信号到达时，定时脉冲信号S0下降沿就触发R-S触发器D5翻转，使Y0由1变为0，打开地址跟踪器，搜索当前中断的断点地址(又称：目标地址)。当总线上出现单步操作的下一条指令地址或断点、暂停、夭折地址时，跟踪器通过图3上的IP端发出中断申请信号，即IP产生上升沿脉冲，使D2触发器翻转，I0由1变为0，经两级或非门电路使Y1由1变为0；同时I0信号经一级或非门电路反相后，反馈到T2接点位置，该信号使D1触发器复原，也就是使PC指针同时恢复到指向监控区域的状态(Y1＝0)。由此实现PC指针从仿真区空间转向监控空间的寻址转换，解决以往开发系统仿真器的单步运行强占中断源，断点运行易出错的技术难题。

本发明己制成试验模块，经上机实施，取得了原先的设计效果。

Claims (1)

1、一种单片机开发系统仿真器的总线控制集成模块，是一种双列直插式20脚的集成电路器件，其内部的控制电路是采用四个D触发器和1个R-S触发器以及两个二输入端的与非门、四个二输入端的或非门、四个三态门和一个二输入端的或门电路构成的仿真器总线控制器内的综合时序和组合逻辑的控制电路，其特征在于：该控制电路包括有：接收表示第一监控时序的信号(T0)和第二监控时序的信号(OE)而进行时序控制的第一D触发器电路(D1)，接收监控定时器的定时信号(SO)进行定时记忆的第五R-S触发器电路(D5)，接收表示监控程序运行标志的信号(S)和表示CPU中断的信号(IP)、对单片机中断操作的断点跟踪的第二D触发器电路(D2)，以及对于上述三个触发器输出信号和监控状态标志信号进行逻辑处理，并将处理结果反馈回上述三个触发器的控制电路；该控制电路中的连接关系是：

第一与非门(YF1)，接收来自外部的表示监控状态的信号(T1)，以及中断反馈信号(T2)，生成一个信号(TX)；

第二与非门(YF2)，接收来自第一与非门的输出信号(TX)和来自外部的表示第一监控时序的信号(T0)，生成一个信号(T4)；

第一D触发器(D1)，其复位端(RESET)接收来自外部的系统复位信号(CLR)，其状态输入端(D)与该触发器的反相输出端相连接，其置位端(SET)连接至Vss，其时钟输入端(CLOCK)接收来自第二与非门(YF2)的输出信号(T4)；

第五R-S触发器(D5)，其触发接点接收来自外部的表示监控定时的信号(S0)，其控制接点(R0)与第一D触发器的输出端相连接，其状态输出端即为该集成电路表示监控定时的输出信号(Y0)；

第一或非门(HF1)，分别接收来自外部的表示监控运行标志的信号(S)和第一D触发器的反相输出端信号(R1)，其输出端(I1)则与第二D触发器的状态输入端相连接；

第二D触发器(D2)，其复位端(RESET)接收来自外部的表示第一监控时序的输入信号(T0)，其时钟输入端(CLOCK)接收来自外部的表示定时器处于中断操作的信号(IP)，其置位端(SET)连接至Vss，其反相输出端接至第二或非门(HF2)的一个输入端，其状态输出端为该集成电路输出的中断标志信号(FV)；

第二或非门(HF2)，其另一个输入端接至第五R-S触发器的状态输出端(Y0)，其输出端与第三或非门的一个输入端相连接，同时还作为中断反馈信号(T2)接至第一与非门(YF1)的一个输入端；

第三或非门(HF3)，其另一个输入端接收来自第一D触发器的反相输出端信号(R1)，其输出端送出该集成电路的程序堆栈PC指针译码的输出信号(Y1)；

第四或非门(HF4)，分别接收来自外部的一个地址信号(A1)和来自外部的表示监控状态的信号(T1)，生成的信号送至第三D触发器的状态输入端；

第三D触发器(D3)和第四D触发器(D4)，其两个置位端(SET)分别连接至Vss，其时钟输入端(CLOCK)都接收来自外部的表示第二监控时序的输入信号(OE)，其两个复位端(Reset)均接收来自外部的系统复位输入信号(CLR)；其中第三D触发器的状态输出端(I1)接至第3、第4三态门(M3、M4)的控制端，其反相输出端(I0)则分别接至第2三态门(M2)的输入端和或门(H)的一个输入端；第四D触发器的状态输入端(D)接收来自外部的另一个地址信号(A2)，其反相输出端则送出该集成电路的输出信号(Y5)；

第1三态门(M1)，其输入端接地，输出端是该集成电路的片选输出信号Y2：

第2三态门(M2)，其输出端与第4三态门的输入端相连接；

或门(H)，其另一个输入端接收来自外部输入的第一读写信号(B0)，生成的信号(X0)送至第1、第2三态门(M1、M2)的控制端；

第3三态门(M3)，其输入端接收来自外部输入的第一读写信号(B)，输出端是该集成电路的片选输出信号(Y3)：

第4三态门(M4)，其输入端接收来自外部输入的第二读写信号(B1)，输出端是该集成电路的片选输出信号(Y4)。

Images