JPS58205234A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS58205234A JPS58205234A JP8928382A JP8928382A JPS58205234A JP S58205234 A JPS58205234 A JP S58205234A JP 8928382 A JP8928382 A JP 8928382A JP 8928382 A JP8928382 A JP 8928382A JP S58205234 A JPS58205234 A JP S58205234A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ転送制御方式、とくに、入出力ポートが
双方向共通並列伝送路（・クス）に接続され、システム
クロックに同期して動作する、たとえばマイクロプロセ
ッサなどの処理装置におけるデータ転送制御方式に関す
るものである。
双方向共通並列伝送路（・クス）に接続され、システム
クロックに同期して動作する、たとえばマイクロプロセ
ッサなどの処理装置におけるデータ転送制御方式に関す
るものである。
このような処理装置において、従来、双方向データバス
に接続された入力ポートから出力ポートへデータを転送
する場合、まず１つのクロックで入力ホートから中央処
理装置（ＣＰＵ ）内のレジスタにデータを転送し、次
のクロックでこのレジスタから出力ポートへデータを転
送していた。したがって入出力ポート間のデータ転送に
は少なくとも２クロック周期の時間を要していた。
に接続された入力ポートから出力ポートへデータを転送
する場合、まず１つのクロックで入力ホートから中央処
理装置（ＣＰＵ ）内のレジスタにデータを転送し、次
のクロックでこのレジスタから出力ポートへデータを転
送していた。したがって入出力ポート間のデータ転送に
は少なくとも２クロック周期の時間を要していた。
たとえば画像データなどの多量の入力データを処理して
その処理結果データにより出力画像を形成する場合、た
とえば２４ビツトなどの多数の並列ビットを高速で演算
しなければならないことが多い。たとえば２０マイクロ
秒の短い期間に非鮮鋭マスク処理などの複雑な演算を実
行し遅ければなら、ない。このような多数並列ビットの
高速演算はビットスライス構成の処理装置で行なうのが
有利である。前述のように入出力ポート間のデータ転送
に２クロック周期を要するようなデータ転送制御方式で
は、このような高速演算処理の効果を相殺してしまうこ
とになる。したがって、ポート間転送のような比較的単
純な動作に時間をかけず、アプリケーション６で固有の
演算処理に時間的裕度を与えることができるシステム構
成が望ましい。
その処理結果データにより出力画像を形成する場合、た
とえば２４ビツトなどの多数の並列ビットを高速で演算
しなければならないことが多い。たとえば２０マイクロ
秒の短い期間に非鮮鋭マスク処理などの複雑な演算を実
行し遅ければなら、ない。このような多数並列ビットの
高速演算はビットスライス構成の処理装置で行なうのが
有利である。前述のように入出力ポート間のデータ転送
に２クロック周期を要するようなデータ転送制御方式で
は、このような高速演算処理の効果を相殺してしまうこ
とになる。したがって、ポート間転送のような比較的単
純な動作に時間をかけず、アプリケーション６で固有の
演算処理に時間的裕度を与えることができるシステム構
成が望ましい。
したがって本発明は、入出力、１？−ト間のデータ転送
を高速Ｕζ行なうことのできるデータ転送制御方式を提
供することを目的とする。
を高速Ｕζ行なうことのできるデータ転送制御方式を提
供することを目的とする。
この目的は次のような本発明によるデータ転送制御方式
によって達成される。すなわちこの方式は、共通伝送路
に接続され入力データを一時保持する入力回路と、共通
伝送路に接続され出力データを一時保持する出力回路と
の間におけるデータの転送を制御するデータ転送制御方
式であって、クロック信号の１周期に対応して処理装置
から供給される第１の信号に応動して入力回路を付勢し
、入力回路に保持されているデータを出力回路に転送し
、処理装置から供給される第２の信号の１周期の終了に
よって出力回路を付勢して該転送されたデータを出力回
路に保持させ、この場合、第２の信号とは、少なくとも
前記クロック信号と同じか、またはこれより位相の進ん
だ信号である。
によって達成される。すなわちこの方式は、共通伝送路
に接続され入力データを一時保持する入力回路と、共通
伝送路に接続され出力データを一時保持する出力回路と
の間におけるデータの転送を制御するデータ転送制御方
式であって、クロック信号の１周期に対応して処理装置
から供給される第１の信号に応動して入力回路を付勢し
、入力回路に保持されているデータを出力回路に転送し
、処理装置から供給される第２の信号の１周期の終了に
よって出力回路を付勢して該転送されたデータを出力回
路に保持させ、この場合、第２の信号とは、少なくとも
前記クロック信号と同じか、またはこれより位相の進ん
だ信号である。
次に添付図面を参照して本発明によるデータ転送制御方
式を詳細に説明する。
式を詳細に説明する。
第１図は、本発明によるデータ転送制御方式を実現する
処理装置の一例を示し、マイクロゾロセッサで構成され
ている。同図において、中央処理装置（ＣＰＵ ） １
０ 、読出専用記憶装置（ＲＯＭ ） ２０、ランダム
アクセスメモリ（ＲＡＭ ）２２、ならびに入出力回路
３０−０および３０−１がデータバス４０に接続されて
いる。パス４０はたとえば８ビット並列双方向伝送路で
ある。なお同図において、並列ビットの双方向伝送路は
両方向の矢印で示されている。
処理装置の一例を示し、マイクロゾロセッサで構成され
ている。同図において、中央処理装置（ＣＰＵ ） １
０ 、読出専用記憶装置（ＲＯＭ ） ２０、ランダム
アクセスメモリ（ＲＡＭ ）２２、ならびに入出力回路
３０−０および３０−１がデータバス４０に接続されて
いる。パス４０はたとえば８ビット並列双方向伝送路で
ある。なお同図において、並列ビットの双方向伝送路は
両方向の矢印で示されている。
周知のよう［、ＣＰＵｌ０は、命令を解読し実行する制
御部１２と、様々な算術および論理演算を行なう領域と
してのレノスタ／算術論理演算部１４を有する。ＲＯＭ
２０はプログラム命令および固定データなどが蓄積さ
れ、ＲＡＭ ２２はシステムの高速メモリとして機能す
る。入出力回路３０−０および３０−１は、入出力ポー
ト３２および入出力制御回路３４からなる。この例では
入出力回路が２ユニット設けられているが、システムに
おいて入出力ポートのアドレスを指定できる限度内にお
いて任意のユニット数を配設することができる。
御部１２と、様々な算術および論理演算を行なう領域と
してのレノスタ／算術論理演算部１４を有する。ＲＯＭ
２０はプログラム命令および固定データなどが蓄積さ
れ、ＲＡＭ ２２はシステムの高速メモリとして機能す
る。入出力回路３０−０および３０−１は、入出力ポー
ト３２および入出力制御回路３４からなる。この例では
入出力回路が２ユニット設けられているが、システムに
おいて入出力ポートのアドレスを指定できる限度内にお
いて任意のユニット数を配設することができる。
入出力ポート３２はデータバス４０と入出力端子５０−
０または５０−１に接続される外部の入出力装置（処理
装置を含む）とのインタフェースをとる回路であり、デ
ータラッチ、パスドライバ／レシーバなどを含む。入出
力制御回路３４は、制御部１２から制御線４２を通して
送られる入出カポ−ドアドレスを解読するデコーダ、お
よび入出力ポート間の競合を防止する回路などを含む。
０または５０−１に接続される外部の入出力装置（処理
装置を含む）とのインタフェースをとる回路であり、デ
ータラッチ、パスドライバ／レシーバなどを含む。入出
力制御回路３４は、制御部１２から制御線４２を通して
送られる入出カポ−ドアドレスを解読するデコーダ、お
よび入出力ポート間の競合を防止する回路などを含む。
入出力回路３０−０および３０−１はそれぞれ１枚の電
子回路基板に実装され、各ユニットを構成するようにし
てもよい。
子回路基板に実装され、各ユニットを構成するようにし
てもよい。
その１つのユニットの具体的構成を第２図に示す。
第２図に示す入出力回路３０は、入力ポートすなわちデ
ータ源３２０、および出力ポートすなわちデータシンク
３２２と、・ぐストライ・マ／レシーバ３２４を有し、
これらで第１図の入出力ポート３２を構成する。入力ポ
ート３２０および出力ポート３２２はたとえば８ビツト
のデータラッチを含む。外部入力装置から入力デ−タが
供給される入力端子５００は入力ポート３２０に接続さ
れ、入力ポート３２０の出力は並列伝送路３５０を介し
てパスドライ・ぐ／レシーバ３２４に接続されている。
ータ源３２０、および出力ポートすなわちデータシンク
３２２と、・ぐストライ・マ／レシーバ３２４を有し、
これらで第１図の入出力ポート３２を構成する。入力ポ
ート３２０および出力ポート３２２はたとえば８ビツト
のデータラッチを含む。外部入力装置から入力デ−タが
供給される入力端子５００は入力ポート３２０に接続さ
れ、入力ポート３２０の出力は並列伝送路３５０を介し
てパスドライ・ぐ／レシーバ３２４に接続されている。
パスドライバ／レシーバはデータバス４０に接続されて
いる。
いる。
伝送路３５０は出力ポート３２２の入力にも接続され、
出力ポート３２２の出力は出力装置が接続される出力端
子５０２に接続されている。
出力ポート３２２の出力は出力装置が接続される出力端
子５０２に接続されている。
入力端子５００および出力端子５０２で第１図の入出力
端子５０−０または５０−１を構成する。なお第２図で
は並列ビットの転送路はその転送方向を示す矢印で図示
されている。またこの実施例では８ビット並列処理、す
なわちｌワード８ビツト構成であるが、ビットスライス
方式によりて１６ビ、トまたはそれ以上のビット構成と
した場合も本発明を有効に適用できることは言うまでも
ない。
端子５０−０または５０−１を構成する。なお第２図で
は並列ビットの転送路はその転送方向を示す矢印で図示
されている。またこの実施例では８ビット並列処理、す
なわちｌワード８ビツト構成であるが、ビットスライス
方式によりて１６ビ、トまたはそれ以上のビット構成と
した場合も本発明を有効に適用できることは言うまでも
ない。
第２図の回路３０は入出力制御回路３４（第１図）とし
てＢＳＳデコーダ３４０ 、 ＢＤＳデコーダ３４２お
よびパス競合防止回路３４４を有する。ＢＳＳデコーダ
は、制御部１２から制御線４２の１つである４２０を介
して送られる入力ポート番号（アドレス）を示す信号Ｂ
ＳＳを復号し、これが自己のユニット３０に含まれる入
力ポート３２０を示すときは、信号ＢＳＳが有意である
ことを示す制御線４２６の信号亜に応動してリード３５
２を通して入力ポート３２０を付勢する復号回路である
。
てＢＳＳデコーダ３４０ 、 ＢＤＳデコーダ３４２お
よびパス競合防止回路３４４を有する。ＢＳＳデコーダ
は、制御部１２から制御線４２の１つである４２０を介
して送られる入力ポート番号（アドレス）を示す信号Ｂ
ＳＳを復号し、これが自己のユニット３０に含まれる入
力ポート３２０を示すときは、信号ＢＳＳが有意である
ことを示す制御線４２６の信号亜に応動してリード３５
２を通して入力ポート３２０を付勢する復号回路である
。
ＢＤＳデコーダは、同じく制御部１２から制御線４２の
１つである４２２を介して送られる出力ポート番号を示
す信号ＢＤＳを復号する復号回路である。信号ＢＤＳが
自己のユニット３０に含まれる出力ポート３２２を示す
ときは、制御線４２６の信号厄およびラッチ信号ＬＣＨ
に応動してリード３５４を通して出力ポート３２２を付
勢する。なお、後に説明するように、ラッチ信号ＬＣＨ
は必ずしも設けなくてもよい。
１つである４２２を介して送られる出力ポート番号を示
す信号ＢＤＳを復号する復号回路である。信号ＢＤＳが
自己のユニット３０に含まれる出力ポート３２２を示す
ときは、制御線４２６の信号厄およびラッチ信号ＬＣＨ
に応動してリード３５４を通して出力ポート３２２を付
勢する。なお、後に説明するように、ラッチ信号ＬＣＨ
は必ずしも設けなくてもよい。
パス競合防止回路３４４は、各ユニット３０−０および
３０−１．ならびにＣＰＵ １０の間でパス４０の使用
が競合するのを防止するとともに、自己のユニット３０
の中でパス３５０におけるデータの送受信の競合、すな
わち入力、１＝ −ト３２０およびパスドライ・ぐ／レ
ジー・マ３２４の間の競合を防止する回路である。この
ために、防止回路３４４のリード４２４は各ユニット３
０−０および３０−１間で共通に接続され、防止回路３
４４は、自己のユニット３０が選択されたときは他のユ
ニットからの信号万が消勢状態にあることを確認してリ
ード３５６を付勢し、パスドライバ／シン−・ぐ３２４
を動作状態とするとともに、リード４２４を駆動して信
号ＡＣＫを付勢状態にする。
３０−１．ならびにＣＰＵ １０の間でパス４０の使用
が競合するのを防止するとともに、自己のユニット３０
の中でパス３５０におけるデータの送受信の競合、すな
わち入力、１＝ −ト３２０およびパスドライ・ぐ／レ
ジー・マ３２４の間の競合を防止する回路である。この
ために、防止回路３４４のリード４２４は各ユニット３
０−０および３０−１間で共通に接続され、防止回路３
４４は、自己のユニット３０が選択されたときは他のユ
ニットからの信号万が消勢状態にあることを確認してリ
ード３５６を付勢し、パスドライバ／シン−・ぐ３２４
を動作状態とするとともに、リード４２４を駆動して信
号ＡＣＫを付勢状態にする。
これらの制御信号ＢＳＳ 、 ＢＤＳ 、 ＳＥＬおよ
びＬＣＨハＣＰＵ １０においてシステムクロックＣＬ
Ｋから形成され、その時間関係を第３図に示す。
びＬＣＨハＣＰＵ １０においてシステムクロックＣＬ
Ｋから形成され、その時間関係を第３図に示す。
システムクロックＣＬＫは制御部ｌ ２内において基本
クロックから作成され、たとえば１８０ナノ秒の周期を
有する。信号ＢＳＳ 、 ＢＤＳおよびＩはクロックＣ
ＬＫの立上り６００に対して位相φ１だけ遅れている。
クロックから作成され、たとえば１８０ナノ秒の周期を
有する。信号ＢＳＳ 、 ＢＤＳおよびＩはクロックＣ
ＬＫの立上り６００に対して位相φ１だけ遅れている。
この遅れφ１は回路向合素子の伝搬遅延によるものであ
る。ラッチ信号ＬＣＨはクロックＣＬＫと同じ波形を有
し、クロックＣＬＫに対して所定の位相φ２だけ進んで
いる。
る。ラッチ信号ＬＣＨはクロックＣＬＫと同じ波形を有
し、クロックＣＬＫに対して所定の位相φ２だけ進んで
いる。
たとえばユニッ）３０−０の入力ポート３２０（、ｆｆ
−）０）からユニット３０−１の出カポ−）３２２（ポ
ート１）へデータを転送する場合を想定する。システム
クロックＣＬＫに同期して、ポート０のアドレスを示す
信号ＢＳＳがユニット３０−０のＢＳＳデコーダ３４０
に供給され、信号ＳＥＬが立ち下がると、ユニッ）３０
−０の入力ポート３２０が付勢され、それにラッチされ
ているデータＤＡＴＡがパス４０に送出される。一方、
クロックＣＬＫの同じ周期内において、ユニット３０−
１のＢＤＳデコーダ３４２にはポートｌのアドレスを示
す化１号ＢＤＳが入力される。信号石が立ち下がり、さ
らにラッチ信号ＬＣＨの立上り６０２が到来すると、出
力ポート３２２が付勢され、パス４０上のデータ、すな
わちポート０から転送されたデータＤＡＴＡが有効々デ
ータとしてポート１にラッチされる。これによつてポー
ト０からポート１ヘシステムクロツクＣＬＫの１周期内
でデータ転送が行なわれたことになる。なお、ユニット
３ｏ−ｏからユニ、ト３０−１に、すなわち異なるユニ
ット間においてデータが転送される場合を説明したが、
同一ユニット、たとえば３０−θ内において入力ポート
３２０から出力ポート３２２にデータを転送する場合も
同様である。
−）０）からユニット３０−１の出カポ−）３２２（ポ
ート１）へデータを転送する場合を想定する。システム
クロックＣＬＫに同期して、ポート０のアドレスを示す
信号ＢＳＳがユニット３０−０のＢＳＳデコーダ３４０
に供給され、信号ＳＥＬが立ち下がると、ユニッ）３０
−０の入力ポート３２０が付勢され、それにラッチされ
ているデータＤＡＴＡがパス４０に送出される。一方、
クロックＣＬＫの同じ周期内において、ユニット３０−
１のＢＤＳデコーダ３４２にはポートｌのアドレスを示
す化１号ＢＤＳが入力される。信号石が立ち下がり、さ
らにラッチ信号ＬＣＨの立上り６０２が到来すると、出
力ポート３２２が付勢され、パス４０上のデータ、すな
わちポート０から転送されたデータＤＡＴＡが有効々デ
ータとしてポート１にラッチされる。これによつてポー
ト０からポート１ヘシステムクロツクＣＬＫの１周期内
でデータ転送が行なわれたことになる。なお、ユニット
３ｏ−ｏからユニ、ト３０−１に、すなわち異なるユニ
ット間においてデータが転送される場合を説明したが、
同一ユニット、たとえば３０−θ内において入力ポート
３２０から出力ポート３２２にデータを転送する場合も
同様である。
第２図の実施例では、出力ポート３２２はランチ信号Ｌ
ＣＨの立上り６０２に応動してデータをラッチする。立
上り６０２はクロックＣＬＫの立上り６００より時間的
に多少前にあるため、データを保持するための時間に十
分な余裕がある。このように出力ポート３２２はラッチ
信号ＬＣＨに応動してデータをラッチするように構成す
ることが望ましいが、ラッチ信号ＬＣＨの立上り６０２
の代りにクロックＣＬＫの立上り６００に同期してデー
タを保持するように構成してもよい。この場合は、ＢＤ
Ｓデコーダ３４２０制御線４２８には信号ＬＣＴ（の代
りにクロックＣＬＫが供給される。しかしこのように構
成した場合は、クロックＣＬＫに同期してＢＳＳ 、
ＢＤＳ 、 ＳＥＬなどのすべての信号の状態が変化す
るので、出カポ−）３２２がデータをラッチするに際し
、多少その保持時間が厳しくなる可能性がある。
ＣＨの立上り６０２に応動してデータをラッチする。立
上り６０２はクロックＣＬＫの立上り６００より時間的
に多少前にあるため、データを保持するための時間に十
分な余裕がある。このように出力ポート３２２はラッチ
信号ＬＣＨに応動してデータをラッチするように構成す
ることが望ましいが、ラッチ信号ＬＣＨの立上り６０２
の代りにクロックＣＬＫの立上り６００に同期してデー
タを保持するように構成してもよい。この場合は、ＢＤ
Ｓデコーダ３４２０制御線４２８には信号ＬＣＴ（の代
りにクロックＣＬＫが供給される。しかしこのように構
成した場合は、クロックＣＬＫに同期してＢＳＳ 、
ＢＤＳ 、 ＳＥＬなどのすべての信号の状態が変化す
るので、出カポ−）３２２がデータをラッチするに際し
、多少その保持時間が厳しくなる可能性がある。
以上のように本発明のデータ転送制御方式によれば、シ
ステムクロックの１つの周期内においてホード間データ
転送を完結することができる。したがって、たとえばビ
ットスライスプロセッサに適用すれば高速演算処理をよ
り効果的Ｃて行なうことができる。また、前述の各信号
、すなわちＣＬＫ 、 ＢＳＳ 、 ＢＤＳ 、 ＳＥ
Ｌおよび ＬＣＨなどをマイクロプログラムによって直
接制御するように構成すれば、処理装置内のＡＬＵにお
ける演算、およびこれとは独立なポート間データ転送が
同時に１つのクロック周期内で完結し、高速処理を実現
することができる。
ステムクロックの１つの周期内においてホード間データ
転送を完結することができる。したがって、たとえばビ
ットスライスプロセッサに適用すれば高速演算処理をよ
り効果的Ｃて行なうことができる。また、前述の各信号
、すなわちＣＬＫ 、 ＢＳＳ 、 ＢＤＳ 、 ＳＥ
Ｌおよび ＬＣＨなどをマイクロプログラムによって直
接制御するように構成すれば、処理装置内のＡＬＵにお
ける演算、およびこれとは独立なポート間データ転送が
同時に１つのクロック周期内で完結し、高速処理を実現
することができる。
第１図は本発明によるデータ転送方式を適用することの
できる処理装置の例を示すブロック図、 第２図は第１図における入出力回路の構成を示すブロッ
ク図、 第３図は第２図の回路の動作を示す信号波形図である。 ３０・・・入出力回路 ４０・・・データバス ３２０・・・入力ポート ３２２・・・出力Ｉ−ト ３４０・・・ＢＳＳデコーダ ３４２・−・ＢＤＳデコーダ
できる処理装置の例を示すブロック図、 第２図は第１図における入出力回路の構成を示すブロッ
ク図、 第３図は第２図の回路の動作を示す信号波形図である。 ３０・・・入出力回路 ４０・・・データバス ３２０・・・入力ポート ３２２・・・出力Ｉ−ト ３４０・・・ＢＳＳデコーダ ３４２・−・ＢＤＳデコーダ
Claims (1)
- 【特許請求の範囲】 １ 共通伝送路に接続され入力データを一時保持する入
力回路と、該共通伝送路に接続され出力データを一時保
持する出力回路との間におけるデータの転送を制御する
データ転送制御１１式において、 クロック信号の１周期に対応して処理装置から供給され
る第１の信号に応動して前記入力回路を付勢し、該入力
回路に保持されているプ゛−タを前記出力回路に転送し
、該処理装置から１１、給される第２の信号の１周期の
終了によって該出力回路を付勢して該転送されたデータ
を該出力回路に保持させ、この場合、第２の信すとは、
少なくとも前記クロック信号と同じか、またにこれより
位相の進んだ信号であることを特徴とするデータ転送制
御方式。 ２、特許請求の範囲第１項記載の方式において、前記入
力回路および出力回路は複数膜けられ、前記第１の信号
に同期して前記処理装置から供給される入力回路識別信
号および出力回路識別信号によって１つの入力回路およ
び１つの出力回路が選択され、該選択された入力回路お
よび出力回路の間でデータ転送が行なわれることを特徴
とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8928382A JPS58205234A (ja) | 1982-05-26 | 1982-05-26 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8928382A JPS58205234A (ja) | 1982-05-26 | 1982-05-26 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58205234A true JPS58205234A (ja) | 1983-11-30 |
Family
ID=13966378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8928382A Pending JPS58205234A (ja) | 1982-05-26 | 1982-05-26 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205234A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262335A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | シリアル通信装置の複数制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5195744A (ja) * | 1975-02-19 | 1976-08-21 | ||
| JPS558605A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
-
1982
- 1982-05-26 JP JP8928382A patent/JPS58205234A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5195744A (ja) * | 1975-02-19 | 1976-08-21 | ||
| JPS558605A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
Cited By (1)
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|---|---|---|---|---|
| JPS61262335A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | シリアル通信装置の複数制御回路 |
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