JPH02257198A - 電子楽器 - Google Patents
電子楽器Info
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- JPH02257198A JPH02257198A JP1079514A JP7951489A JPH02257198A JP H02257198 A JPH02257198 A JP H02257198A JP 1079514 A JP1079514 A JP 1079514A JP 7951489 A JP7951489 A JP 7951489A JP H02257198 A JPH02257198 A JP H02257198A
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Landscapes
- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子楽器におけるキースキャンから音源コ
ントロール等を任意に区分して得られる2以上の機能群
の2以上の演算処理手段による個別処理を可能にした電
子楽器に関する。
ントロール等を任意に区分して得られる2以上の機能群
の2以上の演算処理手段による個別処理を可能にした電
子楽器に関する。
従来、電子ピアノ等の電子楽器では、キースキャンから
音源コントロール、割込み処理等の複雑かつ大容量の処
理が必要であり、これらの処理には、例えば、第1O図
の(A)に示すように、1つの中央演算処理装置(CP
U)2が用いられている。また、CPU2に対してプロ
グラムや固定データ等を記憶する読出し専用メモリ (
ROM)4、演算途上のデータ等を記憶する随時書込み
読出しメモリ(RAM)6、鍵盤8及び音源10が設置
され、バス12によって連繋されている。
音源コントロール、割込み処理等の複雑かつ大容量の処
理が必要であり、これらの処理には、例えば、第1O図
の(A)に示すように、1つの中央演算処理装置(CP
U)2が用いられている。また、CPU2に対してプロ
グラムや固定データ等を記憶する読出し専用メモリ (
ROM)4、演算途上のデータ等を記憶する随時書込み
読出しメモリ(RAM)6、鍵盤8及び音源10が設置
され、バス12によって連繋されている。
そして、電子楽器においては、第10図の(B)に示す
ように、鍵盤8に対してキースキャン処理(ステップS
+)が行われた後、鍵盤8のオン、オフ出力によって鍵
のタッチが算出され(ステップS2)、このタッチ算出
の後、押鍵及び押鍵状態等に対応した楽音を発゛生させ
るための音”源コントロール(ステップS3)が行われ
る。即ち、ステップS2では、押鍵及び離鍵に基づくキ
ーオン信号KON、キーコードKC,タッチデータTD
が求められ、また、図示しない機能スイッチ処理として
例えば音色等の選択が行われ、各種のデータを参照して
演算処理を行った後、ステップS3では、押鍵及び押鍵
状態等に対応した楽音を発生させるための楽音信号が算
出されて音源10の制御が行われ、このような処理を1
つのCPU2が受は持っている。
ように、鍵盤8に対してキースキャン処理(ステップS
+)が行われた後、鍵盤8のオン、オフ出力によって鍵
のタッチが算出され(ステップS2)、このタッチ算出
の後、押鍵及び押鍵状態等に対応した楽音を発゛生させ
るための音”源コントロール(ステップS3)が行われ
る。即ち、ステップS2では、押鍵及び離鍵に基づくキ
ーオン信号KON、キーコードKC,タッチデータTD
が求められ、また、図示しない機能スイッチ処理として
例えば音色等の選択が行われ、各種のデータを参照して
演算処理を行った後、ステップS3では、押鍵及び押鍵
状態等に対応した楽音を発生させるための楽音信号が算
出されて音源10の制御が行われ、このような処理を1
つのCPU2が受は持っている。
また、このようなキースキャンから音源コントロールに
至る連続的な処理とは別に、割込み処理によって自動リ
ズム処理等が行われ、このような割込み処理もCPU2
が受は持っている。
至る連続的な処理とは別に、割込み処理によって自動リ
ズム処理等が行われ、このような割込み処理もCPU2
が受は持っている。
〔発明が解決しようとする課題〕
ところで、このような複雑かつ大容量の処理を1つのC
PU2で受は持つ場合には、 (a) 多数の処理を短時間で行うため、各処理が時
間的に制約され、例えば、特定部分の時間管理が乱され
る。
PU2で受は持つ場合には、 (a) 多数の処理を短時間で行うため、各処理が時
間的に制約され、例えば、特定部分の時間管理が乱され
る。
(b) 多数の処理が直列的に行われるため、全体の
処理に時間的な遅れが生じる。
処理に時間的な遅れが生じる。
(C) 優先的な処理を行うため、割込みによる全シ
ステムへの影響がある。
ステムへの影響がある。
(d) プログラム処理の相互干渉が生じ、無関係な
機能間でのミスによるバグが生じるおそれがある。
機能間でのミスによるバグが生じるおそれがある。
(e) 全システムの処理スピードを上昇させるため
、ノイズ障害や誤動作等を生じ易く、各処理及び処理間
の時間的余裕を設定する必要があり、処理効率が低い。
、ノイズ障害や誤動作等を生じ易く、各処理及び処理間
の時間的余裕を設定する必要があり、処理効率が低い。
“
(f) 全システムのプログラムの設計が複雑化し、
設計時間が長くなる。
設計時間が長くなる。
等の不都合を生じるおそれがある。
そこで、この発明は、複数の機能を2以上の機能群に区
分し、その機能群毎に個別の処理を実現し、単一のCP
Uを用いたこまによる不都合を防止した電子楽器の提供
を目的とする。
分し、その機能群毎に個別の処理を実現し、単一のCP
Uを用いたこまによる不都合を防止した電子楽器の提供
を目的とする。
この発明の電子楽器は、例えば、第1図の(A)に示す
ように、複数の機能を区分して得られる2以上の機能群
に対応して2以上の演算処理手段2I、22を設置する
とともに、各演算処理手段21.22に対してハス30
を通してデータの授受を行う共通の記憶手段32を設置
し、各演算処理手段21.22によって複数の前記機能
群を処理するとともに、記憶手段32を通して演算処理
手段21.22間のデータの授受を行うようにしたもの
である。
ように、複数の機能を区分して得られる2以上の機能群
に対応して2以上の演算処理手段2I、22を設置する
とともに、各演算処理手段21.22に対してハス30
を通してデータの授受を行う共通の記憶手段32を設置
し、各演算処理手段21.22によって複数の前記機能
群を処理するとともに、記憶手段32を通して演算処理
手段21.22間のデータの授受を行うようにしたもの
である。
また、この発明の電子楽器は、例えば、第1図の(B)
に示すように、所定の時間間隔によって演算処理手段2
1.22を選択的に動作させる時分割制御手段34を設
置した構成とすることができる。
に示すように、所定の時間間隔によって演算処理手段2
1.22を選択的に動作させる時分割制御手段34を設
置した構成とすることができる。
さらに、この発明の電子楽器は、前記演算処理手段は、
入力側処理(第6図の(A))を担当する第1の演算処
理手段21と、この第1の演算処理手段21の演算結果
に応じて音源(音源10)の制御(第6図の(B))を
担当する第2の演算処理手段22とで構成することがで
きる。
入力側処理(第6図の(A))を担当する第1の演算処
理手段21と、この第1の演算処理手段21の演算結果
に応じて音源(音源10)の制御(第6図の(B))を
担当する第2の演算処理手段22とで構成することがで
きる。
この発明の電子楽器では、電子楽器におけるキースキャ
ンから音源コントロール、割込み処理等の複雑かつ大容
量の処理を2以上の機能群に区分され、これら2以上の
機能群に対して2以上の演算処理手段21.22が設置
されるとともに、各演算処理手段21.22に対応して
共通の記憶手段32が設置されている。そして、各演算
処理手段21.22では、割り当てられた機能群を個別
に処理し、各演算処理手段21.22間のデータの授受
は記憶手段32を通じて行われる。したがって、この発
明の電子楽器によれば、各機能群は各演算処理手段21
.22によって個別かつ独自に行われるので、演算処理
手段21.22における処理プログラムは相互に独立し
たものとなり、しかも、その容量が小規模になるので、
余裕のある処理とともに処理速度の低減化等が図られる
。
ンから音源コントロール、割込み処理等の複雑かつ大容
量の処理を2以上の機能群に区分され、これら2以上の
機能群に対して2以上の演算処理手段21.22が設置
されるとともに、各演算処理手段21.22に対応して
共通の記憶手段32が設置されている。そして、各演算
処理手段21.22では、割り当てられた機能群を個別
に処理し、各演算処理手段21.22間のデータの授受
は記憶手段32を通じて行われる。したがって、この発
明の電子楽器によれば、各機能群は各演算処理手段21
.22によって個別かつ独自に行われるので、演算処理
手段21.22における処理プログラムは相互に独立し
たものとなり、しかも、その容量が小規模になるので、
余裕のある処理とともに処理速度の低減化等が図られる
。
一
また、演算処理手段21.22を所定の時間間隔によっ
て選択的に動作させる時分割制御手段34を設置すれば
、各演算処理手段21.22の動作は、時分割制御手段
34による時分割制御によって各演算処理手段21.2
2の処理動作が順次に行われる。
て選択的に動作させる時分割制御手段34を設置すれば
、各演算処理手段21.22の動作は、時分割制御手段
34による時分割制御によって各演算処理手段21.2
2の処理動作が順次に行われる。
そして、入力側処理を担当する第1の演算処理手段21
と、この第1の演算処理手段21の演算結果に応した音
源コントロールを担当する第2の演算処理手段22とで
構成すれば、各機能間の不要な関わりが防止されるとと
もに、両者の時間的な影響等が防止され、効率的なデー
タ処理が実現される。
と、この第1の演算処理手段21の演算結果に応した音
源コントロールを担当する第2の演算処理手段22とで
構成すれば、各機能間の不要な関わりが防止されるとと
もに、両者の時間的な影響等が防止され、効率的なデー
タ処理が実現される。
〔実 施 例]
以下、この発明を図面に示した実施例を参照して説明す
る。
る。
第2図は、この発明の電子楽器の一実施例を示す。
入力手段として例えば、複数の鍵を備えた鍵盤8が設置
されている。この鍵盤8の各鍵には押鍵又はその解除に
従って開閉する鍵スィッチ回路36が設置されている。
されている。この鍵盤8の各鍵には押鍵又はその解除に
従って開閉する鍵スィッチ回路36が設置されている。
この鍵スィッチ回路36は、特願昭53−139520
号「電子楽器」等に開示されているが、例えば、第3図
に示すように、鍵80の押鍵の深さに対応してその浅い
位置で開閉される第1のスイッチSWlと、その深い位
置で開閉される第2のスイッチSW2とを備え、第1の
スイッチSW1の閉から第2のスイッチSW2の閉に至
る時間間隔に基づいてタッチ状態が検出される。
号「電子楽器」等に開示されているが、例えば、第3図
に示すように、鍵80の押鍵の深さに対応してその浅い
位置で開閉される第1のスイッチSWlと、その深い位
置で開閉される第2のスイッチSW2とを備え、第1の
スイッチSW1の閉から第2のスイッチSW2の閉に至
る時間間隔に基づいてタッチ状態が検出される。
機能スイッチ38は、ピアノ、フルート等の楽器を表す
音色等を選択する機能選択手段である。
音色等を選択する機能選択手段である。
この機能スイッチ3Bには、その操作を検出する機能ス
イッチ回路40が設置され、この機能スイッチ回路40
には操作された機能スイッチ38の開閉状態が電気信号
として得られる。
イッチ回路40が設置され、この機能スイッチ回路40
には操作された機能スイッチ38の開閉状態が電気信号
として得られる。
また、音源10は、キーコード等に応じた楽音信号を発
生するものであり、この音源10には、鍵盤8によって
発音制御される音源、自動リズム処理により発音制御さ
れるリズム音源が含まれる。
生するものであり、この音源10には、鍵盤8によって
発音制御される音源、自動リズム処理により発音制御さ
れるリズム音源が含まれる。
さらに、この音源10で得られた楽音信号を楽音として
発生させるサウンドシステム42が設置されている。
発生させるサウンドシステム42が設置されている。
そして、電子楽器における2以上の機能群に対応した2
以上の演算処理手段として第1の演算処理装置(CPU
)210及び第2の演算処理装置(CPU)220が設
置されている。この実施例では、押鍵検出のキースキャ
ンから音源コントロールに至る複数の機能について、キ
ースキャン、タッチ算出、機能スイッチスキャン等の処
理を第1の機能群とし、音源コントロール等の処理を第
2の機能群として区分し、第1の機能群をCPU210
、また、第2の機能群をCPU220に割り当てている
。例えば、CPU210では、キースキャン、タッチ算
出、機能スイッチスキャン等の処理を受は持ち、また、
CPU220では、自動リズム処理の割込みを含む音源
コントロールの処理を受は持っている。
以上の演算処理手段として第1の演算処理装置(CPU
)210及び第2の演算処理装置(CPU)220が設
置されている。この実施例では、押鍵検出のキースキャ
ンから音源コントロールに至る複数の機能について、キ
ースキャン、タッチ算出、機能スイッチスキャン等の処
理を第1の機能群とし、音源コントロール等の処理を第
2の機能群として区分し、第1の機能群をCPU210
、また、第2の機能群をCPU220に割り当てている
。例えば、CPU210では、キースキャン、タッチ算
出、機能スイッチスキャン等の処理を受は持ち、また、
CPU220では、自動リズム処理の割込みを含む音源
コントロールの処理を受は持っている。
各CPU210.220を一定の時間間隔で動作させる
ための制御手段として時分割制御部340が設置されて
いる。
ための制御手段として時分割制御部340が設置されて
いる。
また、CPU220側には、割込み処理のためのテンポ
タイマ44が設置され、割込み処理のためのタイミング
信号がCP U 220に加えられる。
タイマ44が設置され、割込み処理のためのタイミング
信号がCP U 220に加えられる。
そして、各CPU210.22 OL’C対しテテタの
授受を行う共通の記憶手段として読出し専用メモリ(R
OM)321及び随時書込み読出しメモリ(RAM)3
22が設置されており、ROM321 ニは、各CPU
210.220及び時分割制御部340の処理プログラ
ム及び固定データ等が記憶されている。
授受を行う共通の記憶手段として読出し専用メモリ(R
OM)321及び随時書込み読出しメモリ(RAM)3
22が設置されており、ROM321 ニは、各CPU
210.220及び時分割制御部340の処理プログラ
ム及び固定データ等が記憶されている。
また、RAM322には、演算途上のデータ等が記憶さ
れる。第4図の(A)及び(B)は、このRAM322
に設定された記憶エリアの一例を示す。
れる。第4図の(A)及び(B)は、このRAM322
に設定された記憶エリアの一例を示す。
以上の構成において、時分割制御部34.0には、所定
のクロック信号に応動し、第5図のA、Cに示すように
、高(H)低(L)2レベルのパルス信号から成るバス
リクエスト信号BR,、BR2が得られ、CPU210
には第5図のAに示すハスリクエスト信号BR,、CP
U220には第5図のCに示すハスリクエスト信号BR
2が加えられる。
のクロック信号に応動し、第5図のA、Cに示すように
、高(H)低(L)2レベルのパルス信号から成るバス
リクエスト信号BR,、BR2が得られ、CPU210
には第5図のAに示すハスリクエスト信号BR,、CP
U220には第5図のCに示すハスリクエスト信号BR
2が加えられる。
ここで、バスリクエスト信号BR,がLレベルからHレ
ベルに移行すると、Hレベルの立上りによってCPU2
10に対し、CPU220へのハス30の明渡しが命ぜ
られる。このバス30の明渡し命令に対し、CPU21
0で現在処理中のステップを終了した後、CPU210
から肯定応答信号が発せられ、例えば第5図のBに示す
ように、ハスA CK (Acknowledge)
信号ACK、がLレベルからHレベルに変化する。第
5図のAに示すハスリクエスト信号BR,の立上り時点
1.と、第5図のBに示すハスACK信号ACK、の立
上り時点t2との間に時間差tが生じているのは、CP
U2 i oで処理中のステップを実行させるためであ
る。
ベルに移行すると、Hレベルの立上りによってCPU2
10に対し、CPU220へのハス30の明渡しが命ぜ
られる。このバス30の明渡し命令に対し、CPU21
0で現在処理中のステップを終了した後、CPU210
から肯定応答信号が発せられ、例えば第5図のBに示す
ように、ハスA CK (Acknowledge)
信号ACK、がLレベルからHレベルに変化する。第
5図のAに示すハスリクエスト信号BR,の立上り時点
1.と、第5図のBに示すハスACK信号ACK、の立
上り時点t2との間に時間差tが生じているのは、CP
U2 i oで処理中のステップを実行させるためであ
る。
バスA CK(を号A CK +のHレベル区間は、C
PU210の処理の休息を意味し、CPU210から発
せられたハスACK信号ACK、がHレベルに移行する
と、時分割制御部340からCPU220に対して発せ
られているハスリクエスト信号BR2は、第5図のCに
示すように、ハスACK信号ACK、の立上りに応じて
11レヘルから■。
PU210の処理の休息を意味し、CPU210から発
せられたハスACK信号ACK、がHレベルに移行する
と、時分割制御部340からCPU220に対して発せ
られているハスリクエスト信号BR2は、第5図のCに
示すように、ハスACK信号ACK、の立上りに応じて
11レヘルから■。
レベルに切り換えられる。そして、バスリクエスト信号
号B RzがLレベルに移行すると、CPU220から
時分割制御部340に対して加えられているハスACK
信号ACK2のレベルがプログラム実行中を表すしレベ
ルに移行し、このレベル変化が時分割制御部340に加
えられる。
号B RzがLレベルに移行すると、CPU220から
時分割制御部340に対して加えられているハスACK
信号ACK2のレベルがプログラム実行中を表すしレベ
ルに移行し、このレベル変化が時分割制御部340に加
えられる。
このように、CPU210からCPU220、CPU2
20からCPU210への動作切換えが時分割制御部3
40によって一定の時間間隔T(例えば、0.5 mS
)で交互に行われ、バスリクエスト信号BR,のしレベ
ル区間でCPU210、バスリクエスト信号B Rzの
Lレベル区間でCPU220が動作状態となり、各CP
U210.220は一定の時間間隔Tで交互に動作状態
に制御されるのである。
20からCPU210への動作切換えが時分割制御部3
40によって一定の時間間隔T(例えば、0.5 mS
)で交互に行われ、バスリクエスト信号BR,のしレベ
ル区間でCPU210、バスリクエスト信号B Rzの
Lレベル区間でCPU220が動作状態となり、各CP
U210.220は一定の時間間隔Tで交互に動作状態
に制御されるのである。
一方、時分割制御部340では、ハスリクエスト信号B
R,を立てる毎にその内部にあるカウントレジスタの値
を1だけ増加し、この値がCPU210の鍵80のイニ
シャルタッチ検出に用いられる。
R,を立てる毎にその内部にあるカウントレジスタの値
を1だけ増加し、この値がCPU210の鍵80のイニ
シャルタッチ検出に用いられる。
そして、CPU210.220の動作によって複数の機
能を含む第1及び第2の機能群の処理が実行され、例え
ば、CPU210では第6図の(A)に示すように、キ
ースキャン処理(ステップ511)及びタッチ算出処理
(ステップS1□)、また、CPU220では第6図の
(B)に示す音源コントロール処理の各プログラム処理
が実行される。
能を含む第1及び第2の機能群の処理が実行され、例え
ば、CPU210では第6図の(A)に示すように、キ
ースキャン処理(ステップ511)及びタッチ算出処理
(ステップS1□)、また、CPU220では第6図の
(B)に示す音源コントロール処理の各プログラム処理
が実行される。
次に、第7図は、第6図の(A)に示したCPU210
の具体的な処理プログラムの一例を示す。
の具体的な処理プログラムの一例を示す。
第7図の(a)は、CPU210の基本的な機能処理を
示す。ステップS 100では初期設定(イニシャライ
ズ)が行われ、この初期設定の後、ステップ3200で
鍵スイツチ処理が行われる。ステップ320Gでは、イ
ベントの発生、即ち、鍵盤8における鍵80の押鍵によ
るスイッチsw、 、sw2の開閉に応じて各サブルー
チンの処理が行われる。
示す。ステップS 100では初期設定(イニシャライ
ズ)が行われ、この初期設定の後、ステップ3200で
鍵スイツチ処理が行われる。ステップ320Gでは、イ
ベントの発生、即ち、鍵盤8における鍵80の押鍵によ
るスイッチsw、 、sw2の開閉に応じて各サブルー
チンの処理が行われる。
例えば、スイッチSW1が閉じられたときには、第7図
の(b)に示すように、鍵スィッチのオンイベント処理
が行われ、続いてスイッチSW2が閉じられたときには
、第7図の(C)に示すように、鍵スィッチのオフイベ
ント処理が行われ、また、離鍵によってスイッチS W
+が開かれたときには、第7図の(d)に示すオフイ
ベント処理が行われる。
の(b)に示すように、鍵スィッチのオンイベント処理
が行われ、続いてスイッチSW2が閉じられたときには
、第7図の(C)に示すように、鍵スィッチのオフイベ
ント処理が行われ、また、離鍵によってスイッチS W
+が開かれたときには、第7図の(d)に示すオフイ
ベント処理が行われる。
そして、このステップSZ’QOの処理が終了した後、
ステップS 3(lでは、機能スイッチ処理が行われる
。機能スイッチ処理では、イベントの発生、例えば、音
色スイッチの開閉を例に取れば、第7図の(e)に示す
ように、オンイベント処理が行われる。なお、この機能
スイッチ処理では、他にリズム設定操作子によって割込
み周期制御や、リズムパターン制御等の処理を行うこと
も可能である。
ステップS 3(lでは、機能スイッチ処理が行われる
。機能スイッチ処理では、イベントの発生、例えば、音
色スイッチの開閉を例に取れば、第7図の(e)に示す
ように、オンイベント処理が行われる。なお、この機能
スイッチ処理では、他にリズム設定操作子によって割込
み周期制御や、リズムパターン制御等の処理を行うこと
も可能である。
次に、このステップ3300の処理が終了すると、再び
ステップ320Gに戻り、ステップS 2oGの処理の
後、ステップS 300の処理が行われる。
ステップ320Gに戻り、ステップS 2oGの処理の
後、ステップS 300の処理が行われる。
このようなステップ3200 % 3300の処理は、
CPU210が動作状態に・ある時間内において、ステ
ップを単位として処理されるのである。
CPU210が動作状態に・ある時間内において、ステ
ップを単位として処理されるのである。
ところで、第7図の(b)に示すように、スイッチSW
、のオンイベント処理では、ステップS2.。
、のオンイベント処理では、ステップS2.。
においで、スイッチSW、のオンに基づいてキーコード
KCが得られ、このキーコードKCによってフラグが立
ち、RAM322の記憶エリアBUFが指定されて書込
み可能な状態に設定され、記憶エリアBUFにキーコー
ドKCが書き込まれる。
KCが得られ、このキーコードKCによってフラグが立
ち、RAM322の記憶エリアBUFが指定されて書込
み可能な状態に設定され、記憶エリアBUFにキーコー
ドKCが書き込まれる。
次に、ステップS2.2において、RAM322に指定
された記憶エリアTA (BUF)に対し、時分割制御
部340のカラン1へ値が書き込まれる。
された記憶エリアTA (BUF)に対し、時分割制御
部340のカラン1へ値が書き込まれる。
この実施例では、時分割制御部340に設置されている
カウンタがタッチ検出のためのタイマとしての役割をし
ている。次に、ステップS2,3では、RAM322に
指定された記憶エリアTo (BUF)にスイッチSW
、からスイッチSW2のオンに移行する時間の計測中を
表す「1」を書き込んだ後、第7図の(a)に示すステ
ップ3300に移る。
カウンタがタッチ検出のためのタイマとしての役割をし
ている。次に、ステップS2,3では、RAM322に
指定された記憶エリアTo (BUF)にスイッチSW
、からスイッチSW2のオンに移行する時間の計測中を
表す「1」を書き込んだ後、第7図の(a)に示すステ
ップ3300に移る。
次に、第7図の(C)に示すように、スイッチS W
zのオンイベント処理では、ステップS22において、
スイッチSW2のオンによってキーコードKCが得られ
、このキーコードKCによってフラグが立ち、RAM3
22の記憶エリアBUFが指定され、そのキーコードK
Cが書き込まれる。
zのオンイベント処理では、ステップS22において、
スイッチSW2のオンによってキーコードKCが得られ
、このキーコードKCによってフラグが立ち、RAM3
22の記憶エリアBUFが指定され、そのキーコードK
Cが書き込まれる。
次に、ステップS2□2では、ステップS 221で書
き込まれたRAM322の記憶エリアTo (BUF)
の値がTo’(BUF)=0であるか否かを判別し、T
o (BUF)=Oである場合には、第7図の(a)に
示すステップS 300に移る。また、ステップS2□
2でTo (BUF) −〇でない場合には、ステップ
S2゜、に移行し、To (BUF)を0に戻した後、
ステップS2□4に移行する。ステップS2□4では、
RAM322に指定された記憶エリアTB (BUF)
に対し、時分割制御部340のカウント値が書き込まれ
る。次に、ステップS2□、では、RAM322の記憶
エリアTA (BUF) 、TB (BUF)のそれぞ
れに書き込まれている記憶データを減算し、スイッチS
W +のオンからスイッチSW2のオンムこ至るカウ
ンタ値τ(時間を表す)が算出される。次に、ステップ
S2゜6では、予めROM321に記憶されているタッ
チカーブ、例えば、第8図に示すタッチカーブを参照し
、カウンタ値τがタッチデータTDに変換される。次に
、ステップ5227では、ステップS2□6で求められ
たタッチデータTD、記憶エリアBUFに記憶されてい
るキーコードKC及びキーオン信号KOHの各情報がハ
ス30を通じてCPU220に送信される。
き込まれたRAM322の記憶エリアTo (BUF)
の値がTo’(BUF)=0であるか否かを判別し、T
o (BUF)=Oである場合には、第7図の(a)に
示すステップS 300に移る。また、ステップS2□
2でTo (BUF) −〇でない場合には、ステップ
S2゜、に移行し、To (BUF)を0に戻した後、
ステップS2□4に移行する。ステップS2□4では、
RAM322に指定された記憶エリアTB (BUF)
に対し、時分割制御部340のカウント値が書き込まれ
る。次に、ステップS2□、では、RAM322の記憶
エリアTA (BUF) 、TB (BUF)のそれぞ
れに書き込まれている記憶データを減算し、スイッチS
W +のオンからスイッチSW2のオンムこ至るカウ
ンタ値τ(時間を表す)が算出される。次に、ステップ
S2゜6では、予めROM321に記憶されているタッ
チカーブ、例えば、第8図に示すタッチカーブを参照し
、カウンタ値τがタッチデータTDに変換される。次に
、ステップ5227では、ステップS2□6で求められ
たタッチデータTD、記憶エリアBUFに記憶されてい
るキーコードKC及びキーオン信号KOHの各情報がハ
ス30を通じてCPU220に送信される。
また、第7図の(d)に示すように、スイッチSW1の
オフイベント処理では、ステップSi!I5で、スイッ
チSW1のオフによってキーコードKCが得られ、また
、ステップS2,6では、記憶エリアBUFに記憶され
ているキーコードKC及びキーオフ信号KOFFの各情
報がハス30を通してCPU220に送出される。
オフイベント処理では、ステップSi!I5で、スイッ
チSW1のオフによってキーコードKCが得られ、また
、ステップS2,6では、記憶エリアBUFに記憶され
ているキーコードKC及びキーオフ信号KOFFの各情
報がハス30を通してCPU220に送出される。
次に、第7図の(e)に示すように、機能スイッチ38
における音色スイッチのオンイベント処理では、ステッ
プ5231 で、機能スイッチ38のオンに基づいて音
色番号Tcが検出される。次に、ステップS23□で音
色番号TcがCPU220に送信された後、リターンに
移行する。
における音色スイッチのオンイベント処理では、ステッ
プ5231 で、機能スイッチ38のオンに基づいて音
色番号Tcが検出される。次に、ステップS23□で音
色番号TcがCPU220に送信された後、リターンに
移行する。
このようなCPU210における各プログラム処理に対
して、CPU220側では、第6図の(B)に示したよ
うに、音源コントロール等の第9図の(f)、(8)に
示すプログラム処理が行われる。
して、CPU220側では、第6図の(B)に示したよ
うに、音源コントロール等の第9図の(f)、(8)に
示すプログラム処理が行われる。
音源コントロール処理では、第9図の(f)に示すよう
に、ステップS3゜、で初期設定が行われた後、ステッ
プ3302では、CPU210側で得られたキーオン信
号KON、キーオフ信号KOFF、キーコードKC、タ
ッチデータTD等の各種のデータの受信が行われる。こ
のデータ受信の後、ステップS 301では、ステップ
33ozで受信したデータに基づいて押鍵等のイベント
があったか否かを判別し、イベントがなかった場合(N
O)では、ステップ3302に戻り、再びステップ33
03に移行する。そして、ステップS *oxでイベン
トがあったことが判別された場合(YES)では、ステ
ップS3゜4に移行し、CPU210から送信されたキ
ーオン信号KON、キーオフ信号KOFF、キーコード
KC,タッチデータTD等の各種データに基づいて音源
コントロールが行われる。即ち、音源コントロールでは
、キーコードKCに基づいて音名、タッチデータTD等
によって音色や強弱等が指定された楽音信号が形成され
る等、音源10の制御が実行される。
に、ステップS3゜、で初期設定が行われた後、ステッ
プ3302では、CPU210側で得られたキーオン信
号KON、キーオフ信号KOFF、キーコードKC、タ
ッチデータTD等の各種のデータの受信が行われる。こ
のデータ受信の後、ステップS 301では、ステップ
33ozで受信したデータに基づいて押鍵等のイベント
があったか否かを判別し、イベントがなかった場合(N
O)では、ステップ3302に戻り、再びステップ33
03に移行する。そして、ステップS *oxでイベン
トがあったことが判別された場合(YES)では、ステ
ップS3゜4に移行し、CPU210から送信されたキ
ーオン信号KON、キーオフ信号KOFF、キーコード
KC,タッチデータTD等の各種データに基づいて音源
コントロールが行われる。即ち、音源コントロールでは
、キーコードKCに基づいて音名、タッチデータTD等
によって音色や強弱等が指定された楽音信号が形成され
る等、音源10の制御が実行される。
次に、第9図の((2)に示すように、タイマ割込みに
よる自動リズム処理の割込みルーチンでは、ステップS
3+1 でカウンタがインクリメントされた後、ステッ
プS31□で発音タイミングが制御される。この発音タ
イミングが到来している場合には、ステップS3.、に
移行してリズムを表す発音動作が行われる。また、ステ
ップS33.で発音タイミングが到来していない場合に
はリターンに移行する。即ち、このような自動リズム処
理により、ROM321等に記憶されているリズムパタ
ーンに従って音源10の発音タイミングが監視されてい
る。
よる自動リズム処理の割込みルーチンでは、ステップS
3+1 でカウンタがインクリメントされた後、ステッ
プS31□で発音タイミングが制御される。この発音タ
イミングが到来している場合には、ステップS3.、に
移行してリズムを表す発音動作が行われる。また、ステ
ップS33.で発音タイミングが到来していない場合に
はリターンに移行する。即ち、このような自動リズム処
理により、ROM321等に記憶されているリズムパタ
ーンに従って音源10の発音タイミングが監視されてい
る。
以上のように、実施例では2つのCPU210.220
を設置して、CPU2.10には第1の機能群としてキ
ースキャン、タッチ算出、機能スイッチスキャン等を受
は持たせ、また、CPU220には第2の機能群として
、自動リズム処理等の割込みを含む音源コントロール処
理を受は持たセ、各機能群を独立処理したので、各処理
が相互に影響を与えることなく、しかも、時分割制御に
よって十分な時間的余裕を持ちながら実行されている。
を設置して、CPU2.10には第1の機能群としてキ
ースキャン、タッチ算出、機能スイッチスキャン等を受
は持たせ、また、CPU220には第2の機能群として
、自動リズム処理等の割込みを含む音源コントロール処
理を受は持たセ、各機能群を独立処理したので、各処理
が相互に影響を与えることなく、しかも、時分割制御に
よって十分な時間的余裕を持ちながら実行されている。
特に、このような複数のCPU210.220による役
割分担によって、CPU210側では、定時間管理が要
求されるタッチ算出処理がCPU220側の割込み処理
と別個に独立しているため、その割込み等による影響が
無く、精度の高いタッチ算出処理が行えるこ そして、複数のCPU210.220に対して共通の記
憶手段としてROM321、RAM322が設置されて
いるので、各CPU210.220の演算処理が共通の
ROM321、RAM322を通して行われるとともに
、機能間のデータの受は渡しが各ROM321、RAM
322及び共通のハス30を通して行われ、信頼性の高
い、しかも迅速な処理が行われる。このような処理によ
り、各CPU210.220の処理プログラムが独立し
、単一のCPUを用いた場合に比較して小規模及び小容
量化が実現され、各処理間の管理が容易になり、しかも
、各CPU210.220の平行的な処理により、動作
速度を低下させ、ノイズ障害を抑制することができる。
割分担によって、CPU210側では、定時間管理が要
求されるタッチ算出処理がCPU220側の割込み処理
と別個に独立しているため、その割込み等による影響が
無く、精度の高いタッチ算出処理が行えるこ そして、複数のCPU210.220に対して共通の記
憶手段としてROM321、RAM322が設置されて
いるので、各CPU210.220の演算処理が共通の
ROM321、RAM322を通して行われるとともに
、機能間のデータの受は渡しが各ROM321、RAM
322及び共通のハス30を通して行われ、信頼性の高
い、しかも迅速な処理が行われる。このような処理によ
り、各CPU210.220の処理プログラムが独立し
、単一のCPUを用いた場合に比較して小規模及び小容
量化が実現され、各処理間の管理が容易になり、しかも
、各CPU210.220の平行的な処理により、動作
速度を低下させ、ノイズ障害を抑制することができる。
特に、従来の他のルーチン処理による影響を防止するた
めに設定していた処理間の時間的余裕の設定が不要にな
り、機能間でのミスによるハゲが防止されるとともに、
プログラムの設計も容易になる。
めに設定していた処理間の時間的余裕の設定が不要にな
り、機能間でのミスによるハゲが防止されるとともに、
プログラムの設計も容易になる。
なお、CPU210に鍵盤8や機能スイッチ38等の各
種スイッチのインターフェイスを内蔵したものを用いれ
ば、鍵スィッチ回路36や機能スイッチ回路40等を省
略でき、構成の簡略化が図られる。
種スイッチのインターフェイスを内蔵したものを用いれ
ば、鍵スィッチ回路36や機能スイッチ回路40等を省
略でき、構成の簡略化が図られる。
また、実施例では2つのCPU210.220を用いた
場合について説明したが、3以上のCPUを設置しても
良く、また、記憶手段も共通のものの他、個々のCPU
に独自の記憶手段を設置しても良い。さらに、ハスにつ
いても、任意の記憶手段間で独自に設定し、各CPUで
独自の処理を行うようにしても良い。
場合について説明したが、3以上のCPUを設置しても
良く、また、記憶手段も共通のものの他、個々のCPU
に独自の記憶手段を設置しても良い。さらに、ハスにつ
いても、任意の記憶手段間で独自に設定し、各CPUで
独自の処理を行うようにしても良い。
そして、実施例では、時分割制御部を設置して各CPU
を時分割制御によって交互に動作させたが、時分割制御
を用いることなく、各CPUによって独立した処理を実
行するようにしても良い。
を時分割制御によって交互に動作させたが、時分割制御
を用いることなく、各CPUによって独立した処理を実
行するようにしても良い。
以上説明したように、この発明によれば、電子楽器にお
ける複雑かつ大容量の機能を2以上の機能群に区分し、
その機能群に対応して演算処理手段を設置して各機能群
を分担させ、共通の記憶手段を通じてデータの受は渡し
を行うようにしたので、各演算処理手段の動作速度の低
下とともに、プログラム処理の小容量化が実現でき、演
奏機能を高めることができる。
ける複雑かつ大容量の機能を2以上の機能群に区分し、
その機能群に対応して演算処理手段を設置して各機能群
を分担させ、共通の記憶手段を通じてデータの受は渡し
を行うようにしたので、各演算処理手段の動作速度の低
下とともに、プログラム処理の小容量化が実現でき、演
奏機能を高めることができる。
第1図はこの発明の電子楽器の構成を示すブロック図、
第2図はこの発明の電子楽器の一実施例を示すブロック
回、 第3図は鍵スィッチ回路の一例を示す図、第4図はRA
Mの記憶エリアを示す図、第5図はCPUの時分割制御
動作を示すタイミングチャート、 第6図は各CPUの処理を示すフローチャート、第7図
はCPUの処理を示すフローチャート、第8図はタッチ
カーブを示す図、 第9図はCPUの処理を示すフローチャート、第10図
は従来の電子楽器及びその機能を示す図である。 21・・・演算処理手段 210・・・CPU (第1の演算処理手段)22・・
・演算処理手段 220・・・CPU (第2の演算処理手段)30・・
・ハス 32・・・記憶手段 321・・・ROM 322・・・RAM 34・・・時分割制御手段 時分割制御部 (A) (B) 図 RAM322の記憶エリアを示す図 第10図 従来例を示す図
回、 第3図は鍵スィッチ回路の一例を示す図、第4図はRA
Mの記憶エリアを示す図、第5図はCPUの時分割制御
動作を示すタイミングチャート、 第6図は各CPUの処理を示すフローチャート、第7図
はCPUの処理を示すフローチャート、第8図はタッチ
カーブを示す図、 第9図はCPUの処理を示すフローチャート、第10図
は従来の電子楽器及びその機能を示す図である。 21・・・演算処理手段 210・・・CPU (第1の演算処理手段)22・・
・演算処理手段 220・・・CPU (第2の演算処理手段)30・・
・ハス 32・・・記憶手段 321・・・ROM 322・・・RAM 34・・・時分割制御手段 時分割制御部 (A) (B) 図 RAM322の記憶エリアを示す図 第10図 従来例を示す図
Claims (1)
- 【特許請求の範囲】 1、複数の機能を区分して得られる2以上の機能群に対
応して2以上の演算処理手段を設置するとともに、各演
算処理手段に対してデータの授受を行う共通の記憶手段
を設置し、各演算処理手段によって複数の前記機能群を
処理するとともに、前記記憶手段を通して前記演算処理
手段間のデータの授受を行うことを特徴とする電子楽器
。 2、所定の時間間隔によって前記演算処理手段を選択的
に動作させる時分割制御手段を設置したことを特徴とす
る請求項1記載の電子楽器。 3、前記演算処理手段は、入力側処理を担当する第1の
演算処理手段と、この第1の演算処理手段の演算結果に
応じて音源の制御を担当する第2の演算処理手段とを備
えたことを特徴とする請求項1記載の電子楽器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1079514A JP2847739B2 (ja) | 1989-03-30 | 1989-03-30 | 電子楽器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1079514A JP2847739B2 (ja) | 1989-03-30 | 1989-03-30 | 電子楽器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02257198A true JPH02257198A (ja) | 1990-10-17 |
JP2847739B2 JP2847739B2 (ja) | 1999-01-20 |
Family
ID=13692078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1079514A Expired - Fee Related JP2847739B2 (ja) | 1989-03-30 | 1989-03-30 | 電子楽器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2847739B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0619466A (ja) * | 1992-07-01 | 1994-01-28 | Kawai Musical Instr Mfg Co Ltd | 音楽情報処理システム |
JPH06222761A (ja) * | 1991-12-24 | 1994-08-12 | Yamaha Corp | 電子楽器 |
-
1989
- 1989-03-30 JP JP1079514A patent/JP2847739B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06222761A (ja) * | 1991-12-24 | 1994-08-12 | Yamaha Corp | 電子楽器 |
US5376750A (en) * | 1991-12-24 | 1994-12-27 | Yamaha Corporation | Electronic musical instrument having working RAM controlled by plural CPUs |
JPH0619466A (ja) * | 1992-07-01 | 1994-01-28 | Kawai Musical Instr Mfg Co Ltd | 音楽情報処理システム |
Also Published As
Publication number | Publication date |
---|---|
JP2847739B2 (ja) | 1999-01-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |