JP2603462B2 - 演奏データ記録装置 - Google Patents
演奏データ記録装置Info
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- JP2603462B2 JP2603462B2 JP61137974A JP13797486A JP2603462B2 JP 2603462 B2 JP2603462 B2 JP 2603462B2 JP 61137974 A JP61137974 A JP 61137974A JP 13797486 A JP13797486 A JP 13797486A JP 2603462 B2 JP2603462 B2 JP 2603462B2
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Description
【発明の詳細な説明】 この発明は、電子楽器等の演奏を記録/再生するため
の装置に関し、特に演奏データ記録部の改良に関するも
のである。
の装置に関し、特に演奏データ記録部の改良に関するも
のである。
[発明の概要] この発明は、演奏データメモリにおいて、各々演奏パ
ートが割当てられている複数の記憶ブロックを含む第1
のブロック群と、かような割当てがなされていない複数
の記憶ブロックを含む第2のブロック群とを設け、第1
のブロック群の特定の記憶ブロックにそれに対応する演
奏パートの演奏データを書込んでいって所定領域までく
ると第2のブロック群中の未使用の記憶ブロックにその
後の演奏データを書込むことによりメモリの利用効率を
高めたものである。
ートが割当てられている複数の記憶ブロックを含む第1
のブロック群と、かような割当てがなされていない複数
の記憶ブロックを含む第2のブロック群とを設け、第1
のブロック群の特定の記憶ブロックにそれに対応する演
奏パートの演奏データを書込んでいって所定領域までく
ると第2のブロック群中の未使用の記憶ブロックにその
後の演奏データを書込むことによりメモリの利用効率を
高めたものである。
[従来の技術] 従来、電子楽器の演奏記録/再生装置にあっては、RA
M(ランダム・アクセス・メモリ)からなる演奏データ
メモリに複数の演奏パートにそれぞれ対応する複数の記
憶ブロックを設け、各記憶ブロック毎に対応する演奏パ
ートの演奏データを書込むことが提案されている。
M(ランダム・アクセス・メモリ)からなる演奏データ
メモリに複数の演奏パートにそれぞれ対応する複数の記
憶ブロックを設け、各記憶ブロック毎に対応する演奏パ
ートの演奏データを書込むことが提案されている。
[発明が解決しようとする問題点] 上記した従来技術によると、記録すべき演奏データの
量が第1の演奏パート(例えばメロデイパート)に比べ
て第2の演奏パート(例えば伴奏パート)で著しく少な
いような場合、第2の演奏パートについては記録完了時
に記憶ブロック内に相当の未使用領域が残っているの
に、第1の演奏パートについては、記憶ブロックが満杯
になったところで記録処理を中止せざるを得ず、メモリ
の利用効率が低いという問題があった。
量が第1の演奏パート(例えばメロデイパート)に比べ
て第2の演奏パート(例えば伴奏パート)で著しく少な
いような場合、第2の演奏パートについては記録完了時
に記憶ブロック内に相当の未使用領域が残っているの
に、第1の演奏パートについては、記憶ブロックが満杯
になったところで記録処理を中止せざるを得ず、メモリ
の利用効率が低いという問題があった。
このような問題に対処するには、第2の演奏パートに
対応する記憶ブロック内の未使用領域に第1の演奏パー
トの記録できなかった演奏データを書込むことが考えら
れる。しかしながら、このようにした場合には、第1の
演奏パートの演奏データ入力操作を中断しないようにす
るために、第2の演奏パートの演奏データを入力した後
で第1の演奏パートの演奏データを入力する必要があ
り、入力操作が制約される不都合がある。
対応する記憶ブロック内の未使用領域に第1の演奏パー
トの記録できなかった演奏データを書込むことが考えら
れる。しかしながら、このようにした場合には、第1の
演奏パートの演奏データ入力操作を中断しないようにす
るために、第2の演奏パートの演奏データを入力した後
で第1の演奏パートの演奏データを入力する必要があ
り、入力操作が制約される不都合がある。
[問題点を解決するための手段] この発明の目的は、入力操作に制約を加えることなく
演奏データメモリの利用効率を向上させることにある。
演奏データメモリの利用効率を向上させることにある。
この発明に係る演奏データ記録装置は、 (a) 各々複数の記憶ブロックを含む第1及び第2の
ブロック群をそなえた演奏データメモリであって、前記
第1のブロック群では各記憶ブロック毎に演奏パートが
割当てられていると共に前記第2のブロック群では各記
憶ブロック毎に演奏パートが割当てられていないもの
と、 (b) 前記第1のブロック群中の複数の記憶ブロック
にそれぞれ対応する複数の演奏パートのうちから所望の
演奏パートを選択するための選択手段と、 (c) この選択手段で選択された演奏パートに関して
演奏データを入力する入力手段と、 (d) この入力手段から入力される演奏データを前記
第1のブロック群中にて前記選択手段で選択された演奏
パートに対応する記憶ブロックに書込む書込手段と、 (e) この書込手段による書込みが書込中の記憶ブロ
ックの所定領域に達するのに応答して前記第2のブロッ
ク群中で未使用の記憶ブロックをサーチするサーチ手段
とを備え、 前記書込手段は、前記サーチ手段で未使用の記憶ブロ
ックがサーチされるのに応答してサーチに係る記憶ブロ
ックへの記憶の引き継ぎを表わすチェーンデータを前記
所定領域に書込むと共にサーチ後に前記入力手段から入
力される演奏データをサーチに係る記憶ブロックに書込
むことを特徴とするものである。
ブロック群をそなえた演奏データメモリであって、前記
第1のブロック群では各記憶ブロック毎に演奏パートが
割当てられていると共に前記第2のブロック群では各記
憶ブロック毎に演奏パートが割当てられていないもの
と、 (b) 前記第1のブロック群中の複数の記憶ブロック
にそれぞれ対応する複数の演奏パートのうちから所望の
演奏パートを選択するための選択手段と、 (c) この選択手段で選択された演奏パートに関して
演奏データを入力する入力手段と、 (d) この入力手段から入力される演奏データを前記
第1のブロック群中にて前記選択手段で選択された演奏
パートに対応する記憶ブロックに書込む書込手段と、 (e) この書込手段による書込みが書込中の記憶ブロ
ックの所定領域に達するのに応答して前記第2のブロッ
ク群中で未使用の記憶ブロックをサーチするサーチ手段
とを備え、 前記書込手段は、前記サーチ手段で未使用の記憶ブロ
ックがサーチされるのに応答してサーチに係る記憶ブロ
ックへの記憶の引き継ぎを表わすチェーンデータを前記
所定領域に書込むと共にサーチ後に前記入力手段から入
力される演奏データをサーチに係る記憶ブロックに書込
むことを特徴とするものである。
このような構成において、前記サーチ手段は、前記第
2のブロック群中の各記憶ブロックの使用状態を管理す
る管理手段を有し、この管理手段で管理されている各記
憶ブロックの使用状態に基づいて未使用の記憶ブロック
をサーチするようにしてもよい。
2のブロック群中の各記憶ブロックの使用状態を管理す
る管理手段を有し、この管理手段で管理されている各記
憶ブロックの使用状態に基づいて未使用の記憶ブロック
をサーチするようにしてもよい。
[作用] この発明の構成によれば、第2のブロック群中に記憶
ブロックは、前もって演奏パートが割当てられていない
ので、記録処理の進行状況に応じて1又は複数の演奏パ
ートのために適宜使用可能である。すなわち、第1の演
奏パートの演奏データを第1のブロック群中の対応する
記憶ブロックに書込んでいって所定領域にくると、その
後の入力演奏データは第2のブロック群中の未使用の記
憶ブロックに書込まれる。また、第2の演奏パートにつ
いても第1のブロック群中の対応する記憶ブロックだけ
で記憶容量が十分でなければ第2のブロック群中の未使
用の記憶ブロックを利用可能である。
ブロックは、前もって演奏パートが割当てられていない
ので、記録処理の進行状況に応じて1又は複数の演奏パ
ートのために適宜使用可能である。すなわち、第1の演
奏パートの演奏データを第1のブロック群中の対応する
記憶ブロックに書込んでいって所定領域にくると、その
後の入力演奏データは第2のブロック群中の未使用の記
憶ブロックに書込まれる。また、第2の演奏パートにつ
いても第1のブロック群中の対応する記憶ブロックだけ
で記憶容量が十分でなければ第2のブロック群中の未使
用の記憶ブロックを利用可能である。
このように、各演奏パート毎に必要に応じて第2のブ
ロック群中の記憶ブロックに演奏データを書込めるの
で、演奏パート間で演奏データ量に相当な差があっても
演奏データ量の多いパートについて記録処理を途中で止
めるといった事態をなくすることができる。
ロック群中の記憶ブロックに演奏データを書込めるの
で、演奏パート間で演奏データ量に相当な差があっても
演奏データ量の多いパートについて記録処理を途中で止
めるといった事態をなくすることができる。
また、特定の演奏パートが割当てられた記憶ブロック
内の未使用領域を利用するものではないので、どの演奏
パートから先に入力操作を行なうかは操作者が自由に決
定することができる。
内の未使用領域を利用するものではないので、どの演奏
パートから先に入力操作を行なうかは操作者が自由に決
定することができる。
[実施例] 第1図は、この発明の一実施例による演奏記録/再生
装置をそなえた電子楽器の回路構成を示すもので、この
電子楽器は、各種楽音の発生、演奏記録/再生等がマイ
クロコンピュータによって制御されるようになってい
る。
装置をそなえた電子楽器の回路構成を示すもので、この
電子楽器は、各種楽音の発生、演奏記録/再生等がマイ
クロコンピュータによって制御されるようになってい
る。
回路構成(第1図) マイクロコンピュータ10において、バス12には、中央
処理装置(CPU)14、ROMからなるプログラムメモリ16、
RAMからなるワーキングメモリ18、インターフェース2
0、ROMからなる変換テーブルメモリ22、テンポクロック
発生器24等が接続されている。また、マイクロコンピュ
ータ10には、RAMからなる演奏データメモリ26が着脱自
在に設けられており、このメモリ26もバス12に接続され
ている。
処理装置(CPU)14、ROMからなるプログラムメモリ16、
RAMからなるワーキングメモリ18、インターフェース2
0、ROMからなる変換テーブルメモリ22、テンポクロック
発生器24等が接続されている。また、マイクロコンピュ
ータ10には、RAMからなる演奏データメモリ26が着脱自
在に設けられており、このメモリ26もバス12に接続され
ている。
CPU14は、プログラムメモリ16にストアされたプログ
ラムに従って楽音発生、演奏記録/再生等のための各種
処理を実行するもので、これらの処理については第8図
乃至第12図を参照して後述する。
ラムに従って楽音発生、演奏記録/再生等のための各種
処理を実行するもので、これらの処理については第8図
乃至第12図を参照して後述する。
ワーキングメモリ18は、CPU14による各種の処理に際
してレジスタ、ポインタ、フラグ、カウンタ等として利
用される記憶領域を含んだものである。このメモリ18に
含まれるレジスタ類としては、第2図に示すようなアド
レスポインタ及び第3図に示すようなインデックスレジ
スタがあり、この他にも第8図乃至第12図の処理に関し
て後述するようなレジスタ、フラグ、カウンタ等があ
る。
してレジスタ、ポインタ、フラグ、カウンタ等として利
用される記憶領域を含んだものである。このメモリ18に
含まれるレジスタ類としては、第2図に示すようなアド
レスポインタ及び第3図に示すようなインデックスレジ
スタがあり、この他にも第8図乃至第12図の処理に関し
て後述するようなレジスタ、フラグ、カウンタ等があ
る。
第2図において、アドレスポインタPNTは、演奏デー
タメモリ26の書込アドレス又は読出アドレスを指示する
ためのもので、上位ビット部がブロックナンバBNOの記
憶部であり、下位ビット部がアドレス値ADSの記憶部で
ある。ブロックナンバBNOは、第4図に示すように演奏
データメモリ26内の記憶ブロックの番号1〜nのいずれ
かを表わし、アドレス値ADSは各記憶ブロック内のアド
レス0〜1023のいずれかを表わす。
タメモリ26の書込アドレス又は読出アドレスを指示する
ためのもので、上位ビット部がブロックナンバBNOの記
憶部であり、下位ビット部がアドレス値ADSの記憶部で
ある。ブロックナンバBNOは、第4図に示すように演奏
データメモリ26内の記憶ブロックの番号1〜nのいずれ
かを表わし、アドレス値ADSは各記憶ブロック内のアド
レス0〜1023のいずれかを表わす。
第3図において、インデックスレジスタINDXは、8ビ
ットのレジスタであり、上位3ビットの部分がパートナ
ンバPNOの記憶部、下位5ビットの部分がパート別ブロ
ックナンバPBNOの記憶部となっている。パートナンバPN
Oは、1でソロパート、2でUK(上鍵盤)パート、3でL
K(下鍵盤)パート、4でコードパート、5でベースパ
ートをそれぞれ表わし、0でパートなしを表わす。ま
た、パート別のブロックナンバPBNOは、パート毎に記憶
ブロックに与えられる通し番号0〜mのいずれかを表わ
すもので、mの値は記憶ブロック数をnとすると、n−
5をこえることがない。これは、第4図について後述す
るように、演奏データメモリ26では、BNO=1〜5の記
憶ブロックにそれぞれPNO=1〜5のパートを固定的に
割当てているからである。なお、インデックスレジスタ
INDXは、第6図について後述するようにn個の記憶ブロ
ックにそれぞれ対応してn個設けられるものである。
ットのレジスタであり、上位3ビットの部分がパートナ
ンバPNOの記憶部、下位5ビットの部分がパート別ブロ
ックナンバPBNOの記憶部となっている。パートナンバPN
Oは、1でソロパート、2でUK(上鍵盤)パート、3でL
K(下鍵盤)パート、4でコードパート、5でベースパ
ートをそれぞれ表わし、0でパートなしを表わす。ま
た、パート別のブロックナンバPBNOは、パート毎に記憶
ブロックに与えられる通し番号0〜mのいずれかを表わ
すもので、mの値は記憶ブロック数をnとすると、n−
5をこえることがない。これは、第4図について後述す
るように、演奏データメモリ26では、BNO=1〜5の記
憶ブロックにそれぞれPNO=1〜5のパートを固定的に
割当てているからである。なお、インデックスレジスタ
INDXは、第6図について後述するようにn個の記憶ブロ
ックにそれぞれ対応してn個設けられるものである。
インターフェース20は、鍵盤回路28、操作子回路30及
び楽音形成回路32と結合したもので、鍵盤回路28からの
鍵操作情報及び操作子回路30からの操作子操作情報に基
づいて各種の演奏データを作成するデータ作成回路を含
んでいる。
び楽音形成回路32と結合したもので、鍵盤回路28からの
鍵操作情報及び操作子回路30からの操作子操作情報に基
づいて各種の演奏データを作成するデータ作成回路を含
んでいる。
変換テーブルメモリ22は、第7図について後述するよ
うにキーオン、キーオフ等のイベント種類を表わすイベ
ント種類データを、このイベント種類データを含む演奏
データのバイト数に対応したバイトコードBYTCに変換す
るためのもので、その変換内容の一例は次の通りであ
る。バイト数 BYTC 2 0 3 1 4 2 例えば、UKキーオンに関する演奏データは4バイトで
あるので、UKキーオンを表わすイベント種類データはメ
モリ22によりバイトコード2に変換される。
うにキーオン、キーオフ等のイベント種類を表わすイベ
ント種類データを、このイベント種類データを含む演奏
データのバイト数に対応したバイトコードBYTCに変換す
るためのもので、その変換内容の一例は次の通りであ
る。バイト数 BYTC 2 0 3 1 4 2 例えば、UKキーオンに関する演奏データは4バイトで
あるので、UKキーオンを表わすイベント種類データはメ
モリ22によりバイトコード2に変換される。
テンパクロック発生器24は、与えられたテンポに対応
した周波数を有するテンポクロック信号TCLを発生する
もので、このテンポクロック信号TCLは第12図のテンポ
割込みルーチンを開始させるために利用される。
した周波数を有するテンポクロック信号TCLを発生する
もので、このテンポクロック信号TCLは第12図のテンポ
割込みルーチンを開始させるために利用される。
演奏データメモリ26は、第4図に示すようにBNO=1
〜5の5つの記憶ブロックを含む第1のブロック群BG1
と、BNO=6〜nの記憶ブロックを含む第2のブロック
群BG2とをそなえたもので、第1のブロック群BG1にあっ
ては、BNO=1〜5の記憶ブロックにそれぞれソロパー
ト(SOLO)、UKパート、LKパート、コードパート(CHOR
D)、ベースパート(BASS)が前もって割当てられてお
り、第2のブロック群BG2にあってはいかなる演奏パー
トも前もって割当てられていない。
〜5の5つの記憶ブロックを含む第1のブロック群BG1
と、BNO=6〜nの記憶ブロックを含む第2のブロック
群BG2とをそなえたもので、第1のブロック群BG1にあっ
ては、BNO=1〜5の記憶ブロックにそれぞれソロパー
ト(SOLO)、UKパート、LKパート、コードパート(CHOR
D)、ベースパート(BASS)が前もって割当てられてお
り、第2のブロック群BG2にあってはいかなる演奏パー
トも前もって割当てられていない。
各記憶ブロックは、記憶容量が1024バイトのもので、
0〜1023のアドレスを有する。また、BNO=nの記憶ブ
ロックを除く各記憶ブロックには8バイトのあふれ域OV
Fが設けられている。各あふれ域OVFには、演奏データの
書込進行がここまできたときにチェーンデータが書込ま
れる。チェーンデータは、第7図について後述するよう
に第2のブロック群BG2において次に書込みをなすべき
記憶ブロックの先頭アドレス等を表わすものである。
0〜1023のアドレスを有する。また、BNO=nの記憶ブ
ロックを除く各記憶ブロックには8バイトのあふれ域OV
Fが設けられている。各あふれ域OVFには、演奏データの
書込進行がここまできたときにチェーンデータが書込ま
れる。チェーンデータは、第7図について後述するよう
に第2のブロック群BG2において次に書込みをなすべき
記憶ブロックの先頭アドレス等を表わすものである。
鍵盤回路28は、ソロ鍵盤、上鍵盤、下鍵盤、足鍵盤等
を含むもので、各鍵盤の各鍵毎に鍵操作情報が検出され
るようになっている。
を含むもので、各鍵盤の各鍵毎に鍵操作情報が検出され
るようになっている。
操作子回路30は、パネル面に設けられた演奏制御用及
び記録/再生制御用の各種操作子を含むもので、各操作
子毎に操作情報が検出されるようになっている。演奏制
御用の操作子としては、音色、音量、効果等を設定する
ためのスイッチ、ボリュウム等が設けられている。ま
た、記録/再生制御用の操作子としては、第5図に示す
ようなスイッチ等が設けられている。
び記録/再生制御用の各種操作子を含むもので、各操作
子毎に操作情報が検出されるようになっている。演奏制
御用の操作子としては、音色、音量、効果等を設定する
ためのスイッチ、ボリュウム等が設けられている。ま
た、記録/再生制御用の操作子としては、第5図に示す
ようなスイッチ等が設けられている。
第5図において、40は記録/再生モードスイッチ、42
は記録パート選択部、44は再生パート選択部である。モ
ードスイッチ40をオンすると、記録/再生処理が可能と
なり、オフすると同処理が不能となる。
は記録パート選択部、44は再生パート選択部である。モ
ードスイッチ40をオンすると、記録/再生処理が可能と
なり、オフすると同処理が不能となる。
記録パート選択部42には、ソロ、UK、LK、コード及び
ベースの各パート毎に記録パート選択スイッチRSWが設
けられると共に、各スイッチRSW毎にその左側に発光素
子(例えば発光ダイオード)RLEが設けられている。所
望の記録パートに対応するスイッチRSWをオンすると、
そのパートの記録処理が可能となり且つ対応する発光素
子RLEが点灯する。点灯した発光素子RLEは、対応するス
イッチRSWがオフされることにより又は演奏データメモ
リ26が最終アドレスまで書込まれることにより記録停止
となるときに消灯される。
ベースの各パート毎に記録パート選択スイッチRSWが設
けられると共に、各スイッチRSW毎にその左側に発光素
子(例えば発光ダイオード)RLEが設けられている。所
望の記録パートに対応するスイッチRSWをオンすると、
そのパートの記録処理が可能となり且つ対応する発光素
子RLEが点灯する。点灯した発光素子RLEは、対応するス
イッチRSWがオフされることにより又は演奏データメモ
リ26が最終アドレスまで書込まれることにより記録停止
となるときに消灯される。
各発光素子RLEは、記録処理中において演奏データメ
モリ26の記憶余裕が少なくなったこと及び該記憶余裕が
さらに少なくなったことを表示するための表示器として
も利用されるが、この表示器を別に設けることも可能で
ある。
モリ26の記憶余裕が少なくなったこと及び該記憶余裕が
さらに少なくなったことを表示するための表示器として
も利用されるが、この表示器を別に設けることも可能で
ある。
再生パート選択部44には、上記したような各パート毎
に再生パート選択スイッチPSWが設けられると共に、各
スイッチPSW毎にその右側に発光素子PLEが設けられてい
る。
に再生パート選択スイッチPSWが設けられると共に、各
スイッチPSW毎にその右側に発光素子PLEが設けられてい
る。
楽音形成回路32は、インターフェース20から供給され
る演奏データに基づいて楽音信号を形成し、送出するも
ので、音色、音量等の楽音特性が操作子回路30からの制
御情報に応じて制御されるようになっている。
る演奏データに基づいて楽音信号を形成し、送出するも
ので、音色、音量等の楽音特性が操作子回路30からの制
御情報に応じて制御されるようになっている。
楽音形成回路32から送出された楽音信号は、出力アン
プ34を介してスピーカ36に供給され、音響に変換され
る。
プ34を介してスピーカ36に供給され、音響に変換され
る。
記録処理の概要(第6図) 第6図は、n個の記憶ブロックにそれぞれ対応したn
個のインデックスレジスタINDXを含むインデックスレジ
スタ群の内容変化を示すもので、これを参照して記録処
理の概要を述べる。
個のインデックスレジスタINDXを含むインデックスレジ
スタ群の内容変化を示すもので、これを参照して記録処
理の概要を述べる。
第6図において、(a)は、記録開始前の初期状態を
示すもので、BNO=1〜5にそれぞれ対応したインデッ
クスレジスタには、便宜上パートナンバPNO=1、2、
3、4、5をそれぞれS、U、L、C、Bとして示す
と、S0、U0、L0、C0、B0がそれぞれセットされている。
このことは、BNO=1〜5の記憶ブロックにそれぞれソ
ロ、UK、LK、コード及びベースの各パートが割当てられ
ていることを表わす。また、BNO=6〜nに対応したイ
ンデックスレジスタでは、いずれもPNO=0で且つPBNO
=0であり、このことは、BNO=6〜nの記憶ブロック
が未使用状態であること(どのパートも割当てられてい
ないこと)を表わす。
示すもので、BNO=1〜5にそれぞれ対応したインデッ
クスレジスタには、便宜上パートナンバPNO=1、2、
3、4、5をそれぞれS、U、L、C、Bとして示す
と、S0、U0、L0、C0、B0がそれぞれセットされている。
このことは、BNO=1〜5の記憶ブロックにそれぞれソ
ロ、UK、LK、コード及びベースの各パートが割当てられ
ていることを表わす。また、BNO=6〜nに対応したイ
ンデックスレジスタでは、いずれもPNO=0で且つPBNO
=0であり、このことは、BNO=6〜nの記憶ブロック
が未使用状態であること(どのパートも割当てられてい
ないこと)を表わす。
第6図(a)のような状態において、例えばコードパ
ートの記録処理を開始すると、BNO=4の記憶ブロック
に演奏データが書込まれる。そして、該記憶ブロックが
ほぼ満杯になると、BNO=6の記憶ブロックに演奏デー
タが書込まれる。この後、BNO=6の記憶ブロックがほ
ぼ満杯になる前にコードパートの記録処理を停止させ
る。
ートの記録処理を開始すると、BNO=4の記憶ブロック
に演奏データが書込まれる。そして、該記憶ブロックが
ほぼ満杯になると、BNO=6の記憶ブロックに演奏デー
タが書込まれる。この後、BNO=6の記憶ブロックがほ
ぼ満杯になる前にコードパートの記録処理を停止させ
る。
次に、例えばソロパートの記録処理を開始すると、BN
O=1の記憶ブロックに演奏データが書込まれる。そし
て、該記憶ブロックがほぼ満杯になると、BNO=7の記
憶ブロックに演奏データが書込まれ、この記憶ブロック
がほぼ満杯になると、BNO=8の記憶ブロックに演奏デ
ータが書込まれる。
O=1の記憶ブロックに演奏データが書込まれる。そし
て、該記憶ブロックがほぼ満杯になると、BNO=7の記
憶ブロックに演奏データが書込まれ、この記憶ブロック
がほぼ満杯になると、BNO=8の記憶ブロックに演奏デ
ータが書込まれる。
この後は、同様にして他のパートの記録処理を行な
い、最後に例えばUKパートの記録処理を行なってBNO=
n−1の記憶ブロックで記録停止とする。
い、最後に例えばUKパートの記録処理を行なってBNO=
n−1の記憶ブロックで記録停止とする。
第6図(b)は、上記のような一連の記録処理の終了
時におけるインデックスレジスタ群の内容を示すもの
で、BNO=6、7、8…n−1にそれぞれ対応したレジ
スタには、C1、S1、S2…U1のデータがそれぞれストアさ
れ、BNO=nに対応したレジスタは00のままである。
時におけるインデックスレジスタ群の内容を示すもの
で、BNO=6、7、8…n−1にそれぞれ対応したレジ
スタには、C1、S1、S2…U1のデータがそれぞれストアさ
れ、BNO=nに対応したレジスタは00のままである。
従って、再生処理の際には、上記のようなインデック
スレジスタ群の記憶内容を利用して演奏データメモリ26
から演奏データを読出すことができる。
スレジスタ群の記憶内容を利用して演奏データメモリ26
から演奏データを読出すことができる。
各種演奏データのフォーマット(第7図) 第7図は、各種演奏データのフォーマットを示すもの
で、(a)はUK又はLKのキーオンデータ、(b)はUK又
はLKのキーオフデータ、(c)は音色データ、(d)は
ボリュウムデータ、(e)はスイッチデータ、(f)は
チェーンデータ、(g)はエンドデータ、(h)は小節
線データの各フォーマットを示す。(a)〜(g)のデ
ータは、2〜4バイトのデータで構成され、(h)の小
節線データは、1バイトのデータ(16進表記でFF)で構
成される。
で、(a)はUK又はLKのキーオンデータ、(b)はUK又
はLKのキーオフデータ、(c)は音色データ、(d)は
ボリュウムデータ、(e)はスイッチデータ、(f)は
チェーンデータ、(g)はエンドデータ、(h)は小節
線データの各フォーマットを示す。(a)〜(g)のデ
ータは、2〜4バイトのデータで構成され、(h)の小
節線データは、1バイトのデータ(16進表記でFF)で構
成される。
(a)のキーオンデータは、4バイトのデータであ
り、1バイト目がタイミングデータ(テンポクロック信
号TCLの計数値により小節内タイミングを表わすも
の)、2バイト目が上位4ビットのイベント種類データ
(1001)及び下位4ビットのチャンネルナンバデータ
(発音チャンネルの番号を表わすもの)、3バイト目が
キーコードデータ(音高データ)、4バイト目がダイナ
ミクスデータ(例えば鍵タッチの強さを示すタッチデー
タ)である。
り、1バイト目がタイミングデータ(テンポクロック信
号TCLの計数値により小節内タイミングを表わすも
の)、2バイト目が上位4ビットのイベント種類データ
(1001)及び下位4ビットのチャンネルナンバデータ
(発音チャンネルの番号を表わすもの)、3バイト目が
キーコードデータ(音高データ)、4バイト目がダイナ
ミクスデータ(例えば鍵タッチの強さを示すタッチデー
タ)である。
(b)のキーオフデータは、2バイトのデータであ
り、1バイト目がタイミングデータ、2バイト目が上位
4ビットのイベント種類データ(1000)及び下位4ビッ
トのチャンネルナンバデータである。
り、1バイト目がタイミングデータ、2バイト目が上位
4ビットのイベント種類データ(1000)及び下位4ビッ
トのチャンネルナンバデータである。
(c)の音色データは、3バイトのデータであり、1
バイト目がタイミングデータ、2バイト目が上位4ビッ
トのイベント種類データ(1100)及び下位4ビットのデ
ータ(値は0)、3バイト目が音色ナンバデータであ
る。
バイト目がタイミングデータ、2バイト目が上位4ビッ
トのイベント種類データ(1100)及び下位4ビットのデ
ータ(値は0)、3バイト目が音色ナンバデータであ
る。
(d)のボリュウムデータは、3バイト目のデータで
あり、1バイト目がタイミングデータ、2バイト目が上
位4ビットのイベント種類データ(1110)及び下位4ビ
ットのデータ(値は0)、3バイト目がボリュウム値を
表わすデータである。
あり、1バイト目がタイミングデータ、2バイト目が上
位4ビットのイベント種類データ(1110)及び下位4ビ
ットのデータ(値は0)、3バイト目がボリュウム値を
表わすデータである。
(e)のスイッチデータは、3バイトのデータであ
り、1バイト目がタイミングデータ、2バイト目が上位
4ビットのイベント種類データ(1101)及び下位4ビッ
トのデータ(値は0)、3バイト目が上位4ビットのス
イッチナンバデータ及び下位4ビットの切換位置データ
である。
り、1バイト目がタイミングデータ、2バイト目が上位
4ビットのイベント種類データ(1101)及び下位4ビッ
トのデータ(値は0)、3バイト目が上位4ビットのス
イッチナンバデータ及び下位4ビットの切換位置データ
である。
(f)のチェーンデータは、3バイトのデータであ
り、1バイト目がタイミングデータ、2バイト目がイベ
ント種類データ(16進表記でFD)、3バイト目が上位4
ビットのブロックナンバ(BNO)データ及び下位4ビッ
トのデータ(記憶ブロックの先頭アドレス0を示すも
の)である。
り、1バイト目がタイミングデータ、2バイト目がイベ
ント種類データ(16進表記でFD)、3バイト目が上位4
ビットのブロックナンバ(BNO)データ及び下位4ビッ
トのデータ(記憶ブロックの先頭アドレス0を示すも
の)である。
(g)のエンドデータは、3バイトのデータであり、
1バイト目がタイミングデータ、2バイト目がイベント
種類データ(16進表記でFE)、3バイト目が値0のデー
タである。
1バイト目がタイミングデータ、2バイト目がイベント
種類データ(16進表記でFE)、3バイト目が値0のデー
タである。
メインルーチン(第8図) 次に、第8図を参照してメインルーチンの処理の流れ
を説明する。
を説明する。
まず、ステップ50では、記録/再生モードスイッチ
(SW)40がオンか判定し、オンである(Y)ならばステ
ップ52に移る。ステップ52では、初期化の処理を行な
い、各種レジスタ等を初期設定する。
(SW)40がオンか判定し、オンである(Y)ならばステ
ップ52に移る。ステップ52では、初期化の処理を行な
い、各種レジスタ等を初期設定する。
次に、ステップ54では、いずれかの記録パート選択ス
イッチRSWがオンか判定し、オンであればステップ56に
移る。ステップ56では、オンされたスイッチRSWに対応
する記録フラグRSFが1か判定する。この判定結果が否
定的(N)であれば、ステップ58に移り、対応する記録
フラグRSFを1にすると共にオンされたスイッチRSWに対
応する発光素子RLEを点灯させる。また、これと同時に
他の記録フラグRSFを0にする。そして、ステップ60に
移る。
イッチRSWがオンか判定し、オンであればステップ56に
移る。ステップ56では、オンされたスイッチRSWに対応
する記録フラグRSFが1か判定する。この判定結果が否
定的(N)であれば、ステップ58に移り、対応する記録
フラグRSFを1にすると共にオンされたスイッチRSWに対
応する発光素子RLEを点灯させる。また、これと同時に
他の記録フラグRSFを0にする。そして、ステップ60に
移る。
ステップ60ではオンされたスイッチRSWに対応する記
憶ブロックの先頭アドレスをアドレスポインタPNTにセ
ットする。例えばソロパートのスイッチRSWがオンされ
たときは、PNTにBNO=1及びADS=0をセットする。そ
して、ステップ62に移る。
憶ブロックの先頭アドレスをアドレスポインタPNTにセ
ットする。例えばソロパートのスイッチRSWがオンされ
たときは、PNTにBNO=1及びADS=0をセットする。そ
して、ステップ62に移る。
ステップ62では、オンされたスイッチRSWに対応する
パート(選択されたパート)の記録処理を行なう。この
記録処理のサブルーチンについては第9図を参照して後
述する。
パート(選択されたパート)の記録処理を行なう。この
記録処理のサブルーチンについては第9図を参照して後
述する。
ステップ56の判定結果が肯定的(Y)であったとき
は、ステップ58及び60を経ずにステップ62に移り、記録
処理のサブルーチンを実行する。
は、ステップ58及び60を経ずにステップ62に移り、記録
処理のサブルーチンを実行する。
ステップ62の処理が終わったときは、ステップ54に戻
り、上記のような処理をくりかえす。
り、上記のような処理をくりかえす。
ステップ54の判定結果が否定的(N)であったとき
は、ステップ64に移り、いずれかの再生パート選択スイ
ッチPSWがオンか判定する。この判定結果が否定的
(N)であればステップ54に戻るが、肯定的(Y)であ
ればステップ66に移り、オンされたスイッチPSWに対応
するパートの再生処理を行なう。
は、ステップ64に移り、いずれかの再生パート選択スイ
ッチPSWがオンか判定する。この判定結果が否定的
(N)であればステップ54に戻るが、肯定的(Y)であ
ればステップ66に移り、オンされたスイッチPSWに対応
するパートの再生処理を行なう。
ステップ50の判定結果が否定的(N)であったとき
は、ステップ68に移り、各記録フラグRSF及び各再生フ
ラグPSFを0にセットする。そして、ステップ69でその
他の処理(例えばマニュアル演奏モードの処理等)を実
行する。
は、ステップ68に移り、各記録フラグRSF及び各再生フ
ラグPSFを0にセットする。そして、ステップ69でその
他の処理(例えばマニュアル演奏モードの処理等)を実
行する。
記録処理のサブルーチン(第9図) 第9図は、選択されたパートの記録処理のサブルーチ
ンを示すもので、ステップ70では、SW40がオンか判定
し、オンである(Y)ならばステップ72に移る。
ンを示すもので、ステップ70では、SW40がオンか判定
し、オンである(Y)ならばステップ72に移る。
ステップ72では、PNTにおいてBNO=0で且つADS>102
3か(最終アドレスをこえたか)判定する。この判定結
果が否定的(N)であれば、記憶余裕がある(書込可能
である)ので、ステップ74に移る。
3か(最終アドレスをこえたか)判定する。この判定結
果が否定的(N)であれば、記憶余裕がある(書込可能
である)ので、ステップ74に移る。
ステップ74では、鍵、操作子、小節等の演奏ベントあ
りか判定し、ない(N)ならば第8図のルーチンにリタ
ーンする。また、あり(Y)ならば、ステップ76に移
り、第10図について後述するようにデータ書込みのサブ
ルーチンを実行する。そして、ステップ78に移る。
りか判定し、ない(N)ならば第8図のルーチンにリタ
ーンする。また、あり(Y)ならば、ステップ76に移
り、第10図について後述するようにデータ書込みのサブ
ルーチンを実行する。そして、ステップ78に移る。
ステップ78では、ADS>(1023−8)か(あふれ域OVF
に入ったか)判定する。この判定結果が否定的(N)で
あれば第8図のルーチンにリターンするが、肯定的
(Y)であればステップ80に移る。ステップ80では、第
11図について後述するように空ブロックサーチのサブル
ーチンを実行し、しかる後ステップ82に移る。
に入ったか)判定する。この判定結果が否定的(N)で
あれば第8図のルーチンにリターンするが、肯定的
(Y)であればステップ80に移る。ステップ80では、第
11図について後述するように空ブロックサーチのサブル
ーチンを実行し、しかる後ステップ82に移る。
ステップ82からステップ90までの処理は、演奏データ
の書込進行があふれ域OVFまできたのでそこにチェーン
データを書込むための処理である。
の書込進行があふれ域OVFまできたのでそこにチェーン
データを書込むための処理である。
ステップ82では、テンポクロック信号TCLを計数する
カウンタCLKのデータをPNTの示すアドレスにタイミング
データ(1バイト目のデータ)として書込む。CLKは、
第15図について後述するように1小節内で0〜47のカウ
ント値をとり、カウント値が48になると0にリセットさ
れるものである。
カウンタCLKのデータをPNTの示すアドレスにタイミング
データ(1バイト目のデータ)として書込む。CLKは、
第15図について後述するように1小節内で0〜47のカウ
ント値をとり、カウント値が48になると0にリセットさ
れるものである。
次に、ステップ84でADSを1アップしてからステップ8
6に移り、PNTの示すアドレスにイベント種類データ(16
進表記でFD)を2バイト目のデータとして書込む。
6に移り、PNTの示すアドレスにイベント種類データ(16
進表記でFD)を2バイト目のデータとして書込む。
この後、ステップ88でADSを1アップしてからステッ
プ90に移り、PNTの示すアドレスに3バイト目のデータ
を書込む。すなわち、このアドレスにおいて、上位ビッ
ト部にレジスタGETIDXからのブロックナンバBNOを、下
位ビット部に0をそれぞれ書込む。この場合、レジスタ
GETIDXにセットされているブロックナンバBNOは、ステ
ップ80の処理によりサーチされた空ブロックの番号であ
る。ステップ90の後は、ステップ91に移り、PNTにおい
て上位ビット部にレジスタGETIDXからのブロックナンバ
BNOを、下位ビット部に0をそれぞれ書込む。ステップ9
1の後は、第8図のルーチンにリターンする。そして、
再び第9図のルーチンに入り、ステップ76にくると、PN
Tの指示する空ブロックの先頭番地(前述した第6図
(a)のコードパートの例ではBNO=6の記憶ブロック
のADS=0の先頭番地)から演奏データの書込みが行な
われる。
プ90に移り、PNTの示すアドレスに3バイト目のデータ
を書込む。すなわち、このアドレスにおいて、上位ビッ
ト部にレジスタGETIDXからのブロックナンバBNOを、下
位ビット部に0をそれぞれ書込む。この場合、レジスタ
GETIDXにセットされているブロックナンバBNOは、ステ
ップ80の処理によりサーチされた空ブロックの番号であ
る。ステップ90の後は、ステップ91に移り、PNTにおい
て上位ビット部にレジスタGETIDXからのブロックナンバ
BNOを、下位ビット部に0をそれぞれ書込む。ステップ9
1の後は、第8図のルーチンにリターンする。そして、
再び第9図のルーチンに入り、ステップ76にくると、PN
Tの指示する空ブロックの先頭番地(前述した第6図
(a)のコードパートの例ではBNO=6の記憶ブロック
のADS=0の先頭番地)から演奏データの書込みが行な
われる。
ステップ70の判定結果が否定的(N)であったとき又
はステップ72の判定結果が肯定的(Y)であったとき
は、ステップ92でRSFを0にすると共にRLEを消灯してか
ら第8図のルーチンにリターンする。
はステップ72の判定結果が肯定的(Y)であったとき
は、ステップ92でRSFを0にすると共にRLEを消灯してか
ら第8図のルーチンにリターンする。
データ書込みのサブルーチン(第10図) 第10図は、データ書込みのサブルーチンを示すもの
で、ステップ100では、演奏イベントが小節イベントか
判定する。この判定結果が否定的(N)であればステッ
プ102に移る。
で、ステップ100では、演奏イベントが小節イベントか
判定する。この判定結果が否定的(N)であればステッ
プ102に移る。
ステップ102では、CLKのデータをPNTの示すアドレス
にタイミングデータ(1バイト目のデータ)として書込
む。そして、ステップ104でADSを1アップしてからステ
ップ106に移る。
にタイミングデータ(1バイト目のデータ)として書込
む。そして、ステップ104でADSを1アップしてからステ
ップ106に移る。
ステップ106では、イベント種類データをレジスタX
に書込み、該データを含む2バイト目のデータをPNTの
示すアドレスに書込む。そして、ステップ108に移り、
変換テーブルメモリ22からXのデータに応じて発生され
る出力が0か(演奏データが2バイトか)判定する。こ
の判定結果が肯定的(Y)であれば第9図のルーチンに
リターンするが、否定的(N)であればステップ110でA
DSを1アップしてからステップ112に移る。
に書込み、該データを含む2バイト目のデータをPNTの
示すアドレスに書込む。そして、ステップ108に移り、
変換テーブルメモリ22からXのデータに応じて発生され
る出力が0か(演奏データが2バイトか)判定する。こ
の判定結果が肯定的(Y)であれば第9図のルーチンに
リターンするが、否定的(N)であればステップ110でA
DSを1アップしてからステップ112に移る。
ステップ112では、PNTの示すアドレスに3バイト目の
データを書込む。そして、ステップ114に移り、メモリ2
2のX対応出力が1か(演奏データが3バイトか)判定
する。この判定結果が肯定的(Y)であれば第9図のル
ーチンにリターンするが、否定的(N)であればステッ
プ116でADSを1アップしてからステップ118に移る。
データを書込む。そして、ステップ114に移り、メモリ2
2のX対応出力が1か(演奏データが3バイトか)判定
する。この判定結果が肯定的(Y)であれば第9図のル
ーチンにリターンするが、否定的(N)であればステッ
プ116でADSを1アップしてからステップ118に移る。
ステップ118では、PNTの示すアドレスに4バイト目の
データを書込む。そして、第9図のルーチンにリターン
する。
データを書込む。そして、第9図のルーチンにリターン
する。
ステップ100の判定結果が肯定的(Y)であったとき
は、ステップ120に移り、PNTの示すアドレスに小節線デ
ータ(16進表記でFF)を書込む。
は、ステップ120に移り、PNTの示すアドレスに小節線デ
ータ(16進表記でFF)を書込む。
空ブロックサーチのサブルーチン(第11図) 第11図は、空ブロックサーチのサブルーチンを示すも
ので、ステップ130では、使用ブロック数レジスタUBNR
の値がnか(ブロック数の最大値か)判定する。この判
定結果が肯定的(Y)であれば、空ブロックをサーチす
る必要がないので、第9図のルーチンにリターンする。
また、ステップ130の判定結果が否定的(N)であれば
ステップ132に移る。
ので、ステップ130では、使用ブロック数レジスタUBNR
の値がnか(ブロック数の最大値か)判定する。この判
定結果が肯定的(Y)であれば、空ブロックをサーチす
る必要がないので、第9図のルーチンにリターンする。
また、ステップ130の判定結果が否定的(N)であれば
ステップ132に移る。
ステップ132では、記録パートに対応するインデック
スレジスタINDXのデータをレジスタAに入れる。そし
て、ステップ134に移り、UBNRの値を1アップする。
スレジスタINDXのデータをレジスタAに入れる。そし
て、ステップ134に移り、UBNRの値を1アップする。
次に、ステップ136では、BNO=6〜nに対応するINDX
を順次に調べて最初にPNT=0(未使用)とされたINDX
に対応するBNOをレジスタBにセットする。そして、ス
テップ138に移り、Aの内容に1を加えたもの(PBNOを
1アップしたもの)をB内のブロックナンバに対応する
INDXに入れる。この後、ステップ140に移る。
を順次に調べて最初にPNT=0(未使用)とされたINDX
に対応するBNOをレジスタBにセットする。そして、ス
テップ138に移り、Aの内容に1を加えたもの(PBNOを
1アップしたもの)をB内のブロックナンバに対応する
INDXに入れる。この後、ステップ140に移る。
ステップ140では、レジスタGETIDXにBのデータ(空
ブロックのブロックナンバ)をセットする。そして、ス
テップ142に移り、UBNRの値がn−2より大か(未使用
ブロック数が2以内か)判定する。この判定結果が否定
的(N)であれば第9図のルーチンにリターンするが、
肯定的(Y)であればステップ144に移る。
ブロックのブロックナンバ)をセットする。そして、ス
テップ142に移り、UBNRの値がn−2より大か(未使用
ブロック数が2以内か)判定する。この判定結果が否定
的(N)であれば第9図のルーチンにリターンするが、
肯定的(Y)であればステップ144に移る。
ステップ144では、UBNRの値がn−1より大か(未使
用ブロック数が1か)判定する。この判定結果が否定的
(N)であれば、未使用ブロック数が2であったことに
なり、ステップ146に移る。ステップ146では、制御変数
Kとして12をセットし、しかる後第9図のルーチンにリ
ターンする。なお、制御変数Kは、第12図について後述
するように発光素子RLEの点滅制御に用いられるもので
ある。
用ブロック数が1か)判定する。この判定結果が否定的
(N)であれば、未使用ブロック数が2であったことに
なり、ステップ146に移る。ステップ146では、制御変数
Kとして12をセットし、しかる後第9図のルーチンにリ
ターンする。なお、制御変数Kは、第12図について後述
するように発光素子RLEの点滅制御に用いられるもので
ある。
ステップ144の判定結果が肯定的(Y)であったとき
は、ステップ148でKを6としてから第9図のルーチン
にリターンする。
は、ステップ148でKを6としてから第9図のルーチン
にリターンする。
テンポ割込みルーチン(第12図) 第12図は、テンポ割込みルーチンを示すもので、この
ルーチンは、テンポロック信号TCLの各パルス毎にスタ
ートする。
ルーチンは、テンポロック信号TCLの各パルス毎にスタ
ートする。
まず、ステップ150では、カウンタCLKの値を1アップ
する。そして、152に移り、制御変数Kが0か判定す
る。この判定結果が肯定的(Y)であれば、未使用ブロ
ック数が2まで達していないことになり、ステップ154
に移る。
する。そして、152に移り、制御変数Kが0か判定す
る。この判定結果が肯定的(Y)であれば、未使用ブロ
ック数が2まで達していないことになり、ステップ154
に移る。
ステップ154では、CLKの値が48か(小節未か)判定
し、48でない(N)ならば第8図のルーチンにリターン
する。また、ステップ154の判定結果が肯定的(Y)で
あったときは、ステップ156に移り、小節イベント信号
を発生する。この結果、第10図のステップ120による小
節線データの書込みが可能となる。この後、ステップ15
8では、CLKの値を0にすると共に制御変数Mを0にセッ
トし、しかる後第8図のルーチンにリターンする。
し、48でない(N)ならば第8図のルーチンにリターン
する。また、ステップ154の判定結果が肯定的(Y)で
あったときは、ステップ156に移り、小節イベント信号
を発生する。この結果、第10図のステップ120による小
節線データの書込みが可能となる。この後、ステップ15
8では、CLKの値を0にすると共に制御変数Mを0にセッ
トし、しかる後第8図のルーチンにリターンする。
ところで、第11図のステップ146又は148で制御変数K
として12又は6がセットされたときは、ステップ152の
判定結果が否定的(N)となり、ステップ160に移る。
として12又は6がセットされたときは、ステップ152の
判定結果が否定的(N)となり、ステップ160に移る。
ステップ160では、CLKの値が消灯タイミング値OFTと
等しいか判定する。ここで、消灯タイミング値OFTは、
制御変数M及びKを用いて次式で表わされる。
等しいか判定する。ここで、消灯タイミング値OFTは、
制御変数M及びKを用いて次式で表わされる。
OFT=(2M+1)K …(1) この(1)式に関し、K=6の場合のMとOFTとの対
応関係を示すと、次の通りである。M 0 1 2 3 OFT 6 18 30 42 また、K=12の場合は、次の通りである。M 0 1 OFT 12 36 従って、ステップ160の判定結果が肯定的(Y)とな
るのは、K=6の場合は、CLK=6、18、30又は42のと
きであり、K=12の場合は、CLK=12又は36のときであ
る。
応関係を示すと、次の通りである。M 0 1 2 3 OFT 6 18 30 42 また、K=12の場合は、次の通りである。M 0 1 OFT 12 36 従って、ステップ160の判定結果が肯定的(Y)とな
るのは、K=6の場合は、CLK=6、18、30又は42のと
きであり、K=12の場合は、CLK=12又は36のときであ
る。
ステップ160の判定結果が肯定的(Y)となったとき
は、ステップ162に移り、発光素子RLEを消灯する。そし
て、ステップ154以下の処理を行なう。
は、ステップ162に移り、発光素子RLEを消灯する。そし
て、ステップ154以下の処理を行なう。
ステップ160の判定結果が否定的(N)であったとき
は、ステップ164に移り、CLKの値が点灯タイミング値ON
Tと等しいか判定する。ここで、点灯タイミング値ONT
は、制御変数M及びKを用いて次式で表わされる。
は、ステップ164に移り、CLKの値が点灯タイミング値ON
Tと等しいか判定する。ここで、点灯タイミング値ONT
は、制御変数M及びKを用いて次式で表わされる。
ONT=2(M+1)K …(2) この(2)式に関し、K=6の場合のMとONTとの対
応関係を示すと、次の通りである。M 0 1 2 3 OFT 12 24 36 48 また、K=12の場合は、次の通りである。M 0 1 OFT 24 48 従って、ステップ164の判定結果が肯定的(Y)とな
るのは、K=6の場合は、CLK=12、24、36又は48のと
きであり、K=12の場合は、CLK=24又は48のときであ
る。
応関係を示すと、次の通りである。M 0 1 2 3 OFT 12 24 36 48 また、K=12の場合は、次の通りである。M 0 1 OFT 24 48 従って、ステップ164の判定結果が肯定的(Y)とな
るのは、K=6の場合は、CLK=12、24、36又は48のと
きであり、K=12の場合は、CLK=24又は48のときであ
る。
ステップ164の判定結果が肯定的(Y)であったとき
は、ステップ166に移り、制御変数Mを1アップする。
そして、ステップ168に移り、発光素子RLEを点灯する。
は、ステップ166に移り、制御変数Mを1アップする。
そして、ステップ168に移り、発光素子RLEを点灯する。
ステップ168の後は、ステップ154に移る。また、ステ
ップ164の判定結果が否定的(N)であったときにも、
ステップ154に移る。
ップ164の判定結果が否定的(N)であったときにも、
ステップ154に移る。
上記したステップ160〜168の処理によれば、K=12の
場合(未使用ブロック数が2の場合)は、CLKの値にし
て12から24の直前まではRLE消灯、24から36の直前まで
はRLE点灯、36から48の直前まではRLE消灯…というよう
に12クロック(一例として約1秒)間隔で点滅制御が行
なわれる。また、K=6の場合(未使用ブロック数1の
場合)は、CLKの値にして6から12の直前までは消灯、1
2から18の直前までは消灯、18から24の直前までは消灯
…というように6クロック(一例として約0.5秒)間隔
で点滅制御が行なわれる。従って、演奏者は、発光素子
が点滅し始めてもさらに点滅間隔が小さくなる書込可能
期間があることを考慮して余裕をもって演奏を行なうこ
とにより所望の演奏データを確実にメモリに記憶させる
ことができる。
場合(未使用ブロック数が2の場合)は、CLKの値にし
て12から24の直前まではRLE消灯、24から36の直前まで
はRLE点灯、36から48の直前まではRLE消灯…というよう
に12クロック(一例として約1秒)間隔で点滅制御が行
なわれる。また、K=6の場合(未使用ブロック数1の
場合)は、CLKの値にして6から12の直前までは消灯、1
2から18の直前までは消灯、18から24の直前までは消灯
…というように6クロック(一例として約0.5秒)間隔
で点滅制御が行なわれる。従って、演奏者は、発光素子
が点滅し始めてもさらに点滅間隔が小さくなる書込可能
期間があることを考慮して余裕をもって演奏を行なうこ
とにより所望の演奏データを確実にメモリに記憶させる
ことができる。
[発明の効果] 以上のように、この発明によれば、各演奏パート毎に
必要に応じて第2のブロック群中の記憶ブロックに演奏
データを書込むようにしたので、演奏データメモリのす
べての記憶ブロックにそれぞれ演奏パートを割当てるも
のに比べて演奏データメモリの利用効率が大幅に向上す
ると共に、複数の演奏パートについて任意の演奏順序で
入力操作を行なえる効果がある。その上、第1のブロッ
ク群中の書込みに係る記憶ブロックにおいて所定領域に
チェーンデータを書込むようにしたので、チェーンデー
タに基づいて第1及び第2のブロック群から連続的に演
奏データを読出すことが可能になる効果もある。
必要に応じて第2のブロック群中の記憶ブロックに演奏
データを書込むようにしたので、演奏データメモリのす
べての記憶ブロックにそれぞれ演奏パートを割当てるも
のに比べて演奏データメモリの利用効率が大幅に向上す
ると共に、複数の演奏パートについて任意の演奏順序で
入力操作を行なえる効果がある。その上、第1のブロッ
ク群中の書込みに係る記憶ブロックにおいて所定領域に
チェーンデータを書込むようにしたので、チェーンデー
タに基づいて第1及び第2のブロック群から連続的に演
奏データを読出すことが可能になる効果もある。
第1図は、この発明の一実施例による演奏記録/再生装
置をそなえた電子楽器の回路構成を示すブロック図、 第2図は、アドレスポインタの構成を示す図、 第3図は、インデックレジスタの構成を示す図、 第4図は、演奏データメモリ内の記憶ブロック配置を示
す図、 第5図は、記録/再生関係のスイッチ配置を示す平面
図、 第6図は、インデックスレジスタ群の内容変化を示す
図、 第7図は、各種演奏データのフォーマットを示す図、 第8図は、メインルーチンを示すフローチャート、 第9図は、記録処理のサブルーチンを示すフローチャー
ト、 第10図は、データ書込みのサブルーチンを示すフローチ
ャート、 第11図は、空ブロックサーチのサブルーチンを示すフロ
ーチャート、 第12図は、テンポ割込みのサブルーチンを示すフローチ
ャートである。 10……マイクロコンピュータ、12……バス、14……中央
処理装置、16……プログラムメモリ、18……ワーキング
メモリ、20……インターフェース、22……変換テーブル
メモリ、24……テンポロック発生器、26……演奏データ
メモリ、28……鍵盤回路、30……操作子回路、32……楽
音形成回路、40……記録/再生モードスイッチ、42……
記録パート選択部、44……再生パート選択部、RSW……
記録パート選択スイッチ、RLE……発光素子。
置をそなえた電子楽器の回路構成を示すブロック図、 第2図は、アドレスポインタの構成を示す図、 第3図は、インデックレジスタの構成を示す図、 第4図は、演奏データメモリ内の記憶ブロック配置を示
す図、 第5図は、記録/再生関係のスイッチ配置を示す平面
図、 第6図は、インデックスレジスタ群の内容変化を示す
図、 第7図は、各種演奏データのフォーマットを示す図、 第8図は、メインルーチンを示すフローチャート、 第9図は、記録処理のサブルーチンを示すフローチャー
ト、 第10図は、データ書込みのサブルーチンを示すフローチ
ャート、 第11図は、空ブロックサーチのサブルーチンを示すフロ
ーチャート、 第12図は、テンポ割込みのサブルーチンを示すフローチ
ャートである。 10……マイクロコンピュータ、12……バス、14……中央
処理装置、16……プログラムメモリ、18……ワーキング
メモリ、20……インターフェース、22……変換テーブル
メモリ、24……テンポロック発生器、26……演奏データ
メモリ、28……鍵盤回路、30……操作子回路、32……楽
音形成回路、40……記録/再生モードスイッチ、42……
記録パート選択部、44……再生パート選択部、RSW……
記録パート選択スイッチ、RLE……発光素子。
Claims (2)
- 【請求項1】(a) 各々複数の記憶ブロックを含む第
1及び第2のブロック群をそなえた演奏データメモリで
あって、前記第1のブロック群では各記憶ブロック毎に
演奏パートが割当てられていると共に前記第2のブロッ
ク群では各記憶ブロック毎に演奏パートが割当てられて
いないものと、 (b) 前記第1のブロック群中の複数の記憶ブロック
にそれぞれ対応する複数の演奏パートのうちから所望の
演奏パートを選択するための選択手段と、 (c) この選択手段で選択された演奏パートに関して
演奏データを入力する入力手段と、 (d) この入力手段から入力される演奏データを前記
第1のブロック群中にて前記選択手段で選択された演奏
パートに対応する記憶ブロックに書込む書込手段と、 (e) この書込手段による書込みが書込中の記憶ブロ
ックの所定領域に達するのに応答して前記第2のブロッ
ク群中で未使用の記憶ブロックをサーチするサーチ手段
とを備え、 前記書込手段は、前記サーチ手段で未使用の記憶ブロッ
クがサーチされるのに応答してサーチに係る記憶ブロッ
クへの記憶の引き継ぎを表わすチェーンデータを前記所
定領域に書込むとともにサーチ後に前記入力手段から入
力される演奏データをサーチに係る記憶ブロックに書込
むことを特徴とする演奏データ記録装置。 - 【請求項2】前記サーチ手段は、前記第2のブロック群
中の各記憶ブロックの使用状態を管理する管理手段を有
し、この管理手段で管理されている各記憶ブロックの使
用状態に基づいて未使用の記憶ブロックをサーチするこ
とを特徴とする特許請求の範囲第1項記載の演奏データ
記録装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61137974A JP2603462B2 (ja) | 1986-06-13 | 1986-06-13 | 演奏データ記録装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61137974A JP2603462B2 (ja) | 1986-06-13 | 1986-06-13 | 演奏データ記録装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62294287A JPS62294287A (ja) | 1987-12-21 |
JP2603462B2 true JP2603462B2 (ja) | 1997-04-23 |
Family
ID=15211091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61137974A Expired - Lifetime JP2603462B2 (ja) | 1986-06-13 | 1986-06-13 | 演奏データ記録装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2603462B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53107325A (en) * | 1977-02-28 | 1978-09-19 | Sharp Corp | Electronic musical instruments |
JPS56114998A (en) * | 1980-02-15 | 1981-09-09 | Casio Computer Co Ltd | Electronic musical instrument |
JP2518196B2 (ja) * | 1983-10-13 | 1996-07-24 | カシオ計算機株式会社 | 演奏情報入力装置 |
-
1986
- 1986-06-13 JP JP61137974A patent/JP2603462B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62294287A (ja) | 1987-12-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |