JP2603462B2 - 演奏データ記録装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、電子楽器等の演奏を記録／再生するため
の装置に関し、特に演奏データ記録部の改良に関するも
のである。

［発明の概要］ この発明は、演奏データメモリにおいて、各々演奏パ
ートが割当てられている複数の記憶ブロックを含む第１
のブロック群と、かような割当てがなされていない複数
の記憶ブロックを含む第２のブロック群とを設け、第１
のブロック群の特定の記憶ブロックにそれに対応する演
奏パートの演奏データを書込んでいって所定領域までく
ると第２のブロック群中の未使用の記憶ブロックにその
後の演奏データを書込むことによりメモリの利用効率を
高めたものである。

［従来の技術］ 従来、電子楽器の演奏記録／再生装置にあっては、RA
M（ランダム・アクセス・メモリ）からなる演奏データ
メモリに複数の演奏パートにそれぞれ対応する複数の記
憶ブロックを設け、各記憶ブロック毎に対応する演奏パ
ートの演奏データを書込むことが提案されている。

［発明が解決しようとする問題点］ 上記した従来技術によると、記録すべき演奏データの
量が第１の演奏パート（例えばメロデイパート）に比べ
て第２の演奏パート（例えば伴奏パート）で著しく少な
いような場合、第２の演奏パートについては記録完了時
に記憶ブロック内に相当の未使用領域が残っているの
に、第１の演奏パートについては、記憶ブロックが満杯
になったところで記録処理を中止せざるを得ず、メモリ
の利用効率が低いという問題があった。

このような問題に対処するには、第２の演奏パートに
対応する記憶ブロック内の未使用領域に第１の演奏パー
トの記録できなかった演奏データを書込むことが考えら
れる。しかしながら、このようにした場合には、第１の
演奏パートの演奏データ入力操作を中断しないようにす
るために、第２の演奏パートの演奏データを入力した後
で第１の演奏パートの演奏データを入力する必要があ
り、入力操作が制約される不都合がある。

［問題点を解決するための手段］ この発明の目的は、入力操作に制約を加えることなく
演奏データメモリの利用効率を向上させることにある。

この発明に係る演奏データ記録装置は、 （ａ） 各々複数の記憶ブロックを含む第１及び第２の
ブロック群をそなえた演奏データメモリであって、前記
第１のブロック群では各記憶ブロック毎に演奏パートが
割当てられていると共に前記第２のブロック群では各記
憶ブロック毎に演奏パートが割当てられていないもの
と、 （ｂ） 前記第１のブロック群中の複数の記憶ブロック
にそれぞれ対応する複数の演奏パートのうちから所望の
演奏パートを選択するための選択手段と、 （ｃ） この選択手段で選択された演奏パートに関して
演奏データを入力する入力手段と、 （ｄ） この入力手段から入力される演奏データを前記
第１のブロック群中にて前記選択手段で選択された演奏
パートに対応する記憶ブロックに書込む書込手段と、 （ｅ） この書込手段による書込みが書込中の記憶ブロ
ックの所定領域に達するのに応答して前記第２のブロッ
ク群中で未使用の記憶ブロックをサーチするサーチ手段
とを備え、 前記書込手段は、前記サーチ手段で未使用の記憶ブロ
ックがサーチされるのに応答してサーチに係る記憶ブロ
ックへの記憶の引き継ぎを表わすチェーンデータを前記
所定領域に書込むと共にサーチ後に前記入力手段から入
力される演奏データをサーチに係る記憶ブロックに書込
むことを特徴とするものである。

このような構成において、前記サーチ手段は、前記第
２のブロック群中の各記憶ブロックの使用状態を管理す
る管理手段を有し、この管理手段で管理されている各記
憶ブロックの使用状態に基づいて未使用の記憶ブロック
をサーチするようにしてもよい。

［作用］ この発明の構成によれば、第２のブロック群中に記憶
ブロックは、前もって演奏パートが割当てられていない
ので、記録処理の進行状況に応じて１又は複数の演奏パ
ートのために適宜使用可能である。すなわち、第１の演
奏パートの演奏データを第１のブロック群中の対応する
記憶ブロックに書込んでいって所定領域にくると、その
後の入力演奏データは第２のブロック群中の未使用の記
憶ブロックに書込まれる。また、第２の演奏パートにつ
いても第１のブロック群中の対応する記憶ブロックだけ
で記憶容量が十分でなければ第２のブロック群中の未使
用の記憶ブロックを利用可能である。

このように、各演奏パート毎に必要に応じて第２のブ
ロック群中の記憶ブロックに演奏データを書込めるの
で、演奏パート間で演奏データ量に相当な差があっても
演奏データ量の多いパートについて記録処理を途中で止
めるといった事態をなくすることができる。

また、特定の演奏パートが割当てられた記憶ブロック
内の未使用領域を利用するものではないので、どの演奏
パートから先に入力操作を行なうかは操作者が自由に決
定することができる。

［実施例］ 第１図は、この発明の一実施例による演奏記録／再生
装置をそなえた電子楽器の回路構成を示すもので、この
電子楽器は、各種楽音の発生、演奏記録／再生等がマイ
クロコンピュータによって制御されるようになってい
る。

回路構成（第１図） マイクロコンピュータ10において、バス12には、中央
処理装置（CPU）14、ROMからなるプログラムメモリ16、
RAMからなるワーキングメモリ18、インターフェース2
0、ROMからなる変換テーブルメモリ22、テンポクロック
発生器24等が接続されている。また、マイクロコンピュ
ータ10には、RAMからなる演奏データメモリ26が着脱自
在に設けられており、このメモリ26もバス12に接続され
ている。

CPU14は、プログラムメモリ16にストアされたプログ
ラムに従って楽音発生、演奏記録／再生等のための各種
処理を実行するもので、これらの処理については第８図
乃至第12図を参照して後述する。

ワーキングメモリ18は、CPU14による各種の処理に際
してレジスタ、ポインタ、フラグ、カウンタ等として利
用される記憶領域を含んだものである。このメモリ18に
含まれるレジスタ類としては、第２図に示すようなアド
レスポインタ及び第３図に示すようなインデックスレジ
スタがあり、この他にも第８図乃至第12図の処理に関し
て後述するようなレジスタ、フラグ、カウンタ等があ
る。

第２図において、アドレスポインタPNTは、演奏デー
タメモリ26の書込アドレス又は読出アドレスを指示する
ためのもので、上位ビット部がブロックナンバBNOの記
憶部であり、下位ビット部がアドレス値ADSの記憶部で
ある。ブロックナンバBNOは、第４図に示すように演奏
データメモリ26内の記憶ブロックの番号１〜ｎのいずれ
かを表わし、アドレス値ADSは各記憶ブロック内のアド
レス０〜1023のいずれかを表わす。

第３図において、インデックスレジスタINDXは、８ビ
ットのレジスタであり、上位３ビットの部分がパートナ
ンバPNOの記憶部、下位５ビットの部分がパート別ブロ
ックナンバPBNOの記憶部となっている。パートナンバPN
Oは、１でソロパート、２でUK（上鍵盤）パート、３でL
K（下鍵盤）パート、４でコードパート、５でベースパ
ートをそれぞれ表わし、０でパートなしを表わす。ま
た、パート別のブロックナンバPBNOは、パート毎に記憶
ブロックに与えられる通し番号０〜ｍのいずれかを表わ
すもので、ｍの値は記憶ブロック数をｎとすると、ｎ−
５をこえることがない。これは、第４図について後述す
るように、演奏データメモリ26では、BNO＝１〜５の記
憶ブロックにそれぞれPNO＝１〜５のパートを固定的に
割当てているからである。なお、インデックスレジスタ
INDXは、第６図について後述するようにｎ個の記憶ブロ
ックにそれぞれ対応してｎ個設けられるものである。

インターフェース20は、鍵盤回路28、操作子回路30及
び楽音形成回路32と結合したもので、鍵盤回路28からの
鍵操作情報及び操作子回路30からの操作子操作情報に基
づいて各種の演奏データを作成するデータ作成回路を含
んでいる。

変換テーブルメモリ22は、第７図について後述するよ
うにキーオン、キーオフ等のイベント種類を表わすイベ
ント種類データを、このイベント種類データを含む演奏
データのバイト数に対応したバイトコードBYTCに変換す
るためのもので、その変換内容の一例は次の通りであ
る。バイト数 BYTC ２ ０ ３ １ ４ ２ 例えば、UKキーオンに関する演奏データは４バイトで
あるので、UKキーオンを表わすイベント種類データはメ
モリ22によりバイトコード２に変換される。

テンパクロック発生器24は、与えられたテンポに対応
した周波数を有するテンポクロック信号TCLを発生する
もので、このテンポクロック信号TCLは第12図のテンポ
割込みルーチンを開始させるために利用される。

演奏データメモリ26は、第４図に示すようにBNO＝１
〜５の５つの記憶ブロックを含む第１のブロック群BG1
と、BNO＝６〜ｎの記憶ブロックを含む第２のブロック
群BG2とをそなえたもので、第１のブロック群BG1にあっ
ては、BNO＝１〜５の記憶ブロックにそれぞれソロパー
ト（SOLO）、UKパート、LKパート、コードパート（CHOR
D）、ベースパート（BASS）が前もって割当てられてお
り、第２のブロック群BG2にあってはいかなる演奏パー
トも前もって割当てられていない。

各記憶ブロックは、記憶容量が1024バイトのもので、
０〜1023のアドレスを有する。また、BNO＝ｎの記憶ブ
ロックを除く各記憶ブロックには８バイトのあふれ域OV
Fが設けられている。各あふれ域OVFには、演奏データの
書込進行がここまできたときにチェーンデータが書込ま
れる。チェーンデータは、第７図について後述するよう
に第２のブロック群BG2において次に書込みをなすべき
記憶ブロックの先頭アドレス等を表わすものである。

鍵盤回路28は、ソロ鍵盤、上鍵盤、下鍵盤、足鍵盤等
を含むもので、各鍵盤の各鍵毎に鍵操作情報が検出され
るようになっている。

操作子回路30は、パネル面に設けられた演奏制御用及
び記録／再生制御用の各種操作子を含むもので、各操作
子毎に操作情報が検出されるようになっている。演奏制
御用の操作子としては、音色、音量、効果等を設定する
ためのスイッチ、ボリュウム等が設けられている。ま
た、記録／再生制御用の操作子としては、第５図に示す
ようなスイッチ等が設けられている。

第５図において、40は記録／再生モードスイッチ、42
は記録パート選択部、44は再生パート選択部である。モ
ードスイッチ40をオンすると、記録／再生処理が可能と
なり、オフすると同処理が不能となる。

記録パート選択部42には、ソロ、UK、LK、コード及び
ベースの各パート毎に記録パート選択スイッチRSWが設
けられると共に、各スイッチRSW毎にその左側に発光素
子（例えば発光ダイオード）RLEが設けられている。所
望の記録パートに対応するスイッチRSWをオンすると、
そのパートの記録処理が可能となり且つ対応する発光素
子RLEが点灯する。点灯した発光素子RLEは、対応するス
イッチRSWがオフされることにより又は演奏データメモ
リ26が最終アドレスまで書込まれることにより記録停止
となるときに消灯される。

各発光素子RLEは、記録処理中において演奏データメ
モリ26の記憶余裕が少なくなったこと及び該記憶余裕が
さらに少なくなったことを表示するための表示器として
も利用されるが、この表示器を別に設けることも可能で
ある。

再生パート選択部44には、上記したような各パート毎
に再生パート選択スイッチPSWが設けられると共に、各
スイッチPSW毎にその右側に発光素子PLEが設けられてい
る。

楽音形成回路32は、インターフェース20から供給され
る演奏データに基づいて楽音信号を形成し、送出するも
ので、音色、音量等の楽音特性が操作子回路30からの制
御情報に応じて制御されるようになっている。

楽音形成回路32から送出された楽音信号は、出力アン
プ34を介してスピーカ36に供給され、音響に変換され
る。

記録処理の概要（第６図） 第６図は、ｎ個の記憶ブロックにそれぞれ対応したｎ
個のインデックスレジスタINDXを含むインデックスレジ
スタ群の内容変化を示すもので、これを参照して記録処
理の概要を述べる。

第６図において、（ａ）は、記録開始前の初期状態を
示すもので、BNO＝１〜５にそれぞれ対応したインデッ
クスレジスタには、便宜上パートナンバPNO＝１、２、
３、４、５をそれぞれＳ、Ｕ、Ｌ、Ｃ、Ｂとして示す
と、S0、U0、L0、C0、B0がそれぞれセットされている。
このことは、BNO＝１〜５の記憶ブロックにそれぞれソ
ロ、UK、LK、コード及びベースの各パートが割当てられ
ていることを表わす。また、BNO＝６〜ｎに対応したイ
ンデックスレジスタでは、いずれもPNO＝０で且つPBNO
＝０であり、このことは、BNO＝６〜ｎの記憶ブロック
が未使用状態であること（どのパートも割当てられてい
ないこと）を表わす。

第６図（ａ）のような状態において、例えばコードパ
ートの記録処理を開始すると、BNO＝４の記憶ブロック
に演奏データが書込まれる。そして、該記憶ブロックが
ほぼ満杯になると、BNO＝６の記憶ブロックに演奏デー
タが書込まれる。この後、BNO＝６の記憶ブロックがほ
ぼ満杯になる前にコードパートの記録処理を停止させ
る。

次に、例えばソロパートの記録処理を開始すると、BN
O＝１の記憶ブロックに演奏データが書込まれる。そし
て、該記憶ブロックがほぼ満杯になると、BNO＝７の記
憶ブロックに演奏データが書込まれ、この記憶ブロック
がほぼ満杯になると、BNO＝８の記憶ブロックに演奏デ
ータが書込まれる。

この後は、同様にして他のパートの記録処理を行な
い、最後に例えばUKパートの記録処理を行なってBNO＝
ｎ−１の記憶ブロックで記録停止とする。

第６図（ｂ）は、上記のような一連の記録処理の終了
時におけるインデックスレジスタ群の内容を示すもの
で、BNO＝６、７、８…ｎ−１にそれぞれ対応したレジ
スタには、C1、S1、S2…U1のデータがそれぞれストアさ
れ、BNO＝ｎに対応したレジスタは00のままである。

従って、再生処理の際には、上記のようなインデック
スレジスタ群の記憶内容を利用して演奏データメモリ26
から演奏データを読出すことができる。

各種演奏データのフォーマット（第７図） 第７図は、各種演奏データのフォーマットを示すもの
で、（ａ）はUK又はLKのキーオンデータ、（ｂ）はUK又
はLKのキーオフデータ、（ｃ）は音色データ、（ｄ）は
ボリュウムデータ、（ｅ）はスイッチデータ、（ｆ）は
チェーンデータ、（ｇ）はエンドデータ、（ｈ）は小節
線データの各フォーマットを示す。（ａ）〜（ｇ）のデ
ータは、２〜４バイトのデータで構成され、（ｈ）の小
節線データは、１バイトのデータ（16進表記でFF）で構
成される。

（ａ）のキーオンデータは、４バイトのデータであ
り、１バイト目がタイミングデータ（テンポクロック信
号TCLの計数値により小節内タイミングを表わすも
の）、２バイト目が上位４ビットのイベント種類データ
（1001）及び下位４ビットのチャンネルナンバデータ
（発音チャンネルの番号を表わすもの）、３バイト目が
キーコードデータ（音高データ）、４バイト目がダイナ
ミクスデータ（例えば鍵タッチの強さを示すタッチデー
タ）である。

（ｂ）のキーオフデータは、２バイトのデータであ
り、１バイト目がタイミングデータ、２バイト目が上位
４ビットのイベント種類データ（1000）及び下位４ビッ
トのチャンネルナンバデータである。

（ｃ）の音色データは、３バイトのデータであり、１
バイト目がタイミングデータ、２バイト目が上位４ビッ
トのイベント種類データ（1100）及び下位４ビットのデ
ータ（値は０）、３バイト目が音色ナンバデータであ
る。

（ｄ）のボリュウムデータは、３バイト目のデータで
あり、１バイト目がタイミングデータ、２バイト目が上
位４ビットのイベント種類データ（1110）及び下位４ビ
ットのデータ（値は０）、３バイト目がボリュウム値を
表わすデータである。

（ｅ）のスイッチデータは、３バイトのデータであ
り、１バイト目がタイミングデータ、２バイト目が上位
４ビットのイベント種類データ（1101）及び下位４ビッ
トのデータ（値は０）、３バイト目が上位４ビットのス
イッチナンバデータ及び下位４ビットの切換位置データ
である。

（ｆ）のチェーンデータは、３バイトのデータであ
り、１バイト目がタイミングデータ、２バイト目がイベ
ント種類データ（16進表記でFD）、３バイト目が上位４
ビットのブロックナンバ（BNO）データ及び下位４ビッ
トのデータ（記憶ブロックの先頭アドレス０を示すも
の）である。

（ｇ）のエンドデータは、３バイトのデータであり、
１バイト目がタイミングデータ、２バイト目がイベント
種類データ（16進表記でFE）、３バイト目が値０のデー
タである。

メインルーチン（第８図） 次に、第８図を参照してメインルーチンの処理の流れ
を説明する。

まず、ステップ50では、記録／再生モードスイッチ
（SW）40がオンか判定し、オンである（Ｙ）ならばステ
ップ52に移る。ステップ52では、初期化の処理を行な
い、各種レジスタ等を初期設定する。

次に、ステップ54では、いずれかの記録パート選択ス
イッチRSWがオンか判定し、オンであればステップ56に
移る。ステップ56では、オンされたスイッチRSWに対応
する記録フラグRSFが１か判定する。この判定結果が否
定的（Ｎ）であれば、ステップ58に移り、対応する記録
フラグRSFを１にすると共にオンされたスイッチRSWに対
応する発光素子RLEを点灯させる。また、これと同時に
他の記録フラグRSFを０にする。そして、ステップ60に
移る。

ステップ60ではオンされたスイッチRSWに対応する記
憶ブロックの先頭アドレスをアドレスポインタPNTにセ
ットする。例えばソロパートのスイッチRSWがオンされ
たときは、PNTにBNO＝１及びADS＝０をセットする。そ
して、ステップ62に移る。

ステップ62では、オンされたスイッチRSWに対応する
パート（選択されたパート）の記録処理を行なう。この
記録処理のサブルーチンについては第９図を参照して後
述する。

ステップ56の判定結果が肯定的（Ｙ）であったとき
は、ステップ58及び60を経ずにステップ62に移り、記録
処理のサブルーチンを実行する。

ステップ62の処理が終わったときは、ステップ54に戻
り、上記のような処理をくりかえす。

ステップ54の判定結果が否定的（Ｎ）であったとき
は、ステップ64に移り、いずれかの再生パート選択スイ
ッチPSWがオンか判定する。この判定結果が否定的
（Ｎ）であればステップ54に戻るが、肯定的（Ｙ）であ
ればステップ66に移り、オンされたスイッチPSWに対応
するパートの再生処理を行なう。

ステップ50の判定結果が否定的（Ｎ）であったとき
は、ステップ68に移り、各記録フラグRSF及び各再生フ
ラグPSFを０にセットする。そして、ステップ69でその
他の処理（例えばマニュアル演奏モードの処理等）を実
行する。

記録処理のサブルーチン（第９図） 第９図は、選択されたパートの記録処理のサブルーチ
ンを示すもので、ステップ70では、SW40がオンか判定
し、オンである（Ｙ）ならばステップ72に移る。

ステップ72では、PNTにおいてBNO＝０で且つADS＞102
3か（最終アドレスをこえたか）判定する。この判定結
果が否定的（Ｎ）であれば、記憶余裕がある（書込可能
である）ので、ステップ74に移る。

ステップ74では、鍵、操作子、小節等の演奏ベントあ
りか判定し、ない（Ｎ）ならば第８図のルーチンにリタ
ーンする。また、あり（Ｙ）ならば、ステップ76に移
り、第10図について後述するようにデータ書込みのサブ
ルーチンを実行する。そして、ステップ78に移る。

ステップ78では、ADS＞（1023−８）か（あふれ域OVF
に入ったか）判定する。この判定結果が否定的（Ｎ）で
あれば第８図のルーチンにリターンするが、肯定的
（Ｙ）であればステップ80に移る。ステップ80では、第
11図について後述するように空ブロックサーチのサブル
ーチンを実行し、しかる後ステップ82に移る。

ステップ82からステップ90までの処理は、演奏データ
の書込進行があふれ域OVFまできたのでそこにチェーン
データを書込むための処理である。

ステップ82では、テンポクロック信号TCLを計数する
カウンタCLKのデータをPNTの示すアドレスにタイミング
データ（１バイト目のデータ）として書込む。CLKは、
第15図について後述するように１小節内で０〜47のカウ
ント値をとり、カウント値が48になると０にリセットさ
れるものである。

次に、ステップ84でADSを１アップしてからステップ8
6に移り、PNTの示すアドレスにイベント種類データ（16
進表記でFD）を２バイト目のデータとして書込む。

この後、ステップ88でADSを１アップしてからステッ
プ90に移り、PNTの示すアドレスに３バイト目のデータ
を書込む。すなわち、このアドレスにおいて、上位ビッ
ト部にレジスタGETIDXからのブロックナンバBNOを、下
位ビット部に０をそれぞれ書込む。この場合、レジスタ
GETIDXにセットされているブロックナンバBNOは、ステ
ップ80の処理によりサーチされた空ブロックの番号であ
る。ステップ90の後は、ステップ91に移り、PNTにおい
て上位ビット部にレジスタGETIDXからのブロックナンバ
BNOを、下位ビット部に０をそれぞれ書込む。ステップ9
1の後は、第８図のルーチンにリターンする。そして、
再び第９図のルーチンに入り、ステップ76にくると、PN
Tの指示する空ブロックの先頭番地（前述した第６図
（ａ）のコードパートの例ではBNO＝６の記憶ブロック
のADS＝０の先頭番地）から演奏データの書込みが行な
われる。

ステップ70の判定結果が否定的（Ｎ）であったとき又
はステップ72の判定結果が肯定的（Ｙ）であったとき
は、ステップ92でRSFを０にすると共にRLEを消灯してか
ら第８図のルーチンにリターンする。

データ書込みのサブルーチン（第10図） 第10図は、データ書込みのサブルーチンを示すもの
で、ステップ100では、演奏イベントが小節イベントか
判定する。この判定結果が否定的（Ｎ）であればステッ
プ102に移る。

ステップ102では、CLKのデータをPNTの示すアドレス
にタイミングデータ（１バイト目のデータ）として書込
む。そして、ステップ104でADSを１アップしてからステ
ップ106に移る。

ステップ106では、イベント種類データをレジスタＸ
に書込み、該データを含む２バイト目のデータをPNTの
示すアドレスに書込む。そして、ステップ108に移り、
変換テーブルメモリ22からＸのデータに応じて発生され
る出力が０か（演奏データが２バイトか）判定する。こ
の判定結果が肯定的（Ｙ）であれば第９図のルーチンに
リターンするが、否定的（Ｎ）であればステップ110でA
DSを１アップしてからステップ112に移る。

ステップ112では、PNTの示すアドレスに３バイト目の
データを書込む。そして、ステップ114に移り、メモリ2
2のＸ対応出力が１か（演奏データが３バイトか）判定
する。この判定結果が肯定的（Ｙ）であれば第９図のル
ーチンにリターンするが、否定的（Ｎ）であればステッ
プ116でADSを１アップしてからステップ118に移る。

ステップ118では、PNTの示すアドレスに４バイト目の
データを書込む。そして、第９図のルーチンにリターン
する。

ステップ100の判定結果が肯定的（Ｙ）であったとき
は、ステップ120に移り、PNTの示すアドレスに小節線デ
ータ（16進表記でFF）を書込む。

空ブロックサーチのサブルーチン（第11図） 第11図は、空ブロックサーチのサブルーチンを示すも
ので、ステップ130では、使用ブロック数レジスタUBNR
の値がｎか（ブロック数の最大値か）判定する。この判
定結果が肯定的（Ｙ）であれば、空ブロックをサーチす
る必要がないので、第９図のルーチンにリターンする。
また、ステップ130の判定結果が否定的（Ｎ）であれば
ステップ132に移る。

ステップ132では、記録パートに対応するインデック
スレジスタINDXのデータをレジスタＡに入れる。そし
て、ステップ134に移り、UBNRの値を１アップする。

次に、ステップ136では、BNO＝６〜ｎに対応するINDX
を順次に調べて最初にPNT＝０（未使用）とされたINDX
に対応するBNOをレジスタＢにセットする。そして、ス
テップ138に移り、Ａの内容に１を加えたもの（PBNOを
１アップしたもの）をＢ内のブロックナンバに対応する
INDXに入れる。この後、ステップ140に移る。

ステップ140では、レジスタGETIDXにＢのデータ（空
ブロックのブロックナンバ）をセットする。そして、ス
テップ142に移り、UBNRの値がｎ−２より大か（未使用
ブロック数が２以内か）判定する。この判定結果が否定
的（Ｎ）であれば第９図のルーチンにリターンするが、
肯定的（Ｙ）であればステップ144に移る。

ステップ144では、UBNRの値がｎ−１より大か（未使
用ブロック数が１か）判定する。この判定結果が否定的
（Ｎ）であれば、未使用ブロック数が２であったことに
なり、ステップ146に移る。ステップ146では、制御変数
Ｋとして12をセットし、しかる後第９図のルーチンにリ
ターンする。なお、制御変数Ｋは、第12図について後述
するように発光素子RLEの点滅制御に用いられるもので
ある。

ステップ144の判定結果が肯定的（Ｙ）であったとき
は、ステップ148でＫを６としてから第９図のルーチン
にリターンする。

テンポ割込みルーチン（第12図） 第12図は、テンポ割込みルーチンを示すもので、この
ルーチンは、テンポロック信号TCLの各パルス毎にスタ
ートする。

まず、ステップ150では、カウンタCLKの値を１アップ
する。そして、152に移り、制御変数Ｋが０か判定す
る。この判定結果が肯定的（Ｙ）であれば、未使用ブロ
ック数が２まで達していないことになり、ステップ154
に移る。

ステップ154では、CLKの値が48か（小節未か）判定
し、48でない（Ｎ）ならば第８図のルーチンにリターン
する。また、ステップ154の判定結果が肯定的（Ｙ）で
あったときは、ステップ156に移り、小節イベント信号
を発生する。この結果、第10図のステップ120による小
節線データの書込みが可能となる。この後、ステップ15
8では、CLKの値を０にすると共に制御変数Ｍを０にセッ
トし、しかる後第８図のルーチンにリターンする。

ところで、第11図のステップ146又は148で制御変数Ｋ
として12又は６がセットされたときは、ステップ152の
判定結果が否定的（Ｎ）となり、ステップ160に移る。

ステップ160では、CLKの値が消灯タイミング値OFTと
等しいか判定する。ここで、消灯タイミング値OFTは、
制御変数Ｍ及びＫを用いて次式で表わされる。

OFT＝（2M＋１）Ｋ …（１） この（１）式に関し、Ｋ＝６の場合のＭとOFTとの対
応関係を示すと、次の通りである。M ０ １ ２ ３ OFT ６ 18 30 42 また、Ｋ＝12の場合は、次の通りである。M ０ １ OFT 12 36 従って、ステップ160の判定結果が肯定的（Ｙ）とな
るのは、Ｋ＝６の場合は、CLK＝６、18、30又は42のと
きであり、Ｋ＝12の場合は、CLK＝12又は36のときであ
る。

ステップ160の判定結果が肯定的（Ｙ）となったとき
は、ステップ162に移り、発光素子RLEを消灯する。そし
て、ステップ154以下の処理を行なう。

ステップ160の判定結果が否定的（Ｎ）であったとき
は、ステップ164に移り、CLKの値が点灯タイミング値ON
Tと等しいか判定する。ここで、点灯タイミング値ONT
は、制御変数Ｍ及びＫを用いて次式で表わされる。

ONT＝２（Ｍ＋１）Ｋ …（２） この（２）式に関し、Ｋ＝６の場合のＭとONTとの対
応関係を示すと、次の通りである。M ０ １ ２ ３ OFT 12 24 36 48 また、Ｋ＝12の場合は、次の通りである。M ０ １ OFT 24 48 従って、ステップ164の判定結果が肯定的（Ｙ）とな
るのは、Ｋ＝６の場合は、CLK＝12、24、36又は48のと
きであり、Ｋ＝12の場合は、CLK＝24又は48のときであ
る。

ステップ164の判定結果が肯定的（Ｙ）であったとき
は、ステップ166に移り、制御変数Ｍを１アップする。
そして、ステップ168に移り、発光素子RLEを点灯する。

ステップ168の後は、ステップ154に移る。また、ステ
ップ164の判定結果が否定的（Ｎ）であったときにも、
ステップ154に移る。

上記したステップ160〜168の処理によれば、Ｋ＝12の
場合（未使用ブロック数が２の場合）は、CLKの値にし
て12から24の直前まではRLE消灯、24から36の直前まで
はRLE点灯、36から48の直前まではRLE消灯…というよう
に12クロック（一例として約１秒）間隔で点滅制御が行
なわれる。また、Ｋ＝６の場合（未使用ブロック数１の
場合）は、CLKの値にして６から12の直前までは消灯、1
2から18の直前までは消灯、18から24の直前までは消灯
…というように６クロック（一例として約0.5秒）間隔
で点滅制御が行なわれる。従って、演奏者は、発光素子
が点滅し始めてもさらに点滅間隔が小さくなる書込可能
期間があることを考慮して余裕をもって演奏を行なうこ
とにより所望の演奏データを確実にメモリに記憶させる
ことができる。

［発明の効果］ 以上のように、この発明によれば、各演奏パート毎に
必要に応じて第２のブロック群中の記憶ブロックに演奏
データを書込むようにしたので、演奏データメモリのす
べての記憶ブロックにそれぞれ演奏パートを割当てるも
のに比べて演奏データメモリの利用効率が大幅に向上す
ると共に、複数の演奏パートについて任意の演奏順序で
入力操作を行なえる効果がある。その上、第１のブロッ
ク群中の書込みに係る記憶ブロックにおいて所定領域に
チェーンデータを書込むようにしたので、チェーンデー
タに基づいて第１及び第２のブロック群から連続的に演
奏データを読出すことが可能になる効果もある。

【図面の簡単な説明】

第１図は、この発明の一実施例による演奏記録／再生装
置をそなえた電子楽器の回路構成を示すブロック図、 第２図は、アドレスポインタの構成を示す図、 第３図は、インデックレジスタの構成を示す図、 第４図は、演奏データメモリ内の記憶ブロック配置を示
す図、 第５図は、記録／再生関係のスイッチ配置を示す平面
図、 第６図は、インデックスレジスタ群の内容変化を示す
図、 第７図は、各種演奏データのフォーマットを示す図、 第８図は、メインルーチンを示すフローチャート、 第９図は、記録処理のサブルーチンを示すフローチャー
ト、 第10図は、データ書込みのサブルーチンを示すフローチ
ャート、 第11図は、空ブロックサーチのサブルーチンを示すフロ
ーチャート、 第12図は、テンポ割込みのサブルーチンを示すフローチ
ャートである。 10……マイクロコンピュータ、12……バス、14……中央
処理装置、16……プログラムメモリ、18……ワーキング
メモリ、20……インターフェース、22……変換テーブル
メモリ、24……テンポロック発生器、26……演奏データ
メモリ、28……鍵盤回路、30……操作子回路、32……楽
音形成回路、40……記録／再生モードスイッチ、42……
記録パート選択部、44……再生パート選択部、RSW……
記録パート選択スイッチ、RLE……発光素子。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】（ａ） 各々複数の記憶ブロックを含む第
   １及び第２のブロック群をそなえた演奏データメモリで
   あって、前記第１のブロック群では各記憶ブロック毎に
   演奏パートが割当てられていると共に前記第２のブロッ
   ク群では各記憶ブロック毎に演奏パートが割当てられて
   いないものと、 （ｂ） 前記第１のブロック群中の複数の記憶ブロック
   にそれぞれ対応する複数の演奏パートのうちから所望の
   演奏パートを選択するための選択手段と、 （ｃ） この選択手段で選択された演奏パートに関して
   演奏データを入力する入力手段と、 （ｄ） この入力手段から入力される演奏データを前記
   第１のブロック群中にて前記選択手段で選択された演奏
   パートに対応する記憶ブロックに書込む書込手段と、 （ｅ） この書込手段による書込みが書込中の記憶ブロ
   ックの所定領域に達するのに応答して前記第２のブロッ
   ク群中で未使用の記憶ブロックをサーチするサーチ手段
   とを備え、 前記書込手段は、前記サーチ手段で未使用の記憶ブロッ
   クがサーチされるのに応答してサーチに係る記憶ブロッ
   クへの記憶の引き継ぎを表わすチェーンデータを前記所
   定領域に書込むとともにサーチ後に前記入力手段から入
   力される演奏データをサーチに係る記憶ブロックに書込
   むことを特徴とする演奏データ記録装置。
2. 【請求項２】前記サーチ手段は、前記第２のブロック群
   中の各記憶ブロックの使用状態を管理する管理手段を有
   し、この管理手段で管理されている各記憶ブロックの使
   用状態に基づいて未使用の記憶ブロックをサーチするこ
   とを特徴とする特許請求の範囲第１項記載の演奏データ
   記録装置。