JPH0471048A - コンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＣＰＵ用バスとバスマスタ用バスとの２系統
のバスを備えて、ＣＰＵ及びバスマスタがメモリに独立
にアクセスが可能な、しかもキャッシュ制御を適用して
いるコンピュータシステムに関するものである。

［従来の技術］ 第２図は、従来のキヤ・ンシュメモリを備えたコンピュ
ータシステムの一構成例を示すプロ・ンク図である。

第２図において、このコンピュータシステムは、ＣＰＵ
ＩＩＩ及びキ忙ノシュ部１２１からなるＣＰＵボード１
０１と、ダイレクトメモリアクセスコントローラ（ＤＭ
ＡＣ＞や他のＣＰＵ等であるバスマスタ１０４と、メモ
リノ（ス１０５を介してＣＰＵＩＩＩから、またシステ
ムノくス１０６を介してバスマスタ１０４からそれぞれ
アクセスされる２枚のメモリボード１０２及び１０３と
から構成されている。

ＣＰＵＩＩＩ及びバスマスタ１０４はそれぞれ、アドレ
ス信号ＣＰＵＡＤ、ＢＭＡＤ及びアクセス信号ＣＰＵＡ
Ｓ、ＢＭＡＳを出力してメモリホード１０２又は１０３
をアクセスする。キヤ・ンシュ部１２１は、バスマスタ
アクセスの場合には、エントリーの無効化処理を、また
ＣＰＵＩＩＩのア−タリードの場合には、ヒツトかミス
ヒツトかの判定をし、ヒツトしていれば内蔵するキャッ
シュメモリ内のデータをＣＰＵＩＩＬに与え、ミスヒツ
ト及びメモリライトの場合には、メモリボード１０２又
は１０３に対して、アドレス信号ＣＡＤ、アクセス信号
ＣＡＳをそれぞれ送信してメモリアクセスを行なうもの
である。

第３図は、第２図の動作を示すタイムチャートである。

ＣＰＵＩ　１１がメモリボード１０２に、バスマスタ１
０４が他のメモリボード１０３に同時にアクセスした場
合（処理Ｐ１、Ｐ２）を示している。

ここで、競合時の優先順位をバスマスタ１０４について
高くしておくと、まず、キャッシュ部１２１は無効化処
理（Ｐ３）を行ない、同時にメモリボード１０３はバス
マスタ１０４のメモリアクセス処理（Ｐ４）を行なう。

無効化処理（Ｐ３〉が終了すると、キャッシュ部１２１
はＣＰＵ処理（Ｐ５）を行ない、ミスヒツトした場合に
は、アドレス信号ＣＡＤ及びアクセス信号ＣＡＳを送信
してメモリボード１０２に対してアクセスをする（処理
Ｐ６）。

バスマスタ１０４は、メモリボード１０３に対するアク
セス終了後、必要ならば、次のメモリアクセス（処理Ｐ
７）を開始する。実際上多くの場合、同一のメモリボー
ドに対するアクセスが連続しており、ここでは、次のメ
モリアクセスもメモリボード１０３に対するものとする
。

メモリボード１０３が未使用の場合には、原則的には、
バスマスタ１０４によるアクセス処理を直ちに行ない、
サイクルを終了する。しかし、次のメモリアクセス時に
、キャッシュ部１２１がＣＰＵ処理（Ｐ５）を行なって
いると、無効化処理がなされないまま、次のバスマスタ
１０４によるアクセスが開始され、以前のデータかキャ
ッシュ部１２１の内蔵キャッシュメモリ上に残ってしま
う場合がある。そこで、従来では、キャッシュ部１２１
がＣＰＵ処理（Ｐ５）を実行している場合には、各メモ
リボード１０２．１０３に対してロック信号ＬＯＣＫを
送出し、バスマスタ１０４のメモリアクセス処理（Ｐ８
）をキャッシュ部１２１によるＣＰＵ処理（Ｐ５）が終
了するまで禁止している。

し発明が解決しようとする課題］ 上述のように、上記構成のコンピュータシステムでは、
ＣＰｔＪｌｌｌがメモリアクセスをしたときにキャッシ
ュ部１２１がＣＰＵ処理（Ｐ５）を実行し、キャッシュ
部１２１が一方のメモリポート１０２ヘアクセスしてい
る場合に、バスマスタ１０４が他のメモリボード１０３
へアクセスしても、そのアクセス（処理Ｐ８）は、キャ
ッシュ部１２１のＣＰＵ処理が終了するまでまたされる
ため、バスマスタ１０４のサイクルタイムが長くなって
しまうという問題があった。

すなわち、未アクセス状態にあるメモリボードに対する
バスマスタ１０４のアクセスをもまたされることがある
という問題があった。

本発明は、以上の点を考慮してなされたものであり、バ
スマスタのサイクルタイムがのびるという欠点を除去し
、システムのスループットを高めたコンピュータシステ
ムを提供することを目的とする。

「課題を解決するための手段］ かかる課別を解決するため、本発明においては、ＣＰＵ
及びバスマスタからそれぞれ別個のバスを介して独立に
アクセス可能な複数のメモリを備えたコンピュータシス
テムにおいて、上述した２系統のバスに接続した、しか
も各メモリにそれぞれ対応した、競合制御構成を内蔵す
るキャッシュ部を設け、ＣＰＵ又はバスマスクからのメ
モリアクセスを、各メモリに対応したキャッシュ部を介
して行なうこととした。

［作用］ 本発明では、ＣＰＵに関連してキャッシュ部を設けるの
ではなく、各メモリにそれぞれ対応してキャッシュ部を
設けるようにした。しかも、この各キャッシュ部がＣＰ
Ｕ及びバスマスタとつながっている２系統のバスと接続
し、アクセスの競合を制御する構成を内蔵しているよう
にした。

そのため、ＣＰＵ及びバスマスタは共にキャツシュ部を
利用できると共に、ＣＰＵ及びバスマスタは他方がメモ
リアクセスを実行していないメモリに対してはまたされ
ることなく、直ちにアクセスできるようになる。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述する
。

第１図はこの実施例の構成を示すブロック図であり、第
４図はそのキャッシュ部の詳細構成を示すブロック図で
ある。

第１図において、ＣＰＵＩＩを搭載しなＣＰＵボード１
０及びバスマスタ４は、メモリボードＢ１及びメモリボ
ードＢ２へそれぞれメモリバス５及びシステムバス６に
よって接続されている。

各メモリボードＢ１、Ｂ２は、例えばバス５及び６に連
なるスロットによって結合されている。

各メモリボードＢ１、Ｂ２には、メモリＭ１、Ｍ２に加
えて、第４図に詳細構成を示すキャッシュ部Ｃ１、Ｃ２
が搭載されている。この実施例の場合、ＣＰＵボード１
０にはキャッシュ部は搭載されていない。

ＣＰＵＩＩは、メモリアクセス信号ＣＰＵＡＳ及びアド
レス信号ＣＰＵＡＤをメモリバス５を通じてメモリボー
ドＢ１又はＢ２に設けたキヤ・ソシュ部Ｃ１又はＣ２へ
供給する。一方、バスマスタ４は、メモリアクセス信号
ＢＭＡＳ及びアドレス信号ＢＭＡＤをシステムバス６を
通してメモリボードＢ１又はＢ２に設けたキャッシュ部
Ｃ１又はＣ２へ供給する。ＣＰＵＩＩ及びバスマスタ４
は、これら信号を他方の処理ユニット（４又は１１）が
これら信号を出力しているか否かに関係なく独立に出力
する。

第５図は、第１図の動作を示すタイムチャートであり、
従来で課題があった、ＣＰＵＩＩが一方のメモリボード
Ｂ１をアクセス中に、バスマスタ４が他方のメモリボー
ドＢ２をアクセスしようとした場合を示している。

ＣＰＵＩＩは、アドレス信号ラインにメモリＭ１のアド
レス信号ＣＰＵＡＤを出力しく処理Ｐ１１）、アクセス
信号ＣＰＵＡＳによってメモリホードＢ１ヘアクセスす
る（処理Ｐ１２）。これにより、メモリボードＢ１上の
キャッシュ部Ｃ１は、ＣＰＵ処理（Ｂ１３）を開始する
。なお、渣ヤツシュ部Ｃ１は、ミスヒツトの場合には、
メモリＭ１にアドレス信号ＡＤ１及びアクセス信号ＡＳ
Ｉを出力する。

このＣＰＵＩＩがメモリボードＢ１にアクセス中の状態
°で、バスマスタ４がアドレス信号ＢＭＡＤのラインの
上にメモリＭ２のアドレス信号を出力しく処理Ｐ１４）
　、アクセス信号ＢＭＡＳによってメモリボードＢ２へ
のアクセスを開始したとする（処理Ｐ１５）。このとき
、メモリボードＢ２上のキャッシュ部Ｃ２は、ＣＰＵ処
理を実行していないので、直ちにバスマスタ４に対する
アクセス処理（Ｂ１６）を開始する。なお、キャッシュ
部Ｃ２は、ミスヒツトの場合には、メモリＭ２にアドレ
ス信号ＡＤ２及びアクセス信号ＡＳ２を出力する。

従って、ＣＰＵＩＩ及びバスマスタ４は共に、未アクセ
ス状態にあるメモリボードＢ１、メモリボードＢ２のア
クセスをまたされることなく実行でき、その際キヤ・ソ
シュ制御も利用できる。

第４図は、上述したように動作するキャッシュ部Ｃ１又
はＣ２の詳細構成を示すものである。次に、この第４図
を用いて、キャッシュ部Ｃ１、Ｃ２の構成及び動作を説
明する。

第４図において、競合制御部５０には、ＣＰＵ１１及び
バスマスタ４からアクセス信号ＣＰＵＡＳ、ＢＭＡＳが
与えられるようになされており、競合制御部５０はＣＰ
Ｕアクセス及びバスマスタアクセスが競合していない場
合にはそのアクセスを実行するように、アクセスが競合
した場合には予め定まっているアクセス（例えばバスマ
スタアクセス）を実行するように制御する。すなわち、
イネーブル信号ＬＢＥＮ又は５ＢＥＮを用いて各バッフ
ァ５２．５３．５４．５５を制御することで、ＣＰＵＩ
Ｉ又はバスマスタ４からのアクセスの一方を認める。

バッファ５２は、競合制御部５０からイネーブル信号Ｌ
ＢＥＮが与えられたときにＣＰＵＩＩかちのアドレス信
号ＣＰＵＡＤを通過させるものである。バッファ５４は
、競合制御部５０からイネーブル信号ＬＢＥＮが与えら
れたときにイネーブル状態となって、ＣＰＵＩＩと、キ
ャッシュメモリ５８又はメモリ５９　（Ｍｌ又はＭ２＞
とのデータ授受を実行させるものくレシーバ及びドライ
ブ機能を有するもの）である。すなわち、これらバッフ
ァ５２及び５４は、ＣＰＵ１１のアクセス用のものであ
る。

バッファ５３は、競合制御部５０からイネーブル信号５
ＢＥＮが与えられたときにバスマスタ４からのアドレス
信号ＢＭＡＤを通過させるものである。バッファ５５は
、競合制御部５０からイネーブル信号５ＢＥＮが与えら
れたときにイネーブル状態となって、バスマスタ４と、
キャッシュメモリ５８又はメモリ５９　（Ｍｌ又はＭ２
＞とのデータ授受を実行させるもの（レシーバ及びドラ
イブ機能を有するもの）である。すなわち、これらバッ
ファ５３及び５５は、ＣＰＵＩＩのアクセス用のもので
ある。

上述した競合制御部５０は、上述したイネーブル信号Ｌ
ＢＥＮ及び５ＢＥＮを出力するに加えて、スタート信号
５ＴＡＲＴをタイミング生成部５１に出力するもので゛
ある。

タイミング生成部５１は、このスタート信号５ＴＡＲＴ
に基づいて処理を開始し、後述するヒツト信号ＨＩＴに
基づいて、タグメモリ５６やキャッシュメモリ５８やキ
ャッシュ部Ｃ（Ｃ１又はＣ２）外部のメモリ５９を制御
するものである。

上述したアドレス用の各バッファ５２．５３からの出力
アドレス信号Ａは、タグメモリ５６に与えられ、タグメ
モリ５６は、そのアドレス信号Ａの一部のビット情報に
基づいて、内部に格納しているアドレス信号ＡＤ（第１
図ＡＤＩ、ＡＤ２＞を出力する。タグメモリ５６に与え
られたアドレス信号Ａ及びタグメモリ５６から出力され
たアドレス信号ＡＤは比較器５７に与えられる。比較器
５７は、これらアドレス信号を比較し、キャッシュがヒ
ツトしているかミスヒツトしているかを表すヒツト信号
ＨＩＴをタイミンク生成部５１に与える。

タイミング生成部５１は、上述したように、スタート信
号５ＴＡＲＴによって処理を開始し、ヒント信号ＨＩＴ
の内容に基づいたコントロール信号子’ＡＧＣＮＴ、　
　ＤＡＴＡＣＮＴ、　　ＭＥＭＣＮＴ（ＡＳＩ又はＡＳ
２を含む）を、タグメモリ５６、キャッシュメモリ５８
、メモリ５９に与えてアクセス制御を制御するものであ
る。

タイミング生成部５１は、リード時においてキャッシュ
がヒツトしているときには、キャッシュメモリ５８のデ
ータをイネーブル状態にあるデータ用バッファ５４又は
５５を介して出力させる。

また、タイミング生成部５１は、リード時においてキャ
ッシュがミスヒツトしているときには、メモリ５９のデ
ータをイネーブル状態にあるデータ用バッファ５４又は
５５を介してバスに出力させると共に、キャッシュメモ
リ５８の内容及びタグメモリ５６の内容を更新させる。

なお、データライト時は、データメモリ５８及びメモリ
５９に対してバス上のデータが与えられる。

従って、上述の実施例によれば、第４図に示す構成を有
するキャッシュ部Ｃ１、Ｃ２を各メモリＭｌ、Ｍ２に対
応付けて設けるようにしたので、ＣＰＵＩＩ及びバスマ
スタ４が未アクセス状態にあるメモリをまたされること
なく直ちにアクセスすることができ、しかも、ＣＰＵＩ
Ｉ及びバスマスタ４共にキャッシュ制御を利用できるよ
うになる。その結果、システムのスループットが向上す
る。

なお、本発明におけるキャッシュは、命令キャッシュで
あっても良い。また、メモリ数は２個以上であっても良
い。

［発明の効果］ 以上のように、本発明によれば、２系統のバスに連なる
キャッシュ部を各メモリに対応付けてそれぞｈ設けたの
で、ＣＰＵ及びバスマスタが未アクセス状態にあるメモ
リをまたされることなく直ちにアクセスすることができ
ると共に、ＣＰＵ及びバスマスタ共にキャッシュ制御を
利用できるようになり、システムのスループットを向上
させることができる。

【図面の簡単な説明】

第１図は本発明によるコンピュータシステムの一実施例
を示すブロック図、第２図は従来のコンピュータシステ
ムのブロック図、第３図は第２図の動作を示すタイムチ
ャート、第４図は第１図実施例のキャッシュ部の詳細構
成を示すブロック図、第５図は第１図実施例の動作を示
すタイムチャートである。 ４・・・バスマスク、５・・・メモリバス、６・・・シ
ステムバス　１０・・・ＣＰＵボード、１１・・・ＣＰ
Ｕ、Ｂ１、Ｂ２・・・メモリボード、Ｍｌ、Ｍ２・・・
メモリ、Ｃ１、Ｃ２・・・キャッシュ部。

Claims (1)

1. 【特許請求の範囲】 ＣＰＵ及びバスマスタからそれぞれ別個のバスを介して
   独立にアクセス可能な複数のメモリを備えたコンピュー
   タシステムにおいて、 ２系統の上記バスに接続した、しかも上記各メモリにそ
   れぞれ対応した、競合制御構成を内蔵するキャッシュ部
   を設け、 上記ＣＰＵ又はバスマスタからのメモリアクセスを、上
   記各メモリに対応した上記キャッシュ部を介して行なう
   ことを特徴とするコンピュータシステム。