JPH06301654A - 処理分散方法 - Google Patents
処理分散方法Info
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- JPH06301654A JPH06301654A JP8981293A JP8981293A JPH06301654A JP H06301654 A JPH06301654 A JP H06301654A JP 8981293 A JP8981293 A JP 8981293A JP 8981293 A JP8981293 A JP 8981293A JP H06301654 A JPH06301654 A JP H06301654A
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- Japan
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- processing
- pointer
- bus
- cpu
- memory
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Abstract
(57)【要約】
【目的】 バスをロックさせたりリードアンドモディフ
ァイ命令を使用したりすることなくポインタ操作の競合
を防止する。 【構成】 ＣＰＵ２０によって処理領域の順番に従い当
該処理領域の処理に必要なパラメータが格納されるＦＩ
ＦＯメモリ１６を設ける。各ＣＰＵ１０−１〜１０−３
は、処理を実行する際ＦＩＦＯメモリ１６をアクセスし
て処理に必要なパラメータを入手し、その上でデータ１
００の対応する処理領域の処理を実行する。パラメータ
を入手するためにポインタのインクリメント操作、ひい
ては共有メモリ１４の複数回のアクセスを行っていない
ため、ポインタ操作の競合が生じない。
ァイ命令を使用したりすることなくポインタ操作の競合
を防止する。 【構成】 ＣＰＵ２０によって処理領域の順番に従い当
該処理領域の処理に必要なパラメータが格納されるＦＩ
ＦＯメモリ１６を設ける。各ＣＰＵ１０−１〜１０−３
は、処理を実行する際ＦＩＦＯメモリ１６をアクセスし
て処理に必要なパラメータを入手し、その上でデータ１
００の対応する処理領域の処理を実行する。パラメータ
を入手するためにポインタのインクリメント操作、ひい
ては共有メモリ１４の複数回のアクセスを行っていない
ため、ポインタ操作の競合が生じない。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサによ
り動的に処理を分散する処理分散方法に関する。
り動的に処理を分散する処理分散方法に関する。
【０００２】
【従来の技術】所定規模を有するデータの集合を複数の
プロセッサにより処理しようとする場合、いずれのプロ
セッサにどのデータを割り当てるかが問題となる。すな
わち、実行すべき処理を複数のプロセッサにどのように
分散するかが問題となる。
プロセッサにより処理しようとする場合、いずれのプロ
セッサにどのデータを割り当てるかが問題となる。すな
わち、実行すべき処理を複数のプロセッサにどのように
分散するかが問題となる。
【０００３】処理を分散する方法としては、大きく分け
て、静的分散と動的分散が知られている。まず初めにプ
ロセッサの個数に応じて全体の処理を分割し、分割され
た処理を各プロセッサに割り当てる方法である。動的分
散は、各プロセッサがデータを１個ずつ逐次処理し、処
理が終了する度に次に処理すべきデータをメモリ等から
読み出すという方法である。
て、静的分散と動的分散が知られている。まず初めにプ
ロセッサの個数に応じて全体の処理を分割し、分割され
た処理を各プロセッサに割り当てる方法である。動的分
散は、各プロセッサがデータを１個ずつ逐次処理し、処
理が終了する度に次に処理すべきデータをメモリ等から
読み出すという方法である。
【０００４】図３には、一従来例に係る分散型処理回路
の構成が示されている。この図に示される回路は、動的
分散方式により処理を分散する構成を有している。
の構成が示されている。この図に示される回路は、動的
分散方式により処理を分散する構成を有している。
【０００５】この回路は、複数の（図においては３個
の）ＣＰＵ１０−１，１０−２，１０−３を備えてい
る。ＣＰＵ１０−１〜１０−３は、内部バス１２によっ
て共有メモリ１４に接続されている。共有メモリ１４
は、ＣＰＵ１０−１〜１０−３のいずれによってもアク
セス可能なメモリであり、当該共有メモリ１４上には処
理すべきデータ１００が格納されている。データ１００
は、複数の処理領域に分割して格納されており、ＣＰＵ
１０−１〜１０−３は、この処理領域単位でデータ１０
０を処理する。
の）ＣＰＵ１０−１，１０−２，１０−３を備えてい
る。ＣＰＵ１０−１〜１０−３は、内部バス１２によっ
て共有メモリ１４に接続されている。共有メモリ１４
は、ＣＰＵ１０−１〜１０−３のいずれによってもアク
セス可能なメモリであり、当該共有メモリ１４上には処
理すべきデータ１００が格納されている。データ１００
は、複数の処理領域に分割して格納されており、ＣＰＵ
１０−１〜１０−３は、この処理領域単位でデータ１０
０を処理する。
【０００６】共有メモリ１４上には、ポインタ２００も
格納される。ポインタ２００は、動的分散を実行する際
に、データ１００の処理領域を特定すると共に当該処理
領域の処理に必要なパラメータを入手するために用いら
れる。
格納される。ポインタ２００は、動的分散を実行する際
に、データ１００の処理領域を特定すると共に当該処理
領域の処理に必要なパラメータを入手するために用いら
れる。
【０００７】図４及び図５（ａ）には、この従来例にお
ける各ＣＰＵの動作の内容が示されている。
ける各ＣＰＵの動作の内容が示されている。
【０００８】これらの図に示されるように、それまで実
行していた処理が終了し次のデータ１００を処理可能と
なったＣＰＵ１０は、まず、共有メモリ１４上のポイン
タ２００を読み出し、これに１を加算して、ポインタ２
００上に書き込む。例えば、ＣＰＵ１０−１がそれまで
実行していた処理を終了したとする。ＣＰＵ１０−１
は、このとき、ポインタ２００の内容を読み出す。ＣＰ
Ｕ１０−１は、読み出したポインタ２００の内容に１を
加算し、これを再び共有メモリ１４上にポインタ２００
として書込む。例えば、ポインタ２００の値が０であっ
た場合、ＣＰＵ１０−１によって書き込まれるポインタ
２００の値は１である。続いて、他のＣＰＵ、例えばＣ
ＰＵ１０−２が、それまで実行していた処理を終了した
とする。ＣＰＵ１０−２は、ＣＰＵ１０−１によってイ
ンクリメントされた結果１となっているポインタ２００
を読み出し、これに１を加算して、新たなポインタ２０
０、すなわち“２”を共有メモリ１４上に書き込む。
行していた処理が終了し次のデータ１００を処理可能と
なったＣＰＵ１０は、まず、共有メモリ１４上のポイン
タ２００を読み出し、これに１を加算して、ポインタ２
００上に書き込む。例えば、ＣＰＵ１０−１がそれまで
実行していた処理を終了したとする。ＣＰＵ１０−１
は、このとき、ポインタ２００の内容を読み出す。ＣＰ
Ｕ１０−１は、読み出したポインタ２００の内容に１を
加算し、これを再び共有メモリ１４上にポインタ２００
として書込む。例えば、ポインタ２００の値が０であっ
た場合、ＣＰＵ１０−１によって書き込まれるポインタ
２００の値は１である。続いて、他のＣＰＵ、例えばＣ
ＰＵ１０−２が、それまで実行していた処理を終了した
とする。ＣＰＵ１０−２は、ＣＰＵ１０−１によってイ
ンクリメントされた結果１となっているポインタ２００
を読み出し、これに１を加算して、新たなポインタ２０
０、すなわち“２”を共有メモリ１４上に書き込む。
【０００９】各ＣＰＵ１０−１〜１０−３は、共有メモ
リ１４上から読み出したポインタ２００の値に基づき、
データ１００の対応する処理領域のパラメータを入手す
る。すなわち、データ１００に係る各処理領域には０，
１…の如く順番が付与されており、各ＣＰＵ１０−１〜
１０−３はポインタ２００の値を知ることにより処理す
べき処理領域を特定することができる。また、ポインタ
２００は、対応する処理領域に係るデータを処理するた
めに必要なパラメータの格納領域を特定しているため、
各ＣＰＵ１０−１〜１０−３は、処理に必要なパラメー
タを上述の動作に基づき獲得することができる。
リ１４上から読み出したポインタ２００の値に基づき、
データ１００の対応する処理領域のパラメータを入手す
る。すなわち、データ１００に係る各処理領域には０，
１…の如く順番が付与されており、各ＣＰＵ１０−１〜
１０−３はポインタ２００の値を知ることにより処理す
べき処理領域を特定することができる。また、ポインタ
２００は、対応する処理領域に係るデータを処理するた
めに必要なパラメータの格納領域を特定しているため、
各ＣＰＵ１０−１〜１０−３は、処理に必要なパラメー
タを上述の動作に基づき獲得することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな構成においては、各プロセッサ（ＣＰＵ）間にポイ
ンタ操作に係る競合が発生する可能性がある。すなわ
ち、図５（ａ）に示されるように、いずれかのＣＰＵに
よりポインタのインクリメント操作が終了した後に他の
ＣＰＵによるポインタの読出しが行われるなら、各ＣＰ
Ｕは必要なパラメータを正しく入手することができる。
しかし、図５（ｂ）に示されるように、あるＣＰＵによ
ってポインタの読出しが行われた後、インクリメントさ
れたポインタが書き込まれる前に、他のＣＰＵによりポ
インタの読出しが行われてしまうと、２個のＣＰＵによ
りポインタのインクリメント操作が実行されているにも
かかわらず、ポインタの値は１しか増加しない。
うな構成においては、各プロセッサ（ＣＰＵ）間にポイ
ンタ操作に係る競合が発生する可能性がある。すなわ
ち、図５（ａ）に示されるように、いずれかのＣＰＵに
よりポインタのインクリメント操作が終了した後に他の
ＣＰＵによるポインタの読出しが行われるなら、各ＣＰ
Ｕは必要なパラメータを正しく入手することができる。
しかし、図５（ｂ）に示されるように、あるＣＰＵによ
ってポインタの読出しが行われた後、インクリメントさ
れたポインタが書き込まれる前に、他のＣＰＵによりポ
インタの読出しが行われてしまうと、２個のＣＰＵによ
りポインタのインクリメント操作が実行されているにも
かかわらず、ポインタの値は１しか増加しない。
【００１１】このような不具合を防止する方法として
は、第１に、バスのロックという方法がある。第２に、
リードアンドモディファイ命令を用いる方法がある。
は、第１に、バスのロックという方法がある。第２に、
リードアンドモディファイ命令を用いる方法がある。
【００１２】第１の方法は、ＣＰＵと共有メモリを接続
するバスの使用権をロックする方法である。通常、複数
のＣＰＵを共有メモリにバスで接続する場合、単一のＣ
ＰＵのみが共有メモリをアクセスできるよう、使用権と
いう概念を用いてバスの使用状態が管理される。すなわ
ち、あるＣＰＵが共有メモリをアクセスしようとする場
合、まず他のＣＰＵによるバスの使用が終了するまで待
ち、終了した時点でバスの使用権を獲得する。バスの使
用権を獲得したＣＰＵは、当該バスを使用して共有メモ
リをアクセスし、当該アクセスが終了した時点でバスの
使用権を放棄する。
するバスの使用権をロックする方法である。通常、複数
のＣＰＵを共有メモリにバスで接続する場合、単一のＣ
ＰＵのみが共有メモリをアクセスできるよう、使用権と
いう概念を用いてバスの使用状態が管理される。すなわ
ち、あるＣＰＵが共有メモリをアクセスしようとする場
合、まず他のＣＰＵによるバスの使用が終了するまで待
ち、終了した時点でバスの使用権を獲得する。バスの使
用権を獲得したＣＰＵは、当該バスを使用して共有メモ
リをアクセスし、当該アクセスが終了した時点でバスの
使用権を放棄する。
【００１３】図５に示されるようなポインタ操作の場
合、各ＣＰＵは、ポインタの読出しを終了した時点でバ
スの使用権を放棄する。バスの使用権が放棄されると、
他のＣＰＵによるバスの使用が可能となるため、共有メ
モリからのポインタの読出しも可能になってしまい、図
５（ｂ）の状況の発生の可能性が生じる。従って、図５
（ｂ）に示されるような状況が発生するのを防止するた
めには、ＣＰＵが共有メモリ上のポインタを読み出した
後も、バスの使用権を放棄しなければよい。すなわち、
共有メモリ上からポインタを読み出した後も、インクリ
メントしたポインタを共有メモリ上に書き込むまで、バ
スの使用権を保持すればよい。
合、各ＣＰＵは、ポインタの読出しを終了した時点でバ
スの使用権を放棄する。バスの使用権が放棄されると、
他のＣＰＵによるバスの使用が可能となるため、共有メ
モリからのポインタの読出しも可能になってしまい、図
５（ｂ）の状況の発生の可能性が生じる。従って、図５
（ｂ）に示されるような状況が発生するのを防止するた
めには、ＣＰＵが共有メモリ上のポインタを読み出した
後も、バスの使用権を放棄しなければよい。すなわち、
共有メモリ上からポインタを読み出した後も、インクリ
メントしたポインタを共有メモリ上に書き込むまで、バ
スの使用権を保持すればよい。
【００１４】このような動作を実現する方法としては、
例えばバスを専用する旨のロック命令を実行可能なＣＰ
Ｕを用いる方法がある。例えばインテル社のｉ８６０に
は、ｌｏｃｋ命令が備えられており、このｌｏｃｋ命令
を使用することにより図５（ｂ）に示されるような状況
の発生を防止することができる。また、ＣＰＵにその使
用権の放棄を禁止する回路を付与することにより、一定
の場合にバスの使用権放棄に係る信号をバスに送出しな
いようにすることができる。
例えばバスを専用する旨のロック命令を実行可能なＣＰ
Ｕを用いる方法がある。例えばインテル社のｉ８６０に
は、ｌｏｃｋ命令が備えられており、このｌｏｃｋ命令
を使用することにより図５（ｂ）に示されるような状況
の発生を防止することができる。また、ＣＰＵにその使
用権の放棄を禁止する回路を付与することにより、一定
の場合にバスの使用権放棄に係る信号をバスに送出しな
いようにすることができる。
【００１５】しかし、このようなバスのロックという手
法は、バスの使用権を獲得したＣＰＵに異常（暴走、ロ
ック等）が発生した場合、他のＣＰＵがそれ以後バスを
使用できなくなるという問題がある。また、バスをロッ
クするために１サイクル、開放するために１サイクル必
要であるため、合計２サイクル余分な時間が消費されて
しまう。さらに、回路の付加によりバスの使用権の放棄
を禁止した場合には、当該回路の付加に伴い回路構成が
肥大化してしまう。
法は、バスの使用権を獲得したＣＰＵに異常（暴走、ロ
ック等）が発生した場合、他のＣＰＵがそれ以後バスを
使用できなくなるという問題がある。また、バスをロッ
クするために１サイクル、開放するために１サイクル必
要であるため、合計２サイクル余分な時間が消費されて
しまう。さらに、回路の付加によりバスの使用権の放棄
を禁止した場合には、当該回路の付加に伴い回路構成が
肥大化してしまう。
【００１６】図５（ｂ）に示されるような状況の発生を
防止する第２の方法、すなわちリードアンドモディファ
イ命令の使用という方法は、ポインタの内容を正しくイ
ンクリメントできるまでインクリメント動作を繰り返し
実行する方法である。例えばモトローラ社の６８０００
系のＣＰＵには、リードアンドモディファイ命令とし
て、ＣＡＳ、ＣＡＳ２、ＴＡＳという命令がある。例え
ばＣＡＳ命令は、次のような形式を有している。
防止する第２の方法、すなわちリードアンドモディファ
イ命令の使用という方法は、ポインタの内容を正しくイ
ンクリメントできるまでインクリメント動作を繰り返し
実行する方法である。例えばモトローラ社の６８０００
系のＣＰＵには、リードアンドモディファイ命令とし
て、ＣＡＳ、ＣＡＳ２、ＴＡＳという命令がある。例え
ばＣＡＳ命令は、次のような形式を有している。
【００１７】
【数１】 この命令を実行した場合、まず比較オペランドＤｃと対
象アドレス＜ｅａ＞の値が比較され、これによりコンデ
ィションコードが更新される。比較オペランドＤｃと対
象アドレス＜ｅａ＞が等しければ、更新値Ｄｕが対象ア
ドレス＜ｅａ＞に書き込まれ、等しくなければ対象アド
レス＜ｅａ＞が比較オペランドＤｃに書き込まれる。
象アドレス＜ｅａ＞の値が比較され、これによりコンデ
ィションコードが更新される。比較オペランドＤｃと対
象アドレス＜ｅａ＞が等しければ、更新値Ｄｕが対象ア
ドレス＜ｅａ＞に書き込まれ、等しくなければ対象アド
レス＜ｅａ＞が比較オペランドＤｃに書き込まれる。
【００１８】この命令は、例えば次のようなプログラム
において使用される。
において使用される。
【００１９】
【数２】 このプログラムを実行した場合、ポインタ（プログラム
中においてはＳＹＳ−ＣＮＴＲ）が正しくインクリメン
トされるまで、ＩＮＣ−ＬＯＯＰに戻ってインクリメン
ト操作が繰り返し実行される。従って、図５（ｂ）に示
されるような状況は確実に防止できる。しかし、インク
リメント操作のやり直しは、実行速度の低下を招いてし
まう。
中においてはＳＹＳ−ＣＮＴＲ）が正しくインクリメン
トされるまで、ＩＮＣ−ＬＯＯＰに戻ってインクリメン
ト操作が繰り返し実行される。従って、図５（ｂ）に示
されるような状況は確実に防止できる。しかし、インク
リメント操作のやり直しは、実行速度の低下を招いてし
まう。
【００２０】本発明は、これらの問題点を解決すること
を課題としてなされたものであり、バスをロックしたり
リードアンドモディファイ命令を使用したりすることな
く、各プロセッサ（ＣＰＵ）が処理に必要なパラメータ
を好適に入手可能にすることを目的とする。
を課題としてなされたものであり、バスをロックしたり
リードアンドモディファイ命令を使用したりすることな
く、各プロセッサ（ＣＰＵ）が処理に必要なパラメータ
を好適に入手可能にすることを目的とする。
【００２１】
【課題を解決するための手段】このような目的を達成す
るために、本発明の処理分散方法は、処理すべきデータ
を順番が付与された複数の処理単位に分割しておき、Ｆ
ＩＦＯメモリ上に各処理単位に対応するパラメータを各
処理単位に付与された順番に従って格納しておき、複数
のプロセッサのうち処理を実行できる状態となったプロ
セッサが、ＦＩＦＯメモリをアクセスして上記パラメー
タを入手し、当該プロセッサが、各処理単位に付与され
ている順番に従い、かつＦＩＦＯメモリから入手したパ
ラメータに基づき、当該処理単位のデータを順次処理す
ることを特徴とする。
るために、本発明の処理分散方法は、処理すべきデータ
を順番が付与された複数の処理単位に分割しておき、Ｆ
ＩＦＯメモリ上に各処理単位に対応するパラメータを各
処理単位に付与された順番に従って格納しておき、複数
のプロセッサのうち処理を実行できる状態となったプロ
セッサが、ＦＩＦＯメモリをアクセスして上記パラメー
タを入手し、当該プロセッサが、各処理単位に付与され
ている順番に従い、かつＦＩＦＯメモリから入手したパ
ラメータに基づき、当該処理単位のデータを順次処理す
ることを特徴とする。
【００２２】
【作用】本発明においては、予め、ＦＩＦＯメモリ上に
各処理単位に対応するパラメータが各処理単位に付与さ
れた順番に従って格納される。ＦＩＦＯメモリは、最先
に書き込まれた情報を最先に読み出す形式のメモリであ
る。各プロセッサは、処理を実行する際、ＦＩＦＯメモ
リをアクセスすることにより、自己が処理しようとして
いる処理単位に対応するパラメータを、ＦＩＦＯメモリ
から入手し、当該パラメータに基づき当該処理を実行す
る。従って、本発明においては、ポインタのインクリメ
ント操作を実行することなく処理に必要なパラメータを
入手可能となるため、ポインタのインクリメント操作に
伴って発生していた問題点、例えばポインタ操作の競合
が生じない。また、これに伴い、ポインタのインクリメ
ント操作のためのバスのロックやリードアンドモディフ
ァイ命令の使用は不要となる。
各処理単位に対応するパラメータが各処理単位に付与さ
れた順番に従って格納される。ＦＩＦＯメモリは、最先
に書き込まれた情報を最先に読み出す形式のメモリであ
る。各プロセッサは、処理を実行する際、ＦＩＦＯメモ
リをアクセスすることにより、自己が処理しようとして
いる処理単位に対応するパラメータを、ＦＩＦＯメモリ
から入手し、当該パラメータに基づき当該処理を実行す
る。従って、本発明においては、ポインタのインクリメ
ント操作を実行することなく処理に必要なパラメータを
入手可能となるため、ポインタのインクリメント操作に
伴って発生していた問題点、例えばポインタ操作の競合
が生じない。また、これに伴い、ポインタのインクリメ
ント操作のためのバスのロックやリードアンドモディフ
ァイ命令の使用は不要となる。
【００２３】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図３乃至図５に示される従来例
と同様の構成には同一の符号を付し説明を省略する。
基づき説明する。なお、図３乃至図５に示される従来例
と同様の構成には同一の符号を付し説明を省略する。
【００２４】図１には、本発明の一実施例に係る分散型
処理回路の構成が示されている。この図に示される回路
は、従来例と同様複数の（図においては３個の）ＣＰＵ
１０−１〜１０−３と共有メモリ１４を内部バス１２に
よって接続した構成である。この実施例においては、さ
らに、ＣＰＵ１０−１〜１０−３によってアクセスされ
るＦＩＦＯメモリ１６が設けられている。ＦＩＦＯメモ
リ１６は、外部バス１８を介してＣＰＵ２０に接続され
ており、ＣＰＵ１０−１〜１０−３によるデータ１００
の分散処理に先立ち、ＣＰＵ２０によって各処理領域に
係るパラメータがこのＦＩＦＯメモリ１６に書き込まれ
る。
処理回路の構成が示されている。この図に示される回路
は、従来例と同様複数の（図においては３個の）ＣＰＵ
１０−１〜１０−３と共有メモリ１４を内部バス１２に
よって接続した構成である。この実施例においては、さ
らに、ＣＰＵ１０−１〜１０−３によってアクセスされ
るＦＩＦＯメモリ１６が設けられている。ＦＩＦＯメモ
リ１６は、外部バス１８を介してＣＰＵ２０に接続され
ており、ＣＰＵ１０−１〜１０−３によるデータ１００
の分散処理に先立ち、ＣＰＵ２０によって各処理領域に
係るパラメータがこのＦＩＦＯメモリ１６に書き込まれ
る。
【００２５】図２には、この実施例におけるＦＩＦＯメ
モリ１６の内容の一例が示されている。この図に示され
るように、ＦＩＦＯメモリ１６には、データ１００の各
処理領域に係るパラメータが、当該処理領域に付与され
た順番でＣＰＵ２０により格納される。この図のように
処理領域０のパラメータが先頭に存在している状態でＣ
ＰＵ１０−１がＦＩＦＯメモリ１６をアクセスすると、
処理領域０の処理に必要なパラメータが読み出される。
ＣＰＵ１０−１は、このようにして入手したパラメータ
に基づき、処理領域０に係るデータ１０５を処理する。
ＣＰＵ１０−１によりＦＩＦＯメモリ１６から処理領域
０のパラメータが読み出された後は、当該ＦＩＦＯメモ
リ１６から処理領域１に係るパラメータのアドレスが最
先のアドレス、すなわち読み出し可能なアドレスとな
る。従って、例えばＣＰＵ１０−１により処理領域０に
係るパラメータが読み出された後に、ＣＰＵ１０−２に
よりＦＩＦＯメモリ１６がアクセスされた場合、ＣＰＵ
１０−２はこのアクセスによって処理領域１に係るパラ
メータを入手することになる。
モリ１６の内容の一例が示されている。この図に示され
るように、ＦＩＦＯメモリ１６には、データ１００の各
処理領域に係るパラメータが、当該処理領域に付与され
た順番でＣＰＵ２０により格納される。この図のように
処理領域０のパラメータが先頭に存在している状態でＣ
ＰＵ１０−１がＦＩＦＯメモリ１６をアクセスすると、
処理領域０の処理に必要なパラメータが読み出される。
ＣＰＵ１０−１は、このようにして入手したパラメータ
に基づき、処理領域０に係るデータ１０５を処理する。
ＣＰＵ１０−１によりＦＩＦＯメモリ１６から処理領域
０のパラメータが読み出された後は、当該ＦＩＦＯメモ
リ１６から処理領域１に係るパラメータのアドレスが最
先のアドレス、すなわち読み出し可能なアドレスとな
る。従って、例えばＣＰＵ１０−１により処理領域０に
係るパラメータが読み出された後に、ＣＰＵ１０−２に
よりＦＩＦＯメモリ１６がアクセスされた場合、ＣＰＵ
１０−２はこのアクセスによって処理領域１に係るパラ
メータを入手することになる。
【００２６】従って、本実施例においては、共有メモリ
１４からのポインタ２００の読出しやインクリメントし
たポインタ２００の書き込みという操作が不要となる。
すなわち、ＦＩＦＯメモリ１６をアクセスすることによ
って処理に必要なパラメータが入手できるため、ポイン
タ２００を用いた管理が不要となる。この結果、ポイン
タ２００のインクリメント操作に係る各ＣＰＵ１０−１
〜１０−３間の競合がなくなり、従って、ポインタ２０
０をインクリメントさせる際の内部バス１２のロック
や、リードアンドモディファイ命令を使用したインクリ
メント操作等も不要となる。さらには、パラメータの入
手をＦＩＦＯメモリ１６の１回のアクセスで実現でき
る。
１４からのポインタ２００の読出しやインクリメントし
たポインタ２００の書き込みという操作が不要となる。
すなわち、ＦＩＦＯメモリ１６をアクセスすることによ
って処理に必要なパラメータが入手できるため、ポイン
タ２００を用いた管理が不要となる。この結果、ポイン
タ２００のインクリメント操作に係る各ＣＰＵ１０−１
〜１０−３間の競合がなくなり、従って、ポインタ２０
０をインクリメントさせる際の内部バス１２のロック
や、リードアンドモディファイ命令を使用したインクリ
メント操作等も不要となる。さらには、パラメータの入
手をＦＩＦＯメモリ１６の１回のアクセスで実現でき
る。
【００２７】なお、本発明は、図１に示される構成に限
定されるものではない。例えば各ＣＰＵ１０−１〜１０
−３それぞれにローカルＲＡＭ等を設けてもよく、また
ＣＰＵ１０の個数も３個に限定されるものではない。さ
らに、各ＣＰＵ１０−１〜１０−３によって共有される
回路として、ＲＯＭや割り込み処理回路、ＲＳ２３２Ｃ
ポート、ＤＭＡ（ダイレクトメモリアクセス）用のＲＡ
Ｍを設けてもよい。ＤＭＡＲＡＭを用いることにより、
ＣＰＵ２０により外部バス１８を介してダイレクトメモ
リアクセスを実行することができる。さらに、外部バス
１８としては、例えばＶＭＥ（Verss Module Eurobe ）
バス等を使用できる。また、外部バス１８の本数は１本
に限定されず、例えば実施例の回路をグラフィックディ
スプレイ装置等に適用する場合には、ＦＩＦＯメモリ１
６への書込用のバスとしてＶＭＥバスを用いる一方で、
ダイレクトメモリアクセスによりデータを転送するため
のＦＢ（フレームバッファ）バスを設けるとよい。
定されるものではない。例えば各ＣＰＵ１０−１〜１０
−３それぞれにローカルＲＡＭ等を設けてもよく、また
ＣＰＵ１０の個数も３個に限定されるものではない。さ
らに、各ＣＰＵ１０−１〜１０−３によって共有される
回路として、ＲＯＭや割り込み処理回路、ＲＳ２３２Ｃ
ポート、ＤＭＡ（ダイレクトメモリアクセス）用のＲＡ
Ｍを設けてもよい。ＤＭＡＲＡＭを用いることにより、
ＣＰＵ２０により外部バス１８を介してダイレクトメモ
リアクセスを実行することができる。さらに、外部バス
１８としては、例えばＶＭＥ（Verss Module Eurobe ）
バス等を使用できる。また、外部バス１８の本数は１本
に限定されず、例えば実施例の回路をグラフィックディ
スプレイ装置等に適用する場合には、ＦＩＦＯメモリ１
６への書込用のバスとしてＶＭＥバスを用いる一方で、
ダイレクトメモリアクセスによりデータを転送するため
のＦＢ（フレームバッファ）バスを設けるとよい。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
各処理単位に係るデータを処理するために必要なパラメ
ータを、処理単位に付与された順番に従ってＦＩＦＯメ
モリ上に格納しておき、処理を実行する際に各プロセッ
サがＦＩＦＯメモリをアクセスして必要なパラメータを
入手するようにしたため、ポインタのインクリメント操
作及びこれに付随する共有メモリ等のアクセスを実行す
ることなく、各プロセッサが必要なパラメータを使用で
きる。従って、各プロセッサと共有メモリとを接続する
バスをロックしたり、あるいはリードアンドモディファ
イ命令を使用したりすることなく、各プロセッサ間のポ
インタ操作の競合を防止することができる。
各処理単位に係るデータを処理するために必要なパラメ
ータを、処理単位に付与された順番に従ってＦＩＦＯメ
モリ上に格納しておき、処理を実行する際に各プロセッ
サがＦＩＦＯメモリをアクセスして必要なパラメータを
入手するようにしたため、ポインタのインクリメント操
作及びこれに付随する共有メモリ等のアクセスを実行す
ることなく、各プロセッサが必要なパラメータを使用で
きる。従って、各プロセッサと共有メモリとを接続する
バスをロックしたり、あるいはリードアンドモディファ
イ命令を使用したりすることなく、各プロセッサ間のポ
インタ操作の競合を防止することができる。
【図１】本発明の一実施例に係る分散型処理回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】この実施例におけるＦＩＦＯメモリの内容の一
例を示す図である。
例を示す図である。
【図３】一従来例に係る分散型処理回路の構成を示すブ
ロック図である。
ロック図である。
【図４】この従来例におけるポインタ操作の内容を示す
図である。
図である。
【図５】従来の問題点を説明するための図であり、図５
（ａ）はポインタ操作が競合しないで正常に実行されて
いる場合を、図５（ｂ）はポインタ操作が競合した結果
ポインタ値が正確な値でなくなる場合を、それぞれ示す
図である。
（ａ）はポインタ操作が競合しないで正常に実行されて
いる場合を、図５（ｂ）はポインタ操作が競合した結果
ポインタ値が正確な値でなくなる場合を、それぞれ示す
図である。
１０−１，１０−２，１０−３ ＣＰＵ １２ 内部バス １４ 共有メモリ １６ ＦＩＦＯメモリ １８ 外部バス ２０ ＣＰＵ
Claims (1)
- 【請求項１】 処理すべきデータを順番が付与された複
数の処理単位に分割しておき、複数のプロセッサのうち
処理を実行できる状態となったプロセッサが、各処理単
位に付与されている順番に従い、かつ当該処理単位に対
応するパラメータに基づき、当該処理単位のデータを順
次処理する処理分散方法において、 ＦＩＦＯメモリ上に各処理単位に対応するパラメータを
上記順番に従って格納しておき、 各プロセッサが、処理を実行する際、ＦＩＦＯメモリを
アクセスして上記パラメータを入手することを特徴とす
る処理分散方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8981293A JPH06301654A (ja) | 1993-04-16 | 1993-04-16 | 処理分散方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8981293A JPH06301654A (ja) | 1993-04-16 | 1993-04-16 | 処理分散方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301654A true JPH06301654A (ja) | 1994-10-28 |
Family
ID=13981151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8981293A Pending JPH06301654A (ja) | 1993-04-16 | 1993-04-16 | 処理分散方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442627B1 (en) | 1999-07-06 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Output FIFO data transfer control device |
-
1993
- 1993-04-16 JP JP8981293A patent/JPH06301654A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442627B1 (en) | 1999-07-06 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Output FIFO data transfer control device |
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