JPH0314048A

JPH0314048A - メモリアクセス制御装置

Info

Publication number: JPH0314048A
Application number: JP14840389A
Authority: JP
Inventors: Koji Kinoshita; 木下　耕二
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-13
Filing date: 1989-06-13
Publication date: 1991-01-22
Anticipated expiration: 2011-11-20
Also published as: JP2555886B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリアクセス制御装置に係シ、特にブロック
転送を行うメモリアクセス制御装置に関するものである
。

〔従来の技術〕

近年ベクトルデータを効率よく処理するペクト／Ｉ／　
フａセッサがいろいろなメーカから提供され、利用可能
になっている。

そして、これらのベクトルプロセッサでは、大量のベク
トルデータを高速でメモリからアクセスする必要がめり
、マシンサイクルを小さくする必要がある。そのために
、絶間なくデータを供給するために多パンク化すること
が一般的である。

ところが、マシンサイクルの高速化と多バンク化によシ
、個別にアクセスしようとするバンクがアクセス可能状
態にあるかｆｔｖ！４ぺるバンクビジーチェックｉｆマ
シンサイクル内に行うことが困難になって惠ている。

とのため、バンクビジーチェックサイクルが複数マシン
サイクルを要する場合があるが、これを−要素ずつ行っ
ていたのではスループットが出す多バンク化の効果が生
きない。そのため、複数要素をまとめて束にしてバンク
ビジーチェックを行い、１マシンサイクルに１要素のバ
ンクビジーチェックを行うのと等価な機能を持たせるこ
とが試みられている。例えば、特開昭６０−７９４４５
号公報に開示されている。

〔発明が解決しようとする課題〕

上述した従来のバンクビジーチェック方法では、実際に
必要とされる以上のバンクを同時にチエツクするため、
必要とされるデータがアクセス可能であってもアクセス
不可能と判定され、後続の処理を遅延せしめることがあ
るという課題があり九。

そして、キャッシュのブロックロードにおイテハスカラ
演算で用いられる一要素のみが必要で他は参照されない
という場合もあシ、性能上改善の余地が大いにある。

〔課題を解決するための手段〕本発明のメモリアクセス制御装置は、複数のバンクから
なる記憶装置へのアクセスを制御するメモリアクセス制
御装置であって、アクセスしようとするアドレスのバン
クが使用状態でおるか否かをチエツクするバンクビジー
チェック手段と、このバンクビジーチェック手段に対し
チエツク要求を生成するアクセス制御手段を備え、上記
記憶装置上に連続して配置されるブロックデータをアク
セスするブロックアクセスにおいて、上記アクセス制御
手段はそのブロックを複数の要素に分割して上記バンク
ビジーチェック手段に対してチエツク要求を送出し、そ
のチエツク要求に対する結果カ上記パンクビジーチエツ
ク手段から戻ってくる前に上記ブロック内の次の要素の
チエツク要求を送出するようにしたものである。

〔作　用〕

本発明においては、先行するブロックの要素のバンクビ
ジーチェックの結果をみることなしに続く要素のバンク
ビジーチェック要求を出す。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。

図において、１はＣＰＵ　（中央処理装置）、２は複数
のバンクからなる記憶装置であるメモリ、３はバンクビ
ジー制御部で、このバンクビジー制御部３はアクセスし
ようとするアドレスのバンクが使用状態であるか否かを
チエツクするバンクビジーチェック手段を構成している
。４はアドレスレジスタ、５はアドレス制御部で、これ
らはこのバンクビジーチェック手段に対しチエツク要求
を生成するアクセス制御手段を構成している。６は加算
回路、７は減算回路である。

そして、複数のバンクからなる記憶装置上に連続して配
置されるブロックデータをアクセスするブロックアクセ
スにおいて、上記アクセス制御手段はそのブロックを複
数の要素に分割して上記バンクビジーチェック手段に対
してチエツク要求を送出し、そのチエツク要求に対する
結果が上記バンクビジーチェック手段から戻ってくる前
に上記ブロック内の次の要素のチエツク要求を送出する
ように構成されている。

つぎにこの第１図に示す実施例の動作を説明する。

まず、ＣＰＵ１は６４バイトのブロック転送要求を結線
１０２を介してアドレス制御部５およびアドレスレジス
タ４に、ｔたブロック転送の先頭アドレスを結線１０１
を介してアドレスレジスタ４にそれぞれ供給する。そし
て、このアドレスレジスタ４はＣＰＵ１から結線１０１
を介して供給される８バイト境界のブロック転送の先頭
アドレス、加算回路６から結線１０４を介して供給され
るアドレスレジスタ４に「１」を加えた値、減算回路７
から結線１０５を介して供給されるアドレスレジスタ４
から「１」を減じた値が、ＣＰＵ１から結線１０２を介
して送られる信号およびアドレス制御部５から結線１１
２および１１３を介して供給される制御信号によって選
択的に供給され、結線１０３ヲ通じて下位３ビツトが加
算回路６．減算回路Ｔおよびアドレス制御部５に供給さ
れ、また、結線１０３を通じて全ビットがバンクビジー
制御部３に供給される。

つぎに、アドレス制御部５はＣＰＵ１から結線１０２ｔ
″介して供給されるブロック転送要求、結線１０１を介
して供給されるブロック転送の先頭アドレスの下位３ビ
ツト、結線１０３を介して供給されるアドレスレジスタ
４の下位３ビツトおよびバンクビジー制御部３から結線
１０８および１１０　ｆ：介して供給される制御信号を
基にして、結線１０６を通じてバンクビジー制御部３に
対するリクエスト信号、結線１１２および１１３を通じ
てアドレスレジスタ４の制御信号および結線１１１ヲ通
じてＣＰＵ１に対してアペイル信号を供給する。

そして、バンクビジー制御部３は結線１０３を介してア
ドレスレジスタ４から供給されるアクセスアドレス、結
１ｉ１１０６を介してアドレス制御部５から供給される
リクエスト信号を基に、アクセスアドレスのバンクのビ
ジー状態をチエツクし、メモリ２に結線１０８を通じて
アクセス要求、結線１０７を通じてアドレスをそれぞれ
供給し、アドレス制御部５に結線１０８および１１０を
通じて制御信号を供給する。

ここで、メモリ２はバンクビジー制御部３から結線１０
７を介してアドレス、結線１０８を介してリクエストが
それぞれ供給されてアクセスされるメモリで、１０２４
パンクから構成される。

第２図は第１図におけるアドレス制御部５の構成例を詳
細に示したブロック図である。

この１ｇ２図において第１図と同一符号のものは相当部
分を示し、２１は第１図のＣＰＵＩから結線１０１を介
して供給されるブロック転送の下位３ビツトを保持する
先頭アドレスレジスタで、その出力は結線２０５によシ
比較回路２９に供給され、結線１０３を介して供給され
る第１図のアドレスレジスタ４の下位３ビツトと比較さ
れて、ブロック転送の最後のリクエストを検出し、結線
２０６によシアントゲ−）　（ＡＮＤ）３０に供給され
る。２２はブロック転送中であることを示すフラグ（プ
ロツク転送中フラグ〕、２７はブロック転送中で最初の
８バイトが処理され次状態であることを示すフラグ（ブ
ロック転送中フラグ）で、それぞれＩＪ１図のＣＰＵｊ
から結線１０２を介して供給されるブロック転送要求、
アントゲルト（ＡＮＤ）２Ｂから結線２０２を介して供
給されるブロック転送の最初の８バイト処理信号によシ
リセットされ、いずれもアンドゲート（ＡＮＤ）３ｆか
ら結線２０８を介して供給されるブロック転送の６４バ
イトを全部処理したことを示す信号によシリセットされ
る。

そして、フラグ２２は結線２１０　ｔＰ通じてノットゲ
ート（ＮＯＴ）３４　、アントゲ−）　（ＡＮＤ）２４
，２５゜２６．３３に供給される。ここで、アンドゲー
ト（ＡＮＤ）３３は結線１０６ｔ−介してバンクビジー
制御部３へのリクエスト信号を生成するゲートで、フラ
グ２２と比較回路２９．アンドゲート（ＡＮＤ）３０、
ノットゲート（ＮＯＴ）３２を経て結線２０１１を介し
て供給されるブロックロードの最後の８バイトがまだ処
理されていないという信号の論理積がとられる。アンド
ゲート（ＡＮＤ）２４および２５は結線１１２および１
１３ｔ−介して供給される第１図のアドレスレジスタ４
０制御信号を生成するゲートで、ブロック転送中に結線
１０＆によるリクエストが受付けられなかったことを示
す結線１１０の信号がｒＩＪのときアントゲ−）　（Ａ
ＮＤ）２５が開かれ、結線１１３の信号が「１」Ｋなシ
、アドレスレジスタ４は「１」減じられ、結線１１０の
信号がｒＯＪのときノットゲート（ＮＯＴ）２３を介し
てアンドゲート（ＡＮＤ）２４が開かれ、結線１１２の
信号が「１」になシ、アドレスレジスタ４は「１」加え
られる。

そして、第１図のバンクビジー制御部３がら結ａ１０８
を介して供給される信号はバンクビジー制御部３へ送ら
れた結線１０６のリクエスト信号が受付けられたことを
示す信号で、アンドゲート（ＡＮＤ）２６によジブロッ
ク転送の最初の８バイトのリクエストが受付けられ処理
されたととを示す信号を生成しフラグ２７をセットし、
また、アントゲ−）（ＡＮＤ）３１に供給され、ブロッ
ク転送の最後の８バイトのリクエストが受付けられ処理
されたことを示す信号を生成し、フラグ２２および２７
をリセットする。

第３図は第１図におけるバンクビジー制御部３の構成例
を詳細に示し念ブロック図である。

この第３図において第１図と同一符号のものは相当部分
を示し、５０は第１図のアドレスレジスタ４から結線１
０３ｔ−介して供給されるアドレスを保持するバンクア
ドレスレジスタで、結Ｍ１０７ｔ−介して第１図のメモ
リ２および下位１０ビツトがバンクアドレスレジスタ５
１．比較回路６０に供給される。８０は第１図のアドレ
ス制御部５から結線１０６を介して送られてくるリクエ
スト信号を受けるフリップフロップ（有効フラグ）で、
バンクアドレスレジスタ５０が有効であることを示し比
較回路６０に供給される。

そして、バンクアドレスレジスタ５１〜５８はそれぞれ
バンクアドレスレジスタ５０〜５Ｔ（バンクアドレスレ
ジスタ５１にはバンクアドレスレジスタ５０の下位１０
ピント）の出力が供給され、それぞれ下段のバンクアド
レスレジスタ５２〜５８（バンクアドレスレジスタ５Ｂ
からはなし）および比較回路６１〜６Ｂに供給される。

フリップフロップ８１〜８８はそれぞれバンクアドレス
レジスタ５１〜５８が有効でめることを示すフ７グ（有
効フラグ〕で、ツリツブフロップ８１にはクリップ７０
ツブ（リクエスト受付フラグ）７３から結線１０８を介
してメモリアクセス信号が、フリップフロップ８２〜８
８にはフリップフロップ８１〜８Ｔの出力がそれぞれ供
給され、比較回路６１〜６８に比較の有効信号として、
また、それぞれフリップフロップ８２〜８８（フリップ
フロップ８８からはなし）に供給される。

比較回路６０〜６８はそれぞれバンクアドレスレジスタ
５０〜５８（バンクアドレスレジスタ５゜は下位１０ビ
ツト）で保持されているバンクアドレスと、結線１０３
を介して供給されるアドレスの下位１０ビツト（バンク
アドレスを表わス）全比較し、一致してかつフリップフ
ロップ８０〜８８が「１」になって比較が有効なときに
それぞれ結線３１０〜３１８よシ一致信号がオアゲート
（ＯＲ）７Ｇに供給され、どれかが「１」になると結線
１０６によシ与えられるリクエストが受付けられないこ
とを示し、アンドゲート（ＡＮＤン７４を経てフリップ
フロップ（リクエスト拒否フラグ）７５をセットし、こ
のクリップフロップＴ５から結線１１０を介して第１図
のアドレス制御部５に供給される。オアゲ−）　（ＯＲ
）７Ｇの出力がｒＯＪの場合はアンドゲート（ＡＮＤ）
７２が開かれ、結線１０６によシ与えられるリクエスト
が受付けられることを示し、フリップフロップ（リクエ
スト受付フラグ）７３ｔセツトし、このフリップ７０ツ
ブＴ３から結線１０８よシ第１図のアドレス制御部５お
よびメモリ２にメモリアクセス信号として供給される。

なお、この第３図において、３２０〜３２３および３３
０〜３３８は結線である。

以上のような構成で第４図のタイムチャートを参照して
本実施例の動作について説明する。

第４図において、（ａ）はアドレスレジスタ４を示した
もので６り、（ｂ）は先頭アドレスレジスタ２１、（ｃ
）はブロック転送中７ラグ２２　、（ｄ）はブロック転
送中フラグ２７、（Ｉｓ）はリクエスト受付フラグγ３
、（ｆ）ハリクエスト拒否フラグ７１示し九ものである
。

まず、時刻Ｔ０で第１図のＣＰＵＩから結線１０２を介
してリクエスト信号が送られてくると、プロツク転送中
７ラグ２２（第４図（ｃ）参照）がセットされ、以降の
リクエストが抑止され、また、結線１０１を介して第１
図のＣＰＵ１から送られてくるブロック先頭アドレスが
アドレスレジスタ４にセットされる（第４図（、）参照
〕。そして、時刻Ｔ１　ではブロック転送中フラグ２７
（第４図（ｄ）参照）はｒＯＪなので第２図のアンドゲ
ート（ＡＮＤ）３０はｒＯＪを出力するのでアントゲ−
）　（ＡＮＤ）３３が開かれ、結線１０６ｔ−介してパ
ンクビジー制御部３にリクエストが送られる。時刻Ｔ□
で第３図のクリップフロップ８８がｒｌＪでバンクアド
レスレジスタ５８に第１図のアドレスレジスタ４に保持
されているバンクアドレスが保持されていると、第３図
の比較回路６８から結線３１８を介して一致信号が出力
され、オアゲート（ＯＲ）７０　、アンドゲート（ＡＮ
Ｄ）７４ｔ−経てクリップ７０ツブ（リクエスト拒否フ
ラグ）７５（＃！４図＜１＞参照）がセットされる。ま
た、時刻Ｔ□ではまだフリップフロップ（リクエスト拒
否７２乃７５は「０」だから結線１１０は「Ｏ」で第２
図のノットゲート（ＮＯＴ）２３　。

アンドグー）　（ＡＮＤ）２４を経て結線１１２が「１
」に１１、第１図のアドレスレジスタ４は「１」加えら
れる。さらに、時刻Ｔ０では第３図のオアゲート（ＯＲ
）７０の出力に接続される結線３１９が「１」だからノ
ットゲー）　（ＮＯＴ）７１がｒＯＪになシ、フリップ
フロップ（リクエスト受付フラグ）Ｔ３は「０」になる
（第４図（・）参照）。

つぎに、時刻Ｔ、ではフリップフロップ（リクエスト拒
否フラグ）７５が「１」表ので結線１１（１介してアン
トゲ−）　（ＡＮＤ）２５が開かれ、結線１１３が「１
」になって第１図のアドレスレジスタ４は「１」減じら
れる。また、フリップフロップ（リクエスト拒否フラグ
）７５が「１」なのでノットゲート（ＮＯＴ）７６を経
てアンドゲート（ＡＮＤ）７２゜７４がいずれも無効化
されるので結線１０６からのリクエスト自体が無効化さ
れる。

つぎに、時刻Ｔ８では時刻Ｔ１と同様の動作をするが、
時刻Ｔ１で有効だったバンクアドレスレジスタ５８は既
に変わっており、比較回路６０〜６８からはすべて一致
信号は「０」とカフ、したがって、オアゲート（ＯＲ）
７０は「０」を出力し、ノットゲー）　（ＮＯＴ）７１
を経てフリップフロップ（リクエスト受付フラグ）７３
に「１」がセットされる（第４図（、）参照）。また、
オアゲート（ＯＲ）７０が「０」を出力するのでフリッ
プフロップ（リクエスト拒否フラグ）７５は「０」にな
る。

つぎに、時刻Ｔ、でフリップフロップ（リクエスト受付
フラグ）７３は「１」々のでアンドゲート（ＡＮＤ）２
６を経てブロック転送中フラグ２７がセットされる（第
４図（ｄ）参照）。そして、時刻Ｔ。

から順次リクエストが受付けられると、時刻Ｔ１１でア
ドレスレジスタ４の下位３ビツトがブロック転送の最初
の８バイトと一致するので第２図の比較回路２９は「１
」を出力し、アンドゲート（ＡＮＤ）３０、ノットゲー
ト（ＮＯＴ）３２を経てアントゲ−）（ＡＮＤ）３３を
ディスエーブルし、第１図のバンクビジー制御部３への
結線１０６ヲ介するリクエストは抑止される。また、時
刻Ｔ０゜のりクエストによシフリップフロップ（リクエ
スト受付フラグ）Ｔ３が「月にセットされると時刻Ｔ０
１でアントゲ−ト（ＡＮＤ）３１を経てブロック転送中
フラグ２２゜２７がリセットされてブロック転送の処理
が完了する。

なお、以上の実施例では、　ＣＰＵからのリクエストを
ブロック転送のみに限定したが、単一アクセス（８バイ
トアクセス〕が混じっても請求範囲の主旨を損ねること
なく構成できることは当業者にとって容易である。また
、ブロック転送のブロック長が可変であっても、またブ
ロックを特定の境界内で循環的にアクセスする場合も当
業者にとって容易に請求範囲の主旨にのっとって構成す
ることができる。

〔発明の効果〕

以上説明したように本発明は、先行するブロックの要素
のバンクビジーチェックの結果をみることなしに続く要
素のバンクビジーチェック要求を出すことによシ、少な
いビン数でブロック転送のスループットを高めることが
できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるアドレス制御部の構成例を詳細に示した
ブロック図、第３図は第１図におけるバンクビジー制御
部の構成例を詳細に示したブロック図、第４図は動作例
を示すタイムチャートである。１・・・・ＣＰＵ、２・・・・メモリ、３・・・・バン
クビジー制御部、４・・・・アドレスレジスタ、５・・
・・アドレス制御部、６・・・・加算回路、７・・・・
減算回路。

Claims

【特許請求の範囲】

複数のバンクからなる記憶装置へのアクセスを制御する
メモリアクセス制御装置であつて、アクセスしようとす
るアドレスのバンクが使用状態であるか否かをチェック
するバンクビジーチェック手段と、このバンクビジーチ
ェック手段に対しチエツク要求を生成するアクセス制御
手段を備え、前記記憶装置上に連続して配置されるブロ
ックデータをアクセスするブロックアクセスにおいて、
前記アクセス制御手段は該ブロックを複数の要素に分割
して前記バンクビジーチェック手段に対してチェック要
求を送出し、該チェック要求に対する結果が前記バンク
ビジーチェック手段から戻つてくる前に前記ブロック内
の次の要素のチェック要求を送出することを特徴とする
メモリアクセス制御装置。