JPH0314048A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPH0314048A JPH0314048A JP14840389A JP14840389A JPH0314048A JP H0314048 A JPH0314048 A JP H0314048A JP 14840389 A JP14840389 A JP 14840389A JP 14840389 A JP14840389 A JP 14840389A JP H0314048 A JPH0314048 A JP H0314048A
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- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス制御装置に係シ、特にブロック
転送を行うメモリアクセス制御装置に関するものである
。
転送を行うメモリアクセス制御装置に関するものである
。
近年ベクトルデータを効率よく処理するペクト/I/
フaセッサがいろいろなメーカから提供され、利用可能
になっている。
フaセッサがいろいろなメーカから提供され、利用可能
になっている。
そして、これらのベクトルプロセッサでは、大量のベク
トルデータを高速でメモリからアクセスする必要がめり
、マシンサイクルを小さくする必要がある。そのために
、絶間なくデータを供給するために多パンク化すること
が一般的である。
トルデータを高速でメモリからアクセスする必要がめり
、マシンサイクルを小さくする必要がある。そのために
、絶間なくデータを供給するために多パンク化すること
が一般的である。
ところが、マシンサイクルの高速化と多バンク化によシ
、個別にアクセスしようとするバンクがアクセス可能状
態にあるかftv!4ぺるバンクビジーチェックifマ
シンサイクル内に行うことが困難になって惠ている。
、個別にアクセスしようとするバンクがアクセス可能状
態にあるかftv!4ぺるバンクビジーチェックifマ
シンサイクル内に行うことが困難になって惠ている。
とのため、バンクビジーチェックサイクルが複数マシン
サイクルを要する場合があるが、これを−要素ずつ行っ
ていたのではスループットが出す多バンク化の効果が生
きない。そのため、複数要素をまとめて束にしてバンク
ビジーチェックを行い、1マシンサイクルに1要素のバ
ンクビジーチェックを行うのと等価な機能を持たせるこ
とが試みられている。例えば、特開昭60−79445
号公報に開示されている。
サイクルを要する場合があるが、これを−要素ずつ行っ
ていたのではスループットが出す多バンク化の効果が生
きない。そのため、複数要素をまとめて束にしてバンク
ビジーチェックを行い、1マシンサイクルに1要素のバ
ンクビジーチェックを行うのと等価な機能を持たせるこ
とが試みられている。例えば、特開昭60−79445
号公報に開示されている。
上述した従来のバンクビジーチェック方法では、実際に
必要とされる以上のバンクを同時にチエツクするため、
必要とされるデータがアクセス可能であってもアクセス
不可能と判定され、後続の処理を遅延せしめることがあ
るという課題があり九。
必要とされる以上のバンクを同時にチエツクするため、
必要とされるデータがアクセス可能であってもアクセス
不可能と判定され、後続の処理を遅延せしめることがあ
るという課題があり九。
そして、キャッシュのブロックロードにおイテハスカラ
演算で用いられる一要素のみが必要で他は参照されない
という場合もあシ、性能上改善の余地が大いにある。
演算で用いられる一要素のみが必要で他は参照されない
という場合もあシ、性能上改善の余地が大いにある。
〔課題を解決するための手段〕
本発明のメモリアクセス制御装置は、複数のバンクから
なる記憶装置へのアクセスを制御するメモリアクセス制
御装置であって、アクセスしようとするアドレスのバン
クが使用状態でおるか否かをチエツクするバンクビジー
チェック手段と、このバンクビジーチェック手段に対し
チエツク要求を生成するアクセス制御手段を備え、上記
記憶装置上に連続して配置されるブロックデータをアク
セスするブロックアクセスにおいて、上記アクセス制御
手段はそのブロックを複数の要素に分割して上記バンク
ビジーチェック手段に対してチエツク要求を送出し、そ
のチエツク要求に対する結果カ上記パンクビジーチエツ
ク手段から戻ってくる前に上記ブロック内の次の要素の
チエツク要求を送出するようにしたものである。
なる記憶装置へのアクセスを制御するメモリアクセス制
御装置であって、アクセスしようとするアドレスのバン
クが使用状態でおるか否かをチエツクするバンクビジー
チェック手段と、このバンクビジーチェック手段に対し
チエツク要求を生成するアクセス制御手段を備え、上記
記憶装置上に連続して配置されるブロックデータをアク
セスするブロックアクセスにおいて、上記アクセス制御
手段はそのブロックを複数の要素に分割して上記バンク
ビジーチェック手段に対してチエツク要求を送出し、そ
のチエツク要求に対する結果カ上記パンクビジーチエツ
ク手段から戻ってくる前に上記ブロック内の次の要素の
チエツク要求を送出するようにしたものである。
本発明においては、先行するブロックの要素のバンクビ
ジーチェックの結果をみることなしに続く要素のバンク
ビジーチェック要求を出す。
ジーチェックの結果をみることなしに続く要素のバンク
ビジーチェック要求を出す。
以下、図面に基づき本発明の実施例を詳細に説明する。
第1図は本発明の一実施例を示すブロック図である。
図において、1はCPU (中央処理装置)、2は複数
のバンクからなる記憶装置であるメモリ、3はバンクビ
ジー制御部で、このバンクビジー制御部3はアクセスし
ようとするアドレスのバンクが使用状態であるか否かを
チエツクするバンクビジーチェック手段を構成している
。4はアドレスレジスタ、5はアドレス制御部で、これ
らはこのバンクビジーチェック手段に対しチエツク要求
を生成するアクセス制御手段を構成している。6は加算
回路、7は減算回路である。
のバンクからなる記憶装置であるメモリ、3はバンクビ
ジー制御部で、このバンクビジー制御部3はアクセスし
ようとするアドレスのバンクが使用状態であるか否かを
チエツクするバンクビジーチェック手段を構成している
。4はアドレスレジスタ、5はアドレス制御部で、これ
らはこのバンクビジーチェック手段に対しチエツク要求
を生成するアクセス制御手段を構成している。6は加算
回路、7は減算回路である。
そして、複数のバンクからなる記憶装置上に連続して配
置されるブロックデータをアクセスするブロックアクセ
スにおいて、上記アクセス制御手段はそのブロックを複
数の要素に分割して上記バンクビジーチェック手段に対
してチエツク要求を送出し、そのチエツク要求に対する
結果が上記バンクビジーチェック手段から戻ってくる前
に上記ブロック内の次の要素のチエツク要求を送出する
ように構成されている。
置されるブロックデータをアクセスするブロックアクセ
スにおいて、上記アクセス制御手段はそのブロックを複
数の要素に分割して上記バンクビジーチェック手段に対
してチエツク要求を送出し、そのチエツク要求に対する
結果が上記バンクビジーチェック手段から戻ってくる前
に上記ブロック内の次の要素のチエツク要求を送出する
ように構成されている。
つぎにこの第1図に示す実施例の動作を説明する。
まず、CPU1は64バイトのブロック転送要求を結線
102を介してアドレス制御部5およびアドレスレジス
タ4に、tたブロック転送の先頭アドレスを結線101
を介してアドレスレジスタ4にそれぞれ供給する。そし
て、このアドレスレジスタ4はCPU1から結線101
を介して供給される8バイト境界のブロック転送の先頭
アドレス、加算回路6から結線104を介して供給され
るアドレスレジスタ4に「1」を加えた値、減算回路7
から結線105を介して供給されるアドレスレジスタ4
から「1」を減じた値が、CPU1から結線102を介
して送られる信号およびアドレス制御部5から結線11
2および113を介して供給される制御信号によって選
択的に供給され、結線103ヲ通じて下位3ビツトが加
算回路6.減算回路Tおよびアドレス制御部5に供給さ
れ、また、結線103を通じて全ビットがバンクビジー
制御部3に供給される。
102を介してアドレス制御部5およびアドレスレジス
タ4に、tたブロック転送の先頭アドレスを結線101
を介してアドレスレジスタ4にそれぞれ供給する。そし
て、このアドレスレジスタ4はCPU1から結線101
を介して供給される8バイト境界のブロック転送の先頭
アドレス、加算回路6から結線104を介して供給され
るアドレスレジスタ4に「1」を加えた値、減算回路7
から結線105を介して供給されるアドレスレジスタ4
から「1」を減じた値が、CPU1から結線102を介
して送られる信号およびアドレス制御部5から結線11
2および113を介して供給される制御信号によって選
択的に供給され、結線103ヲ通じて下位3ビツトが加
算回路6.減算回路Tおよびアドレス制御部5に供給さ
れ、また、結線103を通じて全ビットがバンクビジー
制御部3に供給される。
つぎに、アドレス制御部5はCPU1から結線102t
″介して供給されるブロック転送要求、結線101を介
して供給されるブロック転送の先頭アドレスの下位3ビ
ツト、結線103を介して供給されるアドレスレジスタ
4の下位3ビツトおよびバンクビジー制御部3から結線
108および110 f:介して供給される制御信号を
基にして、結線106を通じてバンクビジー制御部3に
対するリクエスト信号、結線112および113を通じ
てアドレスレジスタ4の制御信号および結線111ヲ通
じてCPU1に対してアペイル信号を供給する。
″介して供給されるブロック転送要求、結線101を介
して供給されるブロック転送の先頭アドレスの下位3ビ
ツト、結線103を介して供給されるアドレスレジスタ
4の下位3ビツトおよびバンクビジー制御部3から結線
108および110 f:介して供給される制御信号を
基にして、結線106を通じてバンクビジー制御部3に
対するリクエスト信号、結線112および113を通じ
てアドレスレジスタ4の制御信号および結線111ヲ通
じてCPU1に対してアペイル信号を供給する。
そして、バンクビジー制御部3は結線103を介してア
ドレスレジスタ4から供給されるアクセスアドレス、結
1i1106を介してアドレス制御部5から供給される
リクエスト信号を基に、アクセスアドレスのバンクのビ
ジー状態をチエツクし、メモリ2に結線108を通じて
アクセス要求、結線107を通じてアドレスをそれぞれ
供給し、アドレス制御部5に結線108および110を
通じて制御信号を供給する。
ドレスレジスタ4から供給されるアクセスアドレス、結
1i1106を介してアドレス制御部5から供給される
リクエスト信号を基に、アクセスアドレスのバンクのビ
ジー状態をチエツクし、メモリ2に結線108を通じて
アクセス要求、結線107を通じてアドレスをそれぞれ
供給し、アドレス制御部5に結線108および110を
通じて制御信号を供給する。
ここで、メモリ2はバンクビジー制御部3から結線10
7を介してアドレス、結線108を介してリクエストが
それぞれ供給されてアクセスされるメモリで、1024
パンクから構成される。
7を介してアドレス、結線108を介してリクエストが
それぞれ供給されてアクセスされるメモリで、1024
パンクから構成される。
第2図は第1図におけるアドレス制御部5の構成例を詳
細に示したブロック図である。
細に示したブロック図である。
この1g2図において第1図と同一符号のものは相当部
分を示し、21は第1図のCPUIから結線101を介
して供給されるブロック転送の下位3ビツトを保持する
先頭アドレスレジスタで、その出力は結線205によシ
比較回路29に供給され、結線103を介して供給され
る第1図のアドレスレジスタ4の下位3ビツトと比較さ
れて、ブロック転送の最後のリクエストを検出し、結線
206によシアントゲ−) (AND)30に供給され
る。22はブロック転送中であることを示すフラグ(プ
ロツク転送中フラグ〕、27はブロック転送中で最初の
8バイトが処理され次状態であることを示すフラグ(ブ
ロック転送中フラグ)で、それぞれIJ1図のCPUj
から結線102を介して供給されるブロック転送要求、
アントゲルト(AND)2Bから結線202を介して供
給されるブロック転送の最初の8バイト処理信号によシ
リセットされ、いずれもアンドゲート(AND)3fか
ら結線208を介して供給されるブロック転送の64バ
イトを全部処理したことを示す信号によシリセットされ
る。
分を示し、21は第1図のCPUIから結線101を介
して供給されるブロック転送の下位3ビツトを保持する
先頭アドレスレジスタで、その出力は結線205によシ
比較回路29に供給され、結線103を介して供給され
る第1図のアドレスレジスタ4の下位3ビツトと比較さ
れて、ブロック転送の最後のリクエストを検出し、結線
206によシアントゲ−) (AND)30に供給され
る。22はブロック転送中であることを示すフラグ(プ
ロツク転送中フラグ〕、27はブロック転送中で最初の
8バイトが処理され次状態であることを示すフラグ(ブ
ロック転送中フラグ)で、それぞれIJ1図のCPUj
から結線102を介して供給されるブロック転送要求、
アントゲルト(AND)2Bから結線202を介して供
給されるブロック転送の最初の8バイト処理信号によシ
リセットされ、いずれもアンドゲート(AND)3fか
ら結線208を介して供給されるブロック転送の64バ
イトを全部処理したことを示す信号によシリセットされ
る。
そして、フラグ22は結線210 tP通じてノットゲ
ート(NOT)34 、アントゲ−) (AND)24
,25゜26.33に供給される。ここで、アンドゲー
ト(AND)33は結線106t−介してバンクビジー
制御部3へのリクエスト信号を生成するゲートで、フラ
グ22と比較回路29.アンドゲート(AND)30、
ノットゲート(NOT)32を経て結線2011を介し
て供給されるブロックロードの最後の8バイトがまだ処
理されていないという信号の論理積がとられる。アンド
ゲート(AND)24および25は結線112および1
13t−介して供給される第1図のアドレスレジスタ4
0制御信号を生成するゲートで、ブロック転送中に結線
10&によるリクエストが受付けられなかったことを示
す結線110の信号がrIJのときアントゲ−) (A
ND)25が開かれ、結線113の信号が「1」Kなシ
、アドレスレジスタ4は「1」減じられ、結線110の
信号がrOJのときノットゲート(NOT)23を介し
てアンドゲート(AND)24が開かれ、結線112の
信号が「1」になシ、アドレスレジスタ4は「1」加え
られる。
ート(NOT)34 、アントゲ−) (AND)24
,25゜26.33に供給される。ここで、アンドゲー
ト(AND)33は結線106t−介してバンクビジー
制御部3へのリクエスト信号を生成するゲートで、フラ
グ22と比較回路29.アンドゲート(AND)30、
ノットゲート(NOT)32を経て結線2011を介し
て供給されるブロックロードの最後の8バイトがまだ処
理されていないという信号の論理積がとられる。アンド
ゲート(AND)24および25は結線112および1
13t−介して供給される第1図のアドレスレジスタ4
0制御信号を生成するゲートで、ブロック転送中に結線
10&によるリクエストが受付けられなかったことを示
す結線110の信号がrIJのときアントゲ−) (A
ND)25が開かれ、結線113の信号が「1」Kなシ
、アドレスレジスタ4は「1」減じられ、結線110の
信号がrOJのときノットゲート(NOT)23を介し
てアンドゲート(AND)24が開かれ、結線112の
信号が「1」になシ、アドレスレジスタ4は「1」加え
られる。
そして、第1図のバンクビジー制御部3がら結a108
を介して供給される信号はバンクビジー制御部3へ送ら
れた結線106のリクエスト信号が受付けられたことを
示す信号で、アンドゲート(AND)26によジブロッ
ク転送の最初の8バイトのリクエストが受付けられ処理
されたととを示す信号を生成しフラグ27をセットし、
また、アントゲ−)(AND)31に供給され、ブロッ
ク転送の最後の8バイトのリクエストが受付けられ処理
されたことを示す信号を生成し、フラグ22および27
をリセットする。
を介して供給される信号はバンクビジー制御部3へ送ら
れた結線106のリクエスト信号が受付けられたことを
示す信号で、アンドゲート(AND)26によジブロッ
ク転送の最初の8バイトのリクエストが受付けられ処理
されたととを示す信号を生成しフラグ27をセットし、
また、アントゲ−)(AND)31に供給され、ブロッ
ク転送の最後の8バイトのリクエストが受付けられ処理
されたことを示す信号を生成し、フラグ22および27
をリセットする。
第3図は第1図におけるバンクビジー制御部3の構成例
を詳細に示し念ブロック図である。
を詳細に示し念ブロック図である。
この第3図において第1図と同一符号のものは相当部分
を示し、50は第1図のアドレスレジスタ4から結線1
03t−介して供給されるアドレスを保持するバンクア
ドレスレジスタで、結M107t−介して第1図のメモ
リ2および下位10ビツトがバンクアドレスレジスタ5
1.比較回路60に供給される。80は第1図のアドレ
ス制御部5から結線106を介して送られてくるリクエ
スト信号を受けるフリップフロップ(有効フラグ)で、
バンクアドレスレジスタ50が有効であることを示し比
較回路60に供給される。
を示し、50は第1図のアドレスレジスタ4から結線1
03t−介して供給されるアドレスを保持するバンクア
ドレスレジスタで、結M107t−介して第1図のメモ
リ2および下位10ビツトがバンクアドレスレジスタ5
1.比較回路60に供給される。80は第1図のアドレ
ス制御部5から結線106を介して送られてくるリクエ
スト信号を受けるフリップフロップ(有効フラグ)で、
バンクアドレスレジスタ50が有効であることを示し比
較回路60に供給される。
そして、バンクアドレスレジスタ51〜58はそれぞれ
バンクアドレスレジスタ50〜5T(バンクアドレスレ
ジスタ51にはバンクアドレスレジスタ50の下位10
ピント)の出力が供給され、それぞれ下段のバンクアド
レスレジスタ52〜58(バンクアドレスレジスタ5B
からはなし)および比較回路61〜6Bに供給される。
バンクアドレスレジスタ50〜5T(バンクアドレスレ
ジスタ51にはバンクアドレスレジスタ50の下位10
ピント)の出力が供給され、それぞれ下段のバンクアド
レスレジスタ52〜58(バンクアドレスレジスタ5B
からはなし)および比較回路61〜6Bに供給される。
フリップフロップ81〜88はそれぞれバンクアドレス
レジスタ51〜58が有効でめることを示すフ7グ(有
効フラグ〕で、ツリツブフロップ81にはクリップ70
ツブ(リクエスト受付フラグ)73から結線108を介
してメモリアクセス信号が、フリップフロップ82〜8
8にはフリップフロップ81〜8Tの出力がそれぞれ供
給され、比較回路61〜68に比較の有効信号として、
また、それぞれフリップフロップ82〜88(フリップ
フロップ88からはなし)に供給される。
レジスタ51〜58が有効でめることを示すフ7グ(有
効フラグ〕で、ツリツブフロップ81にはクリップ70
ツブ(リクエスト受付フラグ)73から結線108を介
してメモリアクセス信号が、フリップフロップ82〜8
8にはフリップフロップ81〜8Tの出力がそれぞれ供
給され、比較回路61〜68に比較の有効信号として、
また、それぞれフリップフロップ82〜88(フリップ
フロップ88からはなし)に供給される。
比較回路60〜68はそれぞれバンクアドレスレジスタ
50〜58(バンクアドレスレジスタ5゜は下位10ビ
ツト)で保持されているバンクアドレスと、結線103
を介して供給されるアドレスの下位10ビツト(バンク
アドレスを表わス)全比較し、一致してかつフリップフ
ロップ80〜88が「1」になって比較が有効なときに
それぞれ結線310〜318よシ一致信号がオアゲート
(OR)7Gに供給され、どれかが「1」になると結線
106によシ与えられるリクエストが受付けられないこ
とを示し、アンドゲート(ANDン74を経てフリップ
フロップ(リクエスト拒否フラグ)75をセットし、こ
のクリップフロップT5から結線110を介して第1図
のアドレス制御部5に供給される。オアゲ−) (OR
)7Gの出力がrOJの場合はアンドゲート(AND)
72が開かれ、結線106によシ与えられるリクエスト
が受付けられることを示し、フリップフロップ(リクエ
スト受付フラグ)73tセツトし、このフリップ70ツ
ブT3から結線108よシ第1図のアドレス制御部5お
よびメモリ2にメモリアクセス信号として供給される。
50〜58(バンクアドレスレジスタ5゜は下位10ビ
ツト)で保持されているバンクアドレスと、結線103
を介して供給されるアドレスの下位10ビツト(バンク
アドレスを表わス)全比較し、一致してかつフリップフ
ロップ80〜88が「1」になって比較が有効なときに
それぞれ結線310〜318よシ一致信号がオアゲート
(OR)7Gに供給され、どれかが「1」になると結線
106によシ与えられるリクエストが受付けられないこ
とを示し、アンドゲート(ANDン74を経てフリップ
フロップ(リクエスト拒否フラグ)75をセットし、こ
のクリップフロップT5から結線110を介して第1図
のアドレス制御部5に供給される。オアゲ−) (OR
)7Gの出力がrOJの場合はアンドゲート(AND)
72が開かれ、結線106によシ与えられるリクエスト
が受付けられることを示し、フリップフロップ(リクエ
スト受付フラグ)73tセツトし、このフリップ70ツ
ブT3から結線108よシ第1図のアドレス制御部5お
よびメモリ2にメモリアクセス信号として供給される。
なお、この第3図において、320〜323および33
0〜338は結線である。
0〜338は結線である。
以上のような構成で第4図のタイムチャートを参照して
本実施例の動作について説明する。
本実施例の動作について説明する。
第4図において、(a)はアドレスレジスタ4を示した
もので6り、(b)は先頭アドレスレジスタ21、(c
)はブロック転送中7ラグ22 、(d)はブロック転
送中フラグ27、(Is)はリクエスト受付フラグγ3
、(f)ハリクエスト拒否フラグ71示し九ものである
。
もので6り、(b)は先頭アドレスレジスタ21、(c
)はブロック転送中7ラグ22 、(d)はブロック転
送中フラグ27、(Is)はリクエスト受付フラグγ3
、(f)ハリクエスト拒否フラグ71示し九ものである
。
まず、時刻T0で第1図のCPUIから結線102を介
してリクエスト信号が送られてくると、プロツク転送中
7ラグ22(第4図(c)参照)がセットされ、以降の
リクエストが抑止され、また、結線101を介して第1
図のCPU1から送られてくるブロック先頭アドレスが
アドレスレジスタ4にセットされる(第4図(、)参照
〕。そして、時刻T1 ではブロック転送中フラグ27
(第4図(d)参照)はrOJなので第2図のアンドゲ
ート(AND)30はrOJを出力するのでアントゲ−
) (AND)33が開かれ、結線106t−介してパ
ンクビジー制御部3にリクエストが送られる。時刻T□
で第3図のクリップフロップ88がrlJでバンクアド
レスレジスタ58に第1図のアドレスレジスタ4に保持
されているバンクアドレスが保持されていると、第3図
の比較回路68から結線318を介して一致信号が出力
され、オアゲート(OR)70 、アンドゲート(AN
D)74t−経てクリップ70ツブ(リクエスト拒否フ
ラグ)75(#!4図<1>参照)がセットされる。ま
た、時刻T□ではまだフリップフロップ(リクエスト拒
否72乃75は「0」だから結線110は「O」で第2
図のノットゲート(NOT)23 。
してリクエスト信号が送られてくると、プロツク転送中
7ラグ22(第4図(c)参照)がセットされ、以降の
リクエストが抑止され、また、結線101を介して第1
図のCPU1から送られてくるブロック先頭アドレスが
アドレスレジスタ4にセットされる(第4図(、)参照
〕。そして、時刻T1 ではブロック転送中フラグ27
(第4図(d)参照)はrOJなので第2図のアンドゲ
ート(AND)30はrOJを出力するのでアントゲ−
) (AND)33が開かれ、結線106t−介してパ
ンクビジー制御部3にリクエストが送られる。時刻T□
で第3図のクリップフロップ88がrlJでバンクアド
レスレジスタ58に第1図のアドレスレジスタ4に保持
されているバンクアドレスが保持されていると、第3図
の比較回路68から結線318を介して一致信号が出力
され、オアゲート(OR)70 、アンドゲート(AN
D)74t−経てクリップ70ツブ(リクエスト拒否フ
ラグ)75(#!4図<1>参照)がセットされる。ま
た、時刻T□ではまだフリップフロップ(リクエスト拒
否72乃75は「0」だから結線110は「O」で第2
図のノットゲート(NOT)23 。
アンドグー) (AND)24を経て結線112が「1
」に11、第1図のアドレスレジスタ4は「1」加えら
れる。さらに、時刻T0では第3図のオアゲート(OR
)70の出力に接続される結線319が「1」だからノ
ットゲー) (NOT)71がrOJになシ、フリップ
フロップ(リクエスト受付フラグ)T3は「0」になる
(第4図(・)参照)。
」に11、第1図のアドレスレジスタ4は「1」加えら
れる。さらに、時刻T0では第3図のオアゲート(OR
)70の出力に接続される結線319が「1」だからノ
ットゲー) (NOT)71がrOJになシ、フリップ
フロップ(リクエスト受付フラグ)T3は「0」になる
(第4図(・)参照)。
つぎに、時刻T、ではフリップフロップ(リクエスト拒
否フラグ)75が「1」表ので結線11(1介してアン
トゲ−) (AND)25が開かれ、結線113が「1
」になって第1図のアドレスレジスタ4は「1」減じら
れる。また、フリップフロップ(リクエスト拒否フラグ
)75が「1」なのでノットゲート(NOT)76を経
てアンドゲート(AND)72゜74がいずれも無効化
されるので結線106からのリクエスト自体が無効化さ
れる。
否フラグ)75が「1」表ので結線11(1介してアン
トゲ−) (AND)25が開かれ、結線113が「1
」になって第1図のアドレスレジスタ4は「1」減じら
れる。また、フリップフロップ(リクエスト拒否フラグ
)75が「1」なのでノットゲート(NOT)76を経
てアンドゲート(AND)72゜74がいずれも無効化
されるので結線106からのリクエスト自体が無効化さ
れる。
つぎに、時刻T8では時刻T1と同様の動作をするが、
時刻T1で有効だったバンクアドレスレジスタ58は既
に変わっており、比較回路60〜68からはすべて一致
信号は「0」とカフ、したがって、オアゲート(OR)
70は「0」を出力し、ノットゲー) (NOT)71
を経てフリップフロップ(リクエスト受付フラグ)73
に「1」がセットされる(第4図(、)参照)。また、
オアゲート(OR)70が「0」を出力するのでフリッ
プフロップ(リクエスト拒否フラグ)75は「0」にな
る。
時刻T1で有効だったバンクアドレスレジスタ58は既
に変わっており、比較回路60〜68からはすべて一致
信号は「0」とカフ、したがって、オアゲート(OR)
70は「0」を出力し、ノットゲー) (NOT)71
を経てフリップフロップ(リクエスト受付フラグ)73
に「1」がセットされる(第4図(、)参照)。また、
オアゲート(OR)70が「0」を出力するのでフリッ
プフロップ(リクエスト拒否フラグ)75は「0」にな
る。
つぎに、時刻T、でフリップフロップ(リクエスト受付
フラグ)73は「1」々のでアンドゲート(AND)2
6を経てブロック転送中フラグ27がセットされる(第
4図(d)参照)。そして、時刻T。
フラグ)73は「1」々のでアンドゲート(AND)2
6を経てブロック転送中フラグ27がセットされる(第
4図(d)参照)。そして、時刻T。
から順次リクエストが受付けられると、時刻T11でア
ドレスレジスタ4の下位3ビツトがブロック転送の最初
の8バイトと一致するので第2図の比較回路29は「1
」を出力し、アンドゲート(AND)30、ノットゲー
ト(NOT)32を経てアントゲ−)(AND)33を
ディスエーブルし、第1図のバンクビジー制御部3への
結線106ヲ介するリクエストは抑止される。また、時
刻T0゜のりクエストによシフリップフロップ(リクエ
スト受付フラグ)T3が「月にセットされると時刻T0
1でアントゲ−ト(AND)31を経てブロック転送中
フラグ22゜27がリセットされてブロック転送の処理
が完了する。
ドレスレジスタ4の下位3ビツトがブロック転送の最初
の8バイトと一致するので第2図の比較回路29は「1
」を出力し、アンドゲート(AND)30、ノットゲー
ト(NOT)32を経てアントゲ−)(AND)33を
ディスエーブルし、第1図のバンクビジー制御部3への
結線106ヲ介するリクエストは抑止される。また、時
刻T0゜のりクエストによシフリップフロップ(リクエ
スト受付フラグ)T3が「月にセットされると時刻T0
1でアントゲ−ト(AND)31を経てブロック転送中
フラグ22゜27がリセットされてブロック転送の処理
が完了する。
なお、以上の実施例では、 CPUからのリクエストを
ブロック転送のみに限定したが、単一アクセス(8バイ
トアクセス〕が混じっても請求範囲の主旨を損ねること
なく構成できることは当業者にとって容易である。また
、ブロック転送のブロック長が可変であっても、またブ
ロックを特定の境界内で循環的にアクセスする場合も当
業者にとって容易に請求範囲の主旨にのっとって構成す
ることができる。
ブロック転送のみに限定したが、単一アクセス(8バイ
トアクセス〕が混じっても請求範囲の主旨を損ねること
なく構成できることは当業者にとって容易である。また
、ブロック転送のブロック長が可変であっても、またブ
ロックを特定の境界内で循環的にアクセスする場合も当
業者にとって容易に請求範囲の主旨にのっとって構成す
ることができる。
以上説明したように本発明は、先行するブロックの要素
のバンクビジーチェックの結果をみることなしに続く要
素のバンクビジーチェック要求を出すことによシ、少な
いビン数でブロック転送のスループットを高めることが
できる効果がある。
のバンクビジーチェックの結果をみることなしに続く要
素のバンクビジーチェック要求を出すことによシ、少な
いビン数でブロック転送のスループットを高めることが
できる効果がある。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図におけるアドレス制御部の構成例を詳細に示した
ブロック図、第3図は第1図におけるバンクビジー制御
部の構成例を詳細に示したブロック図、第4図は動作例
を示すタイムチャートである。 1・・・・CPU、2・・・・メモリ、3・・・・バン
クビジー制御部、4・・・・アドレスレジスタ、5・・
・・アドレス制御部、6・・・・加算回路、7・・・・
減算回路。
第1図におけるアドレス制御部の構成例を詳細に示した
ブロック図、第3図は第1図におけるバンクビジー制御
部の構成例を詳細に示したブロック図、第4図は動作例
を示すタイムチャートである。 1・・・・CPU、2・・・・メモリ、3・・・・バン
クビジー制御部、4・・・・アドレスレジスタ、5・・
・・アドレス制御部、6・・・・加算回路、7・・・・
減算回路。
Claims (1)
- 複数のバンクからなる記憶装置へのアクセスを制御する
メモリアクセス制御装置であつて、アクセスしようとす
るアドレスのバンクが使用状態であるか否かをチェック
するバンクビジーチェック手段と、このバンクビジーチ
ェック手段に対しチエツク要求を生成するアクセス制御
手段を備え、前記記憶装置上に連続して配置されるブロ
ックデータをアクセスするブロックアクセスにおいて、
前記アクセス制御手段は該ブロックを複数の要素に分割
して前記バンクビジーチェック手段に対してチェック要
求を送出し、該チェック要求に対する結果が前記バンク
ビジーチェック手段から戻つてくる前に前記ブロック内
の次の要素のチェック要求を送出することを特徴とする
メモリアクセス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1148403A JP2555886B2 (ja) | 1989-06-13 | 1989-06-13 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1148403A JP2555886B2 (ja) | 1989-06-13 | 1989-06-13 | メモリアクセス制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0314048A true JPH0314048A (ja) | 1991-01-22 |
JP2555886B2 JP2555886B2 (ja) | 1996-11-20 |
Family
ID=15452003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1148403A Expired - Lifetime JP2555886B2 (ja) | 1989-06-13 | 1989-06-13 | メモリアクセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2555886B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60136849A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 記憶制御方式 |
-
1989
- 1989-06-13 JP JP1148403A patent/JP2555886B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60136849A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 記憶制御方式 |
Also Published As
Publication number | Publication date |
---|---|
JP2555886B2 (ja) | 1996-11-20 |
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