KR910008384B1 - 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입출력 번지지정 방법 - Google Patents

가,감산을 이용한 프로그래머블 로직 콘트롤러의 입출력 번지지정 방법 Download PDF

Info

Publication number
KR910008384B1
KR910008384B1 KR1019890010279A KR890010279A KR910008384B1 KR 910008384 B1 KR910008384 B1 KR 910008384B1 KR 1019890010279 A KR1019890010279 A KR 1019890010279A KR 890010279 A KR890010279 A KR 890010279A KR 910008384 B1 KR910008384 B1 KR 910008384B1
Authority
KR
South Korea
Prior art keywords
unit
input
address
output
expansion
Prior art date
Application number
KR1019890010279A
Other languages
English (en)
Other versions
KR910003494A (ko
Inventor
안봉근
Original Assignee
현대전자산업 주식회사
정몽헌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 정몽헌 filed Critical 현대전자산업 주식회사
Priority to KR1019890010279A priority Critical patent/KR910008384B1/ko
Publication of KR910003494A publication Critical patent/KR910003494A/ko
Application granted granted Critical
Publication of KR910008384B1 publication Critical patent/KR910008384B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Programmable Controllers (AREA)

Abstract

내용 없음.

Description

가,감산을 이용한 프로그래머블 로직 콘트롤러의 입출력 번지지정 방법
제1도는 본 발명을 설명하기 위한 증설유니트의 연결구성 및 흐름도.
제2도는 본 발명에 적용된 하나의 증설유니트가 가지는 내부 회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
A10, A20 : 어드레스 버퍼 A11 : 포트 사용함수 설정부,
A12, A13 : 가산기 A14 : 유니트 선택 게이트,
A15, A16 : 입,출력 디코더 A17: 입,출력 데이타 버퍼
A18(1-5), A19(1-3) : 입, 출력포트
A30 : 중앙제어장치 A40, A50, An : 증설유니트
A41, A51, An-1 : 디코더부 A42, A52, An-2 : 가산기
A43, A53, An-3 : 사용된 포트수
본 발명은 출력측의 모우터와 실린더 및 릴레이등과 같은 부하를 프로그램된 순서대로 구동되어질수 있도록 한 프로그래머블 로직 콘트롤러 (이하 기본 및 증설유니트라칭함)의 중앙제어장치에 다수개 증설유니트를 구성하여 기본유니트에 속한 중앙제어장치(CPU)의 주어진 프로그램순에 의해 출력되는 구분자 정보로서 제어대상의 입,출력 데이타를 순서나 일정한 규정에 구애됨이 없이 자유롭게 지정하게 하는 어드레스 디코더 구현방식을 제공하려 함이다.
일반적으로 제어대상의 입,출력 데이타를 프로그램 순으로 보다 순조롭게 제어하기 위해 제작된 프로그래머블 로직 콘트롤러는 그에 속한 중앙처리장치가 자기 자신 및 주기억장치를 보다 정확하게 제어, 관리하기 위해 중앙처리 장치내에 있는 주기억 장치나 보조기억 장치에서 컴퓨터 주변기기, 산업용 제어기기등과 같은 주변기기의 어떠한 형식으로든지 간에 자기자신의 고유 구분자 정보를 가지고 있게 마련이다.
이를 이용한 종래에는 컴퓨터와 같은 주변장치와 통신하기 위해 중앙제어장치에 물리적인 포트를 일정한 규정에 준한 주변기기의 수만큼 설치하고, 여기에 주변장치를 연결해 통신하거나, 중앙제어장치의 공통 통신선에 다수개의 주변장치를 상호 병렬로 연결하여 중앙제어어장치의 프로그램에 의해 보내진 어느하나의 주변장치용 구분자 정보가 독립적으로 가지고 있는 주변장치의 자기 구분자에 비교되어 이들이 같을때 중앙제어장치가 이를 인식하여 서로 통신하는 방법을 사용하여 왔던 것이다.
그러나 이것은 중앙제어장치가 각 유동적 포트를 고유 구분자로 설정하여 하나의 부속장치로 사용케 함으로서 첫째 각 포트의 갯수만큼 제약을 받을뿐 아니라, 각 포트는 약속된 주변장치만을 사용해야 하며, 둘째로는 상기에 의한 중앙제어장치가 모든 주변장치의 구분자 정보를 항상 보유하고 있어야 할뿐 아니라 주변장치 또한 어떠한 형식으로든 자기의 고유구분자를 항상 가지고 있어야 하는 문제점이 내포되어 있어 결국 종래의 중앙제어 장치와 주변장치의 통신을 하기 위한 수단들은 시스템 구성에 관한 주변장치 갯수의 제한, 기억장치의 과다소요, 통신속도 지연 및 약속 규정된 연결 구성수단의 난이한 문제점을 야기할수 있으며, 특히 정확성을 요구하는 주변장치의 고유 어드레스를 지정하는 수단은 사용자에게 큰 부담감을 주게 되며, 설치 운영을 복잡하게 만드는 많은 결점이 함유되어 있었던 것이다.
따라서 본 발명은 상기의 이러한 점을 감안하여 안출된 것으로, 중앙제어장치는 주변장치의 어드레스를 지정하기 위해구분자 정보를 출력하되, 자기가 사용한 입, 출력 포트수만큼 출력정보에 합산시키며, 주변장치는 중앙제어장치에서 보내온 주변장치 구분자 정보를 받아서 자기 자신의 번지이면 입,출력포트의 송, 수신을 수행하고, 자기 자신의 번지가 아니면 기본 유니트에 이미 구성된 입, 출력포트수를 구분자 정보에 합산시켜 출력으로 되돌리는 방법을 반복 실행토록하여 주변 장치를 제한없이 사용할 수 있으며, 중앙제어장치는 사용된 주변장치수만큼 구분자 정보를 기억장치에 저장하는 효율성과, 다수개 증설유니트를 순서나 위치에 관계없이 자유자재로 구성되게 하여 1차,2차,3차로 증설된 다수개 증설유니트는 중앙제어장치가 활용가능한 영역까지 번지 지정이 가능토록한 것인바, 이하 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.
제1도에 보인 바와 같이 기본 유니트의 중앙제어장치(A30)에서 주변장치(증설유니트를 말함) 구분자 정보(어드레스, 제어신호)를 디코더부(A41), 가산기(A42)및 사용되는 포트수 (A43)가 포함되어 주요 골격을 이룬 첫번째 증설유니트(A40)의 가산기(A42)로 보내면 디코더부(A41)에서는 자기 번지임을 확인하고, 자기번지로 인식되면 첫번째 증설유니트(A40)에 속한 입,출력포트와의 송, 수신을 시작하게되고, 자기번지가 아닐 경우 첫번째 증설유니트(A40)의 사용된 입,출력포트 (A43)수를 가산기(A42)로 보내어 중앙제어장치(A30)의 구분자 정보와 합산시킨 다음 이와 동일한 구성을 갖는 두번째 증설유니트(A50)로 보내게 되면 이 또한 두번째 증설유니트(A50)에 설정된 디코더부(A51)에서 자기 유니트의 번지임을 확인하여 첫 번째 증설유니트(A40)에서 합산된 구분자 정보가 두번째 증설유니트 (A50)의 번지이면 자체적으로 입,출력을 실행하게되고 두번째 증설유니트(A50)의 자기번지가 아니면 이가 사용한 입,출력포트(A53)수를 가산기(A52)에 보내져 첫번째 증설유니트(A40)의 구분자 출력정보와 두번째 증설유니트(A50)의 구분자 출력정보를 합산 가산시켜 다음에 설정된 n번째(기본 유니트의 중앙제어장치로부터 증설 가능영역을 나타내는 수치임)증설유니트(An)에 이르기까지 전술한 과정과 동일한 수단에 의해 최종 합산된 구분자 출력 정보를 입력용으로서 어드레스 제어버스로 출력하게 된다.
즉, 중앙제어치(A30)의 구분자 정보신호 (어드레스A0-A6, 제어신호 R/W)가 n번째 증설유니트 (An)의 첫번째 입력포트를 지정했다면 첫번째 증설유니트(A40)의 사용 포트수(A43)와 두번째 증설유니트 (A50)의 사용포트수(A53)를 합산된 값이 N번째 증설유니트(An)의 첫번째 포트번지가 되므로 여러가지의 형태로된 증설유니트(입,출력 포트수)를 자유자재로 연결하여도 어드레스 번지를 중앙제어장치(A30)이후의 다음 증설유니트로부터 차례순으로 부여하게된다.
이를 좀더 구체적으로 설명하자면 제2도에 도시한 바와 같이 중앙제어장치(A30)에서 출력되는 어드레스신호 (A0-A6)와 데이타신호(D0-D7)및 제어신호(R/W)가 어드레스 버퍼(A10)와 입,출력데이타 버퍼 (A17)로 받게 한다음 유니트 선택게이트(A14)와 입,출력 디코더부(A15)(A16) 및 사용하고자 하는 입,출력포트 {A18(1-5)},{A19(1-3)}를 포트 사용함수 설정부(A11)의 선택 결정 제어니호(R/W)에 따라 사용된 입,출력포트(A18)(A19)수를 합산시키는 가산기(A12)(A13)와는 상호 어드레스(A0-A6), 제어(R/W)버스로 연결하여 중앙제어장치(A30)로부터 출력되는 구분자 정보(A0-A6)를 처음 설정되는 증설유니트(제2도)로 제공되게 한다.
이와같은 상태에 유니트 내부(제2도)의 가산기(A12)(A13)를 이용해 입,출력 포트(A18)(A19)를 각각 2개씩 {A18(1,2)}{A19(1,2)}사용한다고 가정하면 상기 유니트 선택게이트(A14)에서는 어드레스신호(A0)로서 2포트 지정이 가능하게 된다.
또한 유니트 선택게이트 (A14)에의해 어드레스신호(A1-A6)를 앤드시켜 모두가 1또는 0(ZERO)일때 선택할수 있도록 구성되나 여기서는 어드레스신호(A1-A6)가 모두 1일때 선택되도록 한다.
그러면 어드레스 신호(A1-A6)가 모두 1일때 증설유니트의 사용번지는 FFH, FEH(16진수)로 할당되어 FFH시에는 첫번째 입,출력 포트{A18(1)}{A19(1)} 번지를 지정하게 되며, FEH시에는 두번째 입,출력포트{A18(2)}{A19(2)} 번지를 지정하게 된다.
따라서 FFH 및 FEH는 어드레스신호(A1-A6)가 모두 "하이"이므로 유니트 선택게이트(A14)에 의해 입,출력 데이타 버퍼(A17)를 활성화시키게 되며, 입,출력 디코더부 (A15)(A16)는 어드레스신호(A0-A2)를 디코더하여 리드(Read)및 라이트(Write)제어신호에 따라 지정된 입,출력포트(A18)(A19)를 선택한다.
예컨데 리드(Read)제어신호가 선택된 상태에서 어드레스(A1-A6)가 FFH 이면 입력디코더부 (A15)를 선택하게 됨과 동시에 이 리코더(A15)의 첫번째 입력포트{
A18(1)}가 선택되며, 그 다음 FFH가 들어오면 입력디코더(A15)의 두번째 입력포트{A18(2)}를 선택하게 된다.
만약 어드레스신호(A1-A6)가 FDH로 입력되면 유니트 선택게이트(A14)는 어드레스신호(A1)가 "로우"이므로 제2도에 도시한 유니트는 선택되지 않고 다음 증설유니트(제1도의 두번째 유니트)의 입력용으로 출력하게 된다.
또한 입력, 출력 버퍼용 디코더(A15)(A16)도 선택되지 않게 되며, 다만 여기서 제2도에 도시한 유니트가 두개의 입,출력포트(A18)(A19)를 사용했으므로 가산기(A12)의 입력함수(B1)(B2)는 포트 사용함수 설정부(A11)내의 전원공급단자(5V)라인 (C)과 접지라인(E)에 연결되어 상기 가산기(A12)의 입력함수(B1),(B2)에 입력되는 가산신호는 각각으로 1과 0이 된다.
그런데 어드레스 신호(A0-A6)중 (A0)는 다음 증설유니트를 위한 어드레스버퍼(A20)에 직접연결된 상태에서 중앙제어장치(A30)로부터 보내온 어드레스번호(A1-A6)를 가산기(A12)(A13)에 입력시켜 이 가산기 (A12)(A13)로 하여금 전술한 어드레스(A1-A6)의 FDH와 포트사용함수 설정부(A11)에의한 02H함수가 더해져서 다음 증설유니트로 보내기 위한 어드레스 버퍼(A20)의 입력은 합산된 FFH가 된다.
따라서 포트사용함수 설정 (A11)를 증설유니트(A40)(A50)... (An)에 따라 가산기 (A12)의 입력함수(B1)(B2) 및 제어신호(R/W)를 자유롭게 구성하여 다음 증설유니트의 함수를 발생시키는 구실을 하게 되는것이다.
또한 어떤 증설유니트가 리드(Read)시 입력포트(A18)를 4개{A18(1,2,3,4)} 사용하고, 출력포트(A19)를 2개{19(1)(2)} 사용하다면 가산기 (A12)의 입력함수(B1)는 (A)라인에, 다른 입력함수(B2)는 (B)에 연결토록 하여 중앙제어장치 (A30)로부터 출력된 제어신호의 리드/라이트(R/W)가 "하이"일때 04H, "로우"일때 02H가 가산기(A12)에 각각 입력되므로서 모든 증설유니트의 어드레스 버퍼(A20)(증설유니트의 어드레스버퍼는 제2도에 도시한 바와같은 동일한 회로에 속함) 출력은 이 증설유니트의 고유니트 함수를 포함한 것이 된다.
그러므로 유니트의 종류를 2포트,3포트, 4포트 ...n포트 사용 가능한 제품을 만들어 차례로 연결하면 어드레스 번호는 자동적으로 각 증설 유니트의 입,출력 포트수만큼 할당하게 된다.
이러한 증설유니트의 다른 실시예로서 기본 구성도는 같으나 유니트 함수를 자유자재로 구성하여 증설유니트를 입,출력 포트(A18)(A19) 사용갯수로서 구별하게 하는 것으로 전술한 과정에 의해 2포트 사용증설 유니트는 포트함수 설정부(A11)의 02H 함수 설정값에 따라 어드레스 티코더부(A15)(A16)는 입,출력포트 (A18)(A19) 2개만 선택할 수 있다.
또한 4포트 사용증설유니트는 포트함수 설정부 (A11)의 04H 함수 설정값에 따라 어드레스 디코더부 (A15)(A16)는 입,출력포트 (A18)(A19) 4개만 사용할 수 있도록 하며, 6포트 사용증설유니트는 06H를 유니트 설정함수로 한 6개의 입, 출력포트만 사용 가능하도록하여 입, 출력포트(A18)(A19) 사용수에 따라 여러가지 다수개 유니트를 순서나 위치에 관계없이 만들어 사용할수 있게된다.
이상에서 설명한 바와같이 본발명은 하나의 기본유니트에 속한 중앙제어장치의 지정된 구분자 정보에 의해 차례로 연결되는 증설유니트를 통하면서 그 증설유니트 고유의 수를 더하고 순차적으로 구분자 정보가 증가되게 함으로서 중설유니트를 제한없이 사용할수 있으며, 중앙제어장치는 사용된 증설유니트만큼 구분자정보를 기억장치에 저장하게되는 효율성과 다수개 증설유니트를 순서나 위치에 관계없이 자유자재로 구성할수 있도록하는 등 매우 괄목할 만한 발명인 것이다.

Claims (5)

  1. 기본 유니트의 중앙제어장치(
    (A30)로부터 어드레스, 제어신호(A0-A6)(R/W)를 받게 되는 증설유니트의 어드레스 버퍼(A10)를 포트사용함수 설정부(A11)의 함수 설정값에 따라 다수개 입력포트{A18(1-5)}를 포함하는 입력디코더부(A15)와 이와 대응된 출력포트{A19(1-3)}를 포함하는 출력디코더부(A16)와 어드레스신호(A1-A6)를 앤드시켜 모두가 1 또는 0(ZERO)일때 포트지정이 가능토록하는 유니트 선택게이트(A14) 및 중앙제어장치(A30)의 리드/라이트(R/W)제어신호에 의해 증설유니트의 입,출력포트(A18)(A19)를 결정케하는 포트사용함수 설정부(A11)와 두개의 가산기(A12)(A13)를 상호 어드레스, 제어버스로 연결되어 이루어진 각각의 증설유니트 (A40)(A50)(An)가 상기 중앙제어장치(A30)로부터 순차적으로 연결되게하여 첫번째 증설유니트(A40)는 중앙제어장치(A30)로부터 인출된 증설유니트 구분자 정보를 받아서 자기 자신의 번지이면 첫번째 입, 출력포트{A18(1)}{A19(1)}의 송, 수신을 수행하며, 자기 자신의 번지가 아니면 첫번째 증설유니트(A40)에 이미 구성된 입,출력 포트수(A43)를 구분자 정보에 합산시켜 출력으로 되돌리는 수단으로 첫번째, 두번째...n번째 증설유니트(A40)(A50)...(An)순으로 디코더하여 각자가 가지고 있는 고유의 입출력 포트수(A43)(A53)(An-1)를 중앙제어장치(30)구분자 정보에 합산하여 순차적으로 어드레스가 할당되는 것을 특징으로 한 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입,출력 번지지정방법.
  2. 제1항에 있어서, 상기 유니트 선택게이트 (A14)는 중앙제어장치(A30)의 제어신호(R/W)에 따라 회로 접속구성을 달리 구사한 가산기(A12)의 입력함수(B1)(B2) 설정값에 의해 입,출력포트(A18)(A19) 사용갯수 결정이 2포트, 3포트, 4포트, 6포트 ...n포트에 이르기까지 선정되게하여 중앙제어장치(A30)에서의 다수개 증설유니트(A40)(A50)...(An)에 대한 어드레스 지정을 자유자재로 설정할수 있도록 하는것을 특징으로 한 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입,출력 번지 지정방법.
  3. 제1항에 있어서, 중앙제어장치(A30)는 증설유니트(A40)(A50)...(An)의 어드레스를 지정하기 위해 구분자 정보(어드레스, 제어신호)를 출력하여 첫번째 증설유니트(A40)로부터 n번째증설유니트(An)까지 순차적으로 어드레스가 할당되는 것을 특징으로 하는 가, 감산을 이용한 프로그래머블 로직 콘트롤러의 입,출력 번지 지정방법.
  4. 제1항에 있어서, 포트 사용함수 설정부(A11)는 증설유니트 (A40)(A50)...(An)에 따라 가산기 (A12)의 입력함수 (B1,B2) 리드/라이트(R/W) 제어신호를 자유롭게 구성하여 증설유니트(A40)(A50)...(n)함수를 발생시키도록 포함하여 이루어지는 것을 특징으로 한 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입,출력 번지 지정방법.
  5. 제1항에 있어서, 중앙제어장이(A30)는 출력되는 어드레스 신호를 증설유니트(A40)(A50)...(An)의 디코더부(A41)(A51)...(An-1)에서 필요한 포트수를 항상 어드레스 0에서부터 디코더하게 하여 다음 증설 유니트 어드레스 디코딩을 위해 전증설유니트 어드레스 디코더부에서 사용된 입 출력 포트수(A18)(A19)를 합산하여 다음 유니트의 입력용으로 출력시키는 것을 특징으로 한 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입,출력 번지 지정방법.
KR1019890010279A 1989-07-20 1989-07-20 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입출력 번지지정 방법 KR910008384B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019890010279A KR910008384B1 (ko) 1989-07-20 1989-07-20 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입출력 번지지정 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890010279A KR910008384B1 (ko) 1989-07-20 1989-07-20 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입출력 번지지정 방법

Publications (2)

Publication Number Publication Date
KR910003494A KR910003494A (ko) 1991-02-27
KR910008384B1 true KR910008384B1 (ko) 1991-10-15

Family

ID=19288236

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890010279A KR910008384B1 (ko) 1989-07-20 1989-07-20 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입출력 번지지정 방법

Country Status (1)

Country Link
KR (1) KR910008384B1 (ko)

Also Published As

Publication number Publication date
KR910003494A (ko) 1991-02-27

Similar Documents

Publication Publication Date Title
US5335331A (en) Microcomputer using specific instruction bit and mode switch signal for distinguishing and executing different groups of instructions in plural operating modes
JPH06105429B2 (ja) マイクロプログラム制御装置
JPS6114535B2 (ko)
EP0035334B1 (en) Data processing system with two level microprogramming
US4764896A (en) Microprocessor assisted memory to memory move apparatus
US5127096A (en) Information processor operative both in direct mapping and in bank mapping, and the method of switching the mapping schemes
EP0167959B1 (en) Computer vector register processing
US7793033B2 (en) Serial memory comprising means for protecting an extended memory array during a write operation
KR910008384B1 (ko) 가,감산을 이용한 프로그래머블 로직 콘트롤러의 입출력 번지지정 방법
JPS5911921B2 (ja) 数値制御装置
US4404629A (en) Data processing system with latch for sharing instruction fields
JP3182906B2 (ja) マイクロコンピュータ
JPS6055911B2 (ja) 主記憶装置
JPS6346855B2 (ko)
JPS60134940A (ja) 情報処理装置のレジスタ選択方式
JP3392413B2 (ja) 2レベルマイクロ制御方式及び方法
JPS592938B2 (ja) メモリ ワ−クスペ−ス アンドレツシングホウホウオヨビソウチ
JPS5824948A (ja) オペランドのアドレス指定方法
JPH0434636A (ja) 入出力制御装置
JPH048818B2 (ko)
JPS642971B2 (ko)
JPH0330171B2 (ko)
JPH07281868A (ja) 制御装置のデータ処理方法
JPH04205362A (ja) メモリデータの分割処理回路
JPS63174127A (ja) ワンチツプ・マイクロプロセツサ

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19890720

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19890720

Comment text: Request for Examination of Application

PG1501 Laying open of application
G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19910914

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19911226

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19920326

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19920326

End annual number: 3

Start annual number: 1

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee