JPH11237908A - シーケンスコントローラ - Google Patents
シーケンスコントローラInfo
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- JPH11237908A JPH11237908A JP4144598A JP4144598A JPH11237908A JP H11237908 A JPH11237908 A JP H11237908A JP 4144598 A JP4144598 A JP 4144598A JP 4144598 A JP4144598 A JP 4144598A JP H11237908 A JPH11237908 A JP H11237908A
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- cycle
- period
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Abstract
(57)【要約】
【課題】 短い周期で起こるイベントを確実に検出しそ
の周期内に処理すると共に長い周期の処理をも同一の回
路で実行する。 【解決手段】 シーケンサ回路10は基準クロック100 を
受け125 μsec 周期で処理するステートメントと、10ms
ec周期で処理するステートメントおよび100msec 周期で
処理するステートメントの１ブロックとを読み出すアド
レス信号102を125 μsec 周期毎にシーケンシャルに生
成してメモリ回路12に与える。メモリ回路12は予めステ
ートメントを記憶しており、アドレス信号102 に従って
ステートメント104 を読み出し、これをデコーダ回路14
に与える。デコーダ回路14はステートメント104 をデコ
ードして制御信号106 を生成し、これをスイッチ回路16
に与える。スイッチ回路16は制御信号106 に従って機能
レジスタ回路18〜22を制御する。
の周期内に処理すると共に長い周期の処理をも同一の回
路で実行する。 【解決手段】 シーケンサ回路10は基準クロック100 を
受け125 μsec 周期で処理するステートメントと、10ms
ec周期で処理するステートメントおよび100msec 周期で
処理するステートメントの１ブロックとを読み出すアド
レス信号102を125 μsec 周期毎にシーケンシャルに生
成してメモリ回路12に与える。メモリ回路12は予めステ
ートメントを記憶しており、アドレス信号102 に従って
ステートメント104 を読み出し、これをデコーダ回路14
に与える。デコーダ回路14はステートメント104 をデコ
ードして制御信号106 を生成し、これをスイッチ回路16
に与える。スイッチ回路16は制御信号106 に従って機能
レジスタ回路18〜22を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、シーケンスコント
ローラに関するものであり、特に極めて短い周期の制御
と長い周期の制御とを同一回路で実行するシーケンスコ
ントローラに関するものである。
ローラに関するものであり、特に極めて短い周期の制御
と長い周期の制御とを同一回路で実行するシーケンスコ
ントローラに関するものである。
【０００２】
【従来の技術】伝送システムの監視制御装置では、伝送
フレームから種々の警報信号を収集し、これを処理して
上位の装置に通知することが行われている。たとえば、
伝送誤りを１秒毎に１回以上検出した場合は警報信号を
発出し、あるいはＮ回連続して検出されると警報信号を
発出してＭ回連続して検出されなければ回復するなどの
フィルタ処理などが行われている。この警報処理は装置
毎に異なることが多いので、これに柔軟に対応するため
従来マイクロプロセッサが広く用いられてきた。しか
し、たとえば周期が125 μsec の伝送フレームをフレー
ム毎に監視する伝送システムの監視制御装置では、高速
処理が要求されるのでマイクロプロセッサを用いること
ができない。
フレームから種々の警報信号を収集し、これを処理して
上位の装置に通知することが行われている。たとえば、
伝送誤りを１秒毎に１回以上検出した場合は警報信号を
発出し、あるいはＮ回連続して検出されると警報信号を
発出してＭ回連続して検出されなければ回復するなどの
フィルタ処理などが行われている。この警報処理は装置
毎に異なることが多いので、これに柔軟に対応するため
従来マイクロプロセッサが広く用いられてきた。しか
し、たとえば周期が125 μsec の伝送フレームをフレー
ム毎に監視する伝送システムの監視制御装置では、高速
処理が要求されるのでマイクロプロセッサを用いること
ができない。
【０００３】このような問題に対処するため、たとえ
ば、文献：特公平7-120176号公報に記載されている発明
「プログラムコントローラ」では、NC（Numerical Cont
rol ）装置における処理シーケンスを緊急を要する緊急
シーケンスグループと、緊急を要さない複数の通常シー
ケンスグループとに分けてグループ形成し、緊急シーケ
ンスグループを各通常シーケンスグループの間に介在さ
せつつ全シーケンスをサイクリックに実行することによ
り、緊急を要する緊急シーケンスグループを短い周期で
処理できるようにしている。
ば、文献：特公平7-120176号公報に記載されている発明
「プログラムコントローラ」では、NC（Numerical Cont
rol ）装置における処理シーケンスを緊急を要する緊急
シーケンスグループと、緊急を要さない複数の通常シー
ケンスグループとに分けてグループ形成し、緊急シーケ
ンスグループを各通常シーケンスグループの間に介在さ
せつつ全シーケンスをサイクリックに実行することによ
り、緊急を要する緊急シーケンスグループを短い周期で
処理できるようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、マイク
ロプロセッサを用いてプログラムコントロールを行う前
述の文献の発明では、マイクロプロセッサの処理速度そ
のものに限界があるので、たとえば125 μsec のような
短い周期に同期した処理を実行する必要のある装置には
適用できない。また、マイクロプロセッサを用いない
で、短い周期の処理を実行する回路と長い周期の処理を
実行する回路を別々に設ける回路構成では、回路構成の
規模が大きくなり価格も高くなる。
ロプロセッサを用いてプログラムコントロールを行う前
述の文献の発明では、マイクロプロセッサの処理速度そ
のものに限界があるので、たとえば125 μsec のような
短い周期に同期した処理を実行する必要のある装置には
適用できない。また、マイクロプロセッサを用いない
で、短い周期の処理を実行する回路と長い周期の処理を
実行する回路を別々に設ける回路構成では、回路構成の
規模が大きくなり価格も高くなる。
【０００５】このようなことから、短い周期毎に起こる
イベント（たとえば、伝送路状況など）を確実に検出し
その周期内に処理する短い周期の処理と、要求される長
い周期の処理とを同一の回路で処理できるシーケンスコ
ントローラの実現が要請されている。
イベント（たとえば、伝送路状況など）を確実に検出し
その周期内に処理する短い周期の処理と、要求される長
い周期の処理とを同一の回路で処理できるシーケンスコ
ントローラの実現が要請されている。
【０００６】
【課題を解決するための手段】本発明はこのような課題
を解決するために、基本周期毎に処理する基本周期処理
情報と基本周期の整数倍の周期の時分割周期毎に処理す
る時分割周期処理情報とを記憶する記憶手段と、この記
憶手段から基本周期処理情報を読み出すアドレスと時分
割周期処理情報を基本周期毎に１ブロックずつ読み出し
かつ時分割周期毎にすべてのブロックを読み出すアドレ
スとを続けて基本周期毎に生成するアドレス生成手段と
を含むことを特徴とする。
を解決するために、基本周期毎に処理する基本周期処理
情報と基本周期の整数倍の周期の時分割周期毎に処理す
る時分割周期処理情報とを記憶する記憶手段と、この記
憶手段から基本周期処理情報を読み出すアドレスと時分
割周期処理情報を基本周期毎に１ブロックずつ読み出し
かつ時分割周期毎にすべてのブロックを読み出すアドレ
スとを続けて基本周期毎に生成するアドレス生成手段と
を含むことを特徴とする。
【０００７】また、本発明は、基本周期毎に処理する基
本周期処理情報と基本周期の整数倍の互いに異なる周期
の時分割周期毎に処理する複数の時分割周期処理情報と
を記憶する記憶手段と、この記憶手段から基本周期処理
情報を読み出すアドレスと複数の時分割周期処理情報を
基本周期毎に１ブロックずつ読み出しかつ各時分割周期
処理情報についてそのすべてのブロックをこの時分割周
期処理情報に対応する時分割周期毎に読み出すアドレス
とを続けて基本周期毎に生成するアドレス生成手段とを
含むことを特徴とする。
本周期処理情報と基本周期の整数倍の互いに異なる周期
の時分割周期毎に処理する複数の時分割周期処理情報と
を記憶する記憶手段と、この記憶手段から基本周期処理
情報を読み出すアドレスと複数の時分割周期処理情報を
基本周期毎に１ブロックずつ読み出しかつ各時分割周期
処理情報についてそのすべてのブロックをこの時分割周
期処理情報に対応する時分割周期毎に読み出すアドレス
とを続けて基本周期毎に生成するアドレス生成手段とを
含むことを特徴とする。
【０００８】この場合、アドレス生成手段は、基本周期
で繰り返し高速クロックを計数し、計数により得られる
計数値に基づいて基本周期処理情報を読み出すためのア
ドレスと時分割周期処理情報を読み出すためのアドレス
とを生成するとよい。
で繰り返し高速クロックを計数し、計数により得られる
計数値に基づいて基本周期処理情報を読み出すためのア
ドレスと時分割周期処理情報を読み出すためのアドレス
とを生成するとよい。
【０００９】また、前記記憶手段は、基本周期処理情報
と時分割周期処理情報とを処理の周期別に記憶するとよ
い。
と時分割周期処理情報とを処理の周期別に記憶するとよ
い。
【００１０】
【発明の実施の形態】次に本発明の好適な実施例を図面
を用いて説明する。図１は、本実施例のシーケンスコン
トローラ１の構成図である。なお、本実施例では、シー
ケンスコントローラ１は、３つの制御をそれぞれ基本周
期（たとえば125 μsec ）、基本周期の整数倍の周期で
ある時分割周期（たとえば10msecと100msec ）で実行す
るものとして説明する。
を用いて説明する。図１は、本実施例のシーケンスコン
トローラ１の構成図である。なお、本実施例では、シー
ケンスコントローラ１は、３つの制御をそれぞれ基本周
期（たとえば125 μsec ）、基本周期の整数倍の周期で
ある時分割周期（たとえば10msecと100msec ）で実行す
るものとして説明する。
【００１１】図１において、シーケンサ回路10は、アド
レス信号102a〜102cを生成してメモリ回路12に出力する
ものである。このシーケンサ回路10の一例を図２を用い
て詳細に説明する。図２において、シーケンサ回路10
は、カウンタ回路200 とアドレス生成回路202 とから構
成されている。カウンタ回路200 の第１のサイクルカウ
ンタ204 は、入力される装置内基準クロック100 （たと
えば８KHz ）に同期して内部の高速クロック（数ＭHz）
を基本周期（125 μsec ）の期間カウントし、そのカウ
ント値K1をアドレス生成回路202 のデコーダ212 へ出力
すると共に、125μsec 周期のパルスを生成して第２の
サイクルカウンタ206 および位相検出器210 へ出力する
ものである。
レス信号102a〜102cを生成してメモリ回路12に出力する
ものである。このシーケンサ回路10の一例を図２を用い
て詳細に説明する。図２において、シーケンサ回路10
は、カウンタ回路200 とアドレス生成回路202 とから構
成されている。カウンタ回路200 の第１のサイクルカウ
ンタ204 は、入力される装置内基準クロック100 （たと
えば８KHz ）に同期して内部の高速クロック（数ＭHz）
を基本周期（125 μsec ）の期間カウントし、そのカウ
ント値K1をアドレス生成回路202 のデコーダ212 へ出力
すると共に、125μsec 周期のパルスを生成して第２の
サイクルカウンタ206 および位相検出器210 へ出力する
ものである。
【００１２】第２のサイクルカウンタ206 は、第１のサ
イクルカウンタ204 からの125 μsec 周期のパルスをカ
ウントしてそのカウント値K2をデコーダ212 へ出力する
ものであり、この動作を10msec周期で繰り返し実行す
る。また、第２のサイクルカウンタ206 は、125 μsec
周期のパルスから10msec周期のパルスを生成して第３の
サイクルカウンタ208 へ出力するものである。第３のサ
イクルカウンタ208 は、第２のサイクルカウンタ206 か
らの10msec周期のパルスをカウントしてそのカウント値
K3をデコーダ212 へ出力するものであり、この動作を10
0msec 周期で繰り返し実行する。
イクルカウンタ204 からの125 μsec 周期のパルスをカ
ウントしてそのカウント値K2をデコーダ212 へ出力する
ものであり、この動作を10msec周期で繰り返し実行す
る。また、第２のサイクルカウンタ206 は、125 μsec
周期のパルスから10msec周期のパルスを生成して第３の
サイクルカウンタ208 へ出力するものである。第３のサ
イクルカウンタ208 は、第２のサイクルカウンタ206 か
らの10msec周期のパルスをカウントしてそのカウント値
K3をデコーダ212 へ出力するものであり、この動作を10
0msec 周期で繰り返し実行する。
【００１３】位相検出器210 は、入力される装置内基準
クロック100 と第１のサイクルカウンタ204 からの125
μsec 周期のパルスとの位相差を検出し、これを第１の
サイクルカウンタ204 へ出力するものである。第１のサ
イクルカウンタ204 は、この位相差に基づいて内部の高
速クロックをカウントする数を増減し、カウンタの位相
を装置内基準クロック100 の位相に追従させる。これに
より、第１のサイクルカウンタ204 は、装置内基準クロ
ック100 に同期して高速クロックをカウントすることが
できる。なお、装置内基準クロック100 に同期するPLL
(Phase Locked Loop)回路で生成した高速クロックをカ
ウントするように構成してもよい。
クロック100 と第１のサイクルカウンタ204 からの125
μsec 周期のパルスとの位相差を検出し、これを第１の
サイクルカウンタ204 へ出力するものである。第１のサ
イクルカウンタ204 は、この位相差に基づいて内部の高
速クロックをカウントする数を増減し、カウンタの位相
を装置内基準クロック100 の位相に追従させる。これに
より、第１のサイクルカウンタ204 は、装置内基準クロ
ック100 に同期して高速クロックをカウントすることが
できる。なお、装置内基準クロック100 に同期するPLL
(Phase Locked Loop)回路で生成した高速クロックをカ
ウントするように構成してもよい。
【００１４】アドレス生成回路202 のデコーダ212 は、
第１のサイクルカウンタ204 、第２のサイクルカウンタ
206 、および第３のサイクルカウンタ208 からのカウン
タ値K1〜K3をデコードし、第１のアドレスカウンタ214
を動作させるためのタイミング信号230 、第２のアドレ
スカウンタ216 を動作させるためのタイミング信号232
、および第３のアドレスカウンタ218 を動作させるた
めのタイミング信号234を生成して各アドレスカウンタ
へ出力すると共に、そのタイミング信号230 〜234 を論
理和回路220 へ出力するものである。論理和回路220
は、デコーダ212 から入力されたタイミング信号230 〜
234 の論理和をとりその結果を選択回路222へ出力する
ものである。
第１のサイクルカウンタ204 、第２のサイクルカウンタ
206 、および第３のサイクルカウンタ208 からのカウン
タ値K1〜K3をデコードし、第１のアドレスカウンタ214
を動作させるためのタイミング信号230 、第２のアドレ
スカウンタ216 を動作させるためのタイミング信号232
、および第３のアドレスカウンタ218 を動作させるた
めのタイミング信号234を生成して各アドレスカウンタ
へ出力すると共に、そのタイミング信号230 〜234 を論
理和回路220 へ出力するものである。論理和回路220
は、デコーダ212 から入力されたタイミング信号230 〜
234 の論理和をとりその結果を選択回路222へ出力する
ものである。
【００１５】第１のアドレスカウンタ214 は、デコーダ
212 からのタイミング信号230 が印加されるとき図１に
示すメモリ回路12から基本周期（125 μsec ）で処理す
べきステートメントを読み出すためのアドレスを生成
し、これをアドレス信号236 として選択回路224 へ出力
するものである。第２のアドレスカウンタ216 は、デコ
ーダ212 からのタイミング信号232 が印加されるときメ
モリ回路12から10msec周期で処理すべきステートメント
を読み出すためのアドレスを生成し、これをアドレス信
号238 として選択回路226 へ出力するものである。第３
のアドレスカウンタ218 は、デコーダ212 からのタイミ
ング信号234 が印加されるときメモリ回路12から100mse
c 周期で処理すべきステートメントを読み出すためのア
ドレスを生成し、これをアドレス信号240 として選択回
路226 へ出力するものである。
212 からのタイミング信号230 が印加されるとき図１に
示すメモリ回路12から基本周期（125 μsec ）で処理す
べきステートメントを読み出すためのアドレスを生成
し、これをアドレス信号236 として選択回路224 へ出力
するものである。第２のアドレスカウンタ216 は、デコ
ーダ212 からのタイミング信号232 が印加されるときメ
モリ回路12から10msec周期で処理すべきステートメント
を読み出すためのアドレスを生成し、これをアドレス信
号238 として選択回路226 へ出力するものである。第３
のアドレスカウンタ218 は、デコーダ212 からのタイミ
ング信号234 が印加されるときメモリ回路12から100mse
c 周期で処理すべきステートメントを読み出すためのア
ドレスを生成し、これをアドレス信号240 として選択回
路226 へ出力するものである。
【００１６】選択回路226 は、デコーダ212 からのタイ
ミング信号232 が“１”のとき第２のアドレスカウンタ
216 から出力されるアドレス信号238 を選択し、“０”
のとき第３のアドレスカウンタ218 から出力されるアド
レス信号240 を選択して選択回路224 へ出力するもので
ある。選択回路224 は、デコーダ212 からのタイミング
信号230 が“１”のとき第１のアドレスカウンタ214 か
ら出力されるアドレス信号236 を選択し、“０”のとき
選択回路226 で選択されたアドレス信号を選択して選択
回路222 へ出力するものである。選択回路222 は、論理
和回路220 の出力が“１”のとき選択回路224 で選択さ
れたアドレス信号を選択し、“０”のときステートメン
トの実行を無効とする固定値( NOP)228 を選択して出力
するものである。なお、アドレス信号236 〜240 は、そ
れぞれアドレス信号102a〜102cとして図１のメモリ回路
12へ出力される図１のメモリ回路12は、制御のための複
数のステートメントを予め記憶するものである。本実施
例では、図３に示すように各ステートメントを処理の周
期別に記憶しており、基本周期（125 μsec ）で処理す
るステートメントは記憶領域300 に、10msec周期で処理
するステートメントは記憶領域302 に、100msec 周期で
処理するステートメントは記憶領域304 にそれぞれ処理
順に記憶している。これにより各記憶領域のアドレスの
生成が容易になる。また、メモリ回路12は、シーケンサ
回路10からアドレス信号102a〜102cが与えられると、そ
のアドレス信号102a〜102cに従って記憶領域300 〜304
からステートメント104a〜104cを読み出し、これをデコ
ーダ回路14へ出力する。
ミング信号232 が“１”のとき第２のアドレスカウンタ
216 から出力されるアドレス信号238 を選択し、“０”
のとき第３のアドレスカウンタ218 から出力されるアド
レス信号240 を選択して選択回路224 へ出力するもので
ある。選択回路224 は、デコーダ212 からのタイミング
信号230 が“１”のとき第１のアドレスカウンタ214 か
ら出力されるアドレス信号236 を選択し、“０”のとき
選択回路226 で選択されたアドレス信号を選択して選択
回路222 へ出力するものである。選択回路222 は、論理
和回路220 の出力が“１”のとき選択回路224 で選択さ
れたアドレス信号を選択し、“０”のときステートメン
トの実行を無効とする固定値( NOP)228 を選択して出力
するものである。なお、アドレス信号236 〜240 は、そ
れぞれアドレス信号102a〜102cとして図１のメモリ回路
12へ出力される図１のメモリ回路12は、制御のための複
数のステートメントを予め記憶するものである。本実施
例では、図３に示すように各ステートメントを処理の周
期別に記憶しており、基本周期（125 μsec ）で処理す
るステートメントは記憶領域300 に、10msec周期で処理
するステートメントは記憶領域302 に、100msec 周期で
処理するステートメントは記憶領域304 にそれぞれ処理
順に記憶している。これにより各記憶領域のアドレスの
生成が容易になる。また、メモリ回路12は、シーケンサ
回路10からアドレス信号102a〜102cが与えられると、そ
のアドレス信号102a〜102cに従って記憶領域300 〜304
からステートメント104a〜104cを読み出し、これをデコ
ーダ回路14へ出力する。
【００１７】デコーダ回路14は、メモリ回路12からのス
テートメント104a〜104cを解読してスイッチ回路16を制
御するための制御信号106a〜106cを生成するものであ
る。スイッチ回路16は、この制御信号106a〜106cに従っ
て機能レジスタ回路18〜20のいずれかと、残りの機能レ
ジスタ回路のいずれかとを接続するように選択するもの
である。機能レジスタ回路18は、たとえば、データ保持
用の回路であり、入力信号108 を取り込んで出力信号11
4 を出力するものである。機能レジスタ回路20は、たと
えば、演算用の回路であり、入力信号110 を取り込んで
出力信号116 を出力するものである。機能レジスタ回路
22は、外部インタフェース用の回路であり、入力信号11
2 を取り込んで出力信号118 を出力するものである。
テートメント104a〜104cを解読してスイッチ回路16を制
御するための制御信号106a〜106cを生成するものであ
る。スイッチ回路16は、この制御信号106a〜106cに従っ
て機能レジスタ回路18〜20のいずれかと、残りの機能レ
ジスタ回路のいずれかとを接続するように選択するもの
である。機能レジスタ回路18は、たとえば、データ保持
用の回路であり、入力信号108 を取り込んで出力信号11
4 を出力するものである。機能レジスタ回路20は、たと
えば、演算用の回路であり、入力信号110 を取り込んで
出力信号116 を出力するものである。機能レジスタ回路
22は、外部インタフェース用の回路であり、入力信号11
2 を取り込んで出力信号118 を出力するものである。
【００１８】次に、図１に示すシーケントコントローラ
１の動作を図２〜図５を参照して説明する。
１の動作を図２〜図５を参照して説明する。
【００１９】まず、本実施例における処理タイミングに
ついて説明する。なお、125 μsec周期で処理すべき125
μsec 処理は第１ブロックからなり、10msec周期で処
理すべき10msec処理は第２ブロックから第ｍブロックの
ブロックからなり、100msec周期で処理すべき100msec
処理は第m+1 ブロックから第ｎブロックのブロックから
なるものとする。そして、メモリ回路12には、第１ブロ
ックのステートメントが記憶領域300 （第１記憶領域）
に、第２ブロックから第ｍブロックまでのステートメン
トが記憶領域302 の第２記憶領域から第ｍ記憶領域に、
第m+1 ブロックから第ｎブロックまでのステートメント
が記憶領域304 の第m+1 記憶領域から第ｎ記憶領域にそ
れぞれ記憶されているものとする。
ついて説明する。なお、125 μsec周期で処理すべき125
μsec 処理は第１ブロックからなり、10msec周期で処
理すべき10msec処理は第２ブロックから第ｍブロックの
ブロックからなり、100msec周期で処理すべき100msec
処理は第m+1 ブロックから第ｎブロックのブロックから
なるものとする。そして、メモリ回路12には、第１ブロ
ックのステートメントが記憶領域300 （第１記憶領域）
に、第２ブロックから第ｍブロックまでのステートメン
トが記憶領域302 の第２記憶領域から第ｍ記憶領域に、
第m+1 ブロックから第ｎブロックまでのステートメント
が記憶領域304 の第m+1 記憶領域から第ｎ記憶領域にそ
れぞれ記憶されているものとする。
【００２０】図４は、シーケントコントローラ１の最小
サイクルの処理タイミングを示す図である。本実施例で
は、処理の最小サイクルタイムは基本周期400 であり、
125μsec である。図４において、基本周期400 は、基
本周期の処理を実行する基本周期処理期間402 、基本周
期の整数倍の周期（本実施例では10msecおよび100msec
）の処理を実行する時分割周期処理期間404 、および
ギャップ406 に分けられる。そして、基本周期処理期間
402 に125 μsec 処理の第１ブロックが実行され、時分
割周期処理期間404 に10msec処理の第２ブロック〜第ｍ
ブロックおよび100msec 処理の第m+1 ブロック〜第ｎブ
ロックのうちの１ブロックが実行される。なお、ギャッ
プ406 は、高速クロックのカウント数を増減してカウン
タの位相調整を行うための期間である。
サイクルの処理タイミングを示す図である。本実施例で
は、処理の最小サイクルタイムは基本周期400 であり、
125μsec である。図４において、基本周期400 は、基
本周期の処理を実行する基本周期処理期間402 、基本周
期の整数倍の周期（本実施例では10msecおよび100msec
）の処理を実行する時分割周期処理期間404 、および
ギャップ406 に分けられる。そして、基本周期処理期間
402 に125 μsec 処理の第１ブロックが実行され、時分
割周期処理期間404 に10msec処理の第２ブロック〜第ｍ
ブロックおよび100msec 処理の第m+1 ブロック〜第ｎブ
ロックのうちの１ブロックが実行される。なお、ギャッ
プ406 は、高速クロックのカウント数を増減してカウン
タの位相調整を行うための期間である。
【００２１】図５は、100msec の期間における125 μse
c 処理、10msec処理、および100msec 処理の処理タイミ
ングを示しており、図２のデコーダ212 から出力される
タイミング信号230 〜234 の出力タイミングとそれぞれ
一致する。図５において、125 μsec 処理の第１ブロッ
クは、125 μsec 毎に繰り返し実行される。10msec処理
の第２ブロック〜第ｍブロックは、10msecの前半におい
て125 μsec 毎に１ブロックずつ実行され、10msecの前
半までにすべてのブロックが実行される。そして、この
第２ブロック〜第ｍブロックは、10msec毎に繰り返し実
行される。
c 処理、10msec処理、および100msec 処理の処理タイミ
ングを示しており、図２のデコーダ212 から出力される
タイミング信号230 〜234 の出力タイミングとそれぞれ
一致する。図５において、125 μsec 処理の第１ブロッ
クは、125 μsec 毎に繰り返し実行される。10msec処理
の第２ブロック〜第ｍブロックは、10msecの前半におい
て125 μsec 毎に１ブロックずつ実行され、10msecの前
半までにすべてのブロックが実行される。そして、この
第２ブロック〜第ｍブロックは、10msec毎に繰り返し実
行される。
【００２２】また、100msec 処理の第m+1 ブロック〜第
ｎブロックは、10msecの後半において複数ブロックが12
5 μsec 毎に１ブロックずつ実行され、100msec までに
すべてのブロックが実行される。そして、この第m+1 ブ
ロック〜第ｎブロックは、100msec 毎に繰り返し実行さ
れる。ただし、前述のように第１ブロックは図４の基本
周期処理期間402 に実行され、第２ブロック〜第ｎブロ
ックは時分割周期処理期間404 に実行される。なお、各
ブロックの処理順序は本実施例に限定されるものではな
く、第２ブロック〜第ｍブロックを10msec以内に、第m+
1 ブロック〜第ｎブロックを100msec 以内にそれぞれ処
理できるように設定されればよい。
ｎブロックは、10msecの後半において複数ブロックが12
5 μsec 毎に１ブロックずつ実行され、100msec までに
すべてのブロックが実行される。そして、この第m+1 ブ
ロック〜第ｎブロックは、100msec 毎に繰り返し実行さ
れる。ただし、前述のように第１ブロックは図４の基本
周期処理期間402 に実行され、第２ブロック〜第ｎブロ
ックは時分割周期処理期間404 に実行される。なお、各
ブロックの処理順序は本実施例に限定されるものではな
く、第２ブロック〜第ｍブロックを10msec以内に、第m+
1 ブロック〜第ｎブロックを100msec 以内にそれぞれ処
理できるように設定されればよい。
【００２３】この処理タイミングを時間経過の観点から
見ると、図５の最初の10msec期間の最初の125 μsec 期
間では第１ブロックが実行され、続いて第２ブロックが
実行される。次の125 μsec 期間では第１ブロックが実
行され、続いて第３ブロックが実行される。以下同様に
して第ｍブロックまでのブロックが実行される。第ｍブ
ロックまでの実行が終了すると、次の125 μsec 期間で
は第１ブロックが実行され、続いて第m+1 ブロックが実
行される。以下同様にして第m+l ブロックまでのブロッ
クが実行される。
見ると、図５の最初の10msec期間の最初の125 μsec 期
間では第１ブロックが実行され、続いて第２ブロックが
実行される。次の125 μsec 期間では第１ブロックが実
行され、続いて第３ブロックが実行される。以下同様に
して第ｍブロックまでのブロックが実行される。第ｍブ
ロックまでの実行が終了すると、次の125 μsec 期間で
は第１ブロックが実行され、続いて第m+1 ブロックが実
行される。以下同様にして第m+l ブロックまでのブロッ
クが実行される。
【００２４】次の10msec期間では、10msec処理について
は第２ブロック〜第ｍブロックまでのブロックが再度実
行され、100msec 処理については第m+l+1 ブロック〜第
m+2lブロックまでのブロックが実行される。以下同様に
して100msec 処理については100msec までに第m+1 ブロ
ック〜第ｎブロックまでのすべてのブロックが実行され
る。この場合、100msec の期間に、125 μsec 処理は80
0 ブロック実行され、10msec処理は (ｍ−１)*10ブロッ
ク実行され、100msec 処理は（80−ｍ)*10ブロック実行
されることになる。
は第２ブロック〜第ｍブロックまでのブロックが再度実
行され、100msec 処理については第m+l+1 ブロック〜第
m+2lブロックまでのブロックが実行される。以下同様に
して100msec 処理については100msec までに第m+1 ブロ
ック〜第ｎブロックまでのすべてのブロックが実行され
る。この場合、100msec の期間に、125 μsec 処理は80
0 ブロック実行され、10msec処理は (ｍ−１)*10ブロッ
ク実行され、100msec 処理は（80−ｍ)*10ブロック実行
されることになる。
【００２５】このように、本実施例では、基本周期（12
5 μsec ）毎に第１ブロックと第２ブロック〜第ｎブロ
ックのなかの１ブロックとがシーケンシャルに実行さ
れ、第２ブロック〜第ｎブロックは時分割的に実行され
て第２ブロック〜第ｍブロックは10msec毎に、第m+1 ブ
ロック〜第ｎブロックは100msec 毎に実行される。
5 μsec ）毎に第１ブロックと第２ブロック〜第ｎブロ
ックのなかの１ブロックとがシーケンシャルに実行さ
れ、第２ブロック〜第ｎブロックは時分割的に実行され
て第２ブロック〜第ｍブロックは10msec毎に、第m+1 ブ
ロック〜第ｎブロックは100msec 毎に実行される。
【００２６】次に、図１のシーケントコントローラ１の
動作について説明する。シーケンサ回路10における図２
に示す第１のサイクルカウンタ204 では、装置内基準ク
ロック100 （８KHz ）に同期して内部の高速クロック
（数ＭHz）が図４の基本周期処理期間402 の先頭から12
5 μsec の期間カウントされ、基本周期処理期間402 お
よび時分割周期処理期間404 にカウントされたカウント
値がカウント値K1としてデコーダ212 に入力される。ま
た、その高速クロックが分周されて125 μsec 周期のパ
ルスが生成され、第２のサイクルカウンタ206 および位
相検出器210 に入力される。なお、位相検出器210 で
は、125 μsec 周期のパルスと入力される装置内基準ク
ロック100 との位相差が求められ、第１のサイクルカウ
ンタ204 では、その位相差に従ってカウンタが装置内基
準クロック100 の位相に追従するように調整される。
動作について説明する。シーケンサ回路10における図２
に示す第１のサイクルカウンタ204 では、装置内基準ク
ロック100 （８KHz ）に同期して内部の高速クロック
（数ＭHz）が図４の基本周期処理期間402 の先頭から12
5 μsec の期間カウントされ、基本周期処理期間402 お
よび時分割周期処理期間404 にカウントされたカウント
値がカウント値K1としてデコーダ212 に入力される。ま
た、その高速クロックが分周されて125 μsec 周期のパ
ルスが生成され、第２のサイクルカウンタ206 および位
相検出器210 に入力される。なお、位相検出器210 で
は、125 μsec 周期のパルスと入力される装置内基準ク
ロック100 との位相差が求められ、第１のサイクルカウ
ンタ204 では、その位相差に従ってカウンタが装置内基
準クロック100 の位相に追従するように調整される。
【００２７】第２のサイクルカウンタ206 に入力された
125 μsec 周期のパルスは、10msecの期間カウントさ
れ、そのカウント値がカウント値K2としてデコーダ212
に入力される。この動作は、10msec毎に繰り返される。
また、その125 μsec 周期のパルスは分周され、10msec
周期のパルスが生成されて第３のサイクルカウンタ208
に入力される。第３のサイクルカウンタ208 に入力され
た10msec周期のパルスは、 100msecの期間カウントさ
れ、そのカウント値がカウント値K3としてデコーダ212
に入力される。この動作は、100msec 毎に繰り返され
る。
125 μsec 周期のパルスは、10msecの期間カウントさ
れ、そのカウント値がカウント値K2としてデコーダ212
に入力される。この動作は、10msec毎に繰り返される。
また、その125 μsec 周期のパルスは分周され、10msec
周期のパルスが生成されて第３のサイクルカウンタ208
に入力される。第３のサイクルカウンタ208 に入力され
た10msec周期のパルスは、 100msecの期間カウントさ
れ、そのカウント値がカウント値K3としてデコーダ212
に入力される。この動作は、100msec 毎に繰り返され
る。
【００２８】デコーダ212 に入力されたカウント値k1、
k2、k3はデコードされ、第１のアドレスカウンタ214 を
動作させるためのタイミング信号230 と、第２のアドレ
スカウンタ216 を動作させるためのタイミング信号232
と、第３のアドレスカウンタ218 を動作させるためのタ
イミング信号234 とが図５に示すタイミングで生成され
る。具体的には、図４の基本周期処理期間402 において
“１”となるタイミング信号230 が125 μsec 毎に生成
される。また、図４の時分割周期処理期間404におい
て、かつ10msec毎に10msec期間の前半で“１”となるタ
イミング信号232が125 μsec 毎に生成される。さら
に、図４の時分割周期処理期間404 においてかつ10msec
毎に10msec期間の後半で“１”となるタイミング信号23
4 が125 μsec 毎に生成される。
k2、k3はデコードされ、第１のアドレスカウンタ214 を
動作させるためのタイミング信号230 と、第２のアドレ
スカウンタ216 を動作させるためのタイミング信号232
と、第３のアドレスカウンタ218 を動作させるためのタ
イミング信号234 とが図５に示すタイミングで生成され
る。具体的には、図４の基本周期処理期間402 において
“１”となるタイミング信号230 が125 μsec 毎に生成
される。また、図４の時分割周期処理期間404におい
て、かつ10msec毎に10msec期間の前半で“１”となるタ
イミング信号232が125 μsec 毎に生成される。さら
に、図４の時分割周期処理期間404 においてかつ10msec
毎に10msec期間の後半で“１”となるタイミング信号23
4 が125 μsec 毎に生成される。
【００２９】デコーダ212 で生成されたタイミング信号
230 は第１のアドレスカウンタ214に、タイミング信号2
32 は第２のアドレスカウンタ216 に、タイミング信号2
34は第３のアドレスカウンタ218 にそれぞれ印加され
る。第１のアドレスカウンタ214 では、タイミング信号
230 が印加されると、図３に示すメモリ回路12の記憶領
域300 （第１記憶領域）のアドレスを順番に指定するア
ドレス信号236 が生成される。この生成は、タイミング
信号228 が印加される毎に繰り返し実行される。このと
き、選択回路224 にデコーダ212 からのタイミング信号
230 が印加され、選択回路222 に論理和回路220 からの
出力“１”が印加されるので、第１のアドレスカウンタ
214 で生成されたアドレス信号236 は、選択回路224 を
通して選択回路222 から出力される。
230 は第１のアドレスカウンタ214に、タイミング信号2
32 は第２のアドレスカウンタ216 に、タイミング信号2
34は第３のアドレスカウンタ218 にそれぞれ印加され
る。第１のアドレスカウンタ214 では、タイミング信号
230 が印加されると、図３に示すメモリ回路12の記憶領
域300 （第１記憶領域）のアドレスを順番に指定するア
ドレス信号236 が生成される。この生成は、タイミング
信号228 が印加される毎に繰り返し実行される。このと
き、選択回路224 にデコーダ212 からのタイミング信号
230 が印加され、選択回路222 に論理和回路220 からの
出力“１”が印加されるので、第１のアドレスカウンタ
214 で生成されたアドレス信号236 は、選択回路224 を
通して選択回路222 から出力される。
【００３０】また、第２のアドレスカウンタ216 では、
タイミング信号232 が印加されると、メモリ回路12の記
憶領域302 における第２記憶領域から第ｍ記憶領域まで
の記憶領域から一つが選択され、そのアドレスを順番に
指定するアドレス信号238 が生成される。その記憶領域
は、タイミング信号230 が印加される毎に、第２記憶領
域から第ｍ記憶領域までの記憶領域を順番に１記憶領域
ずつ、第ｍ記憶領域の次は第２記憶領域に戻って繰り返
しながら選択される。このとき、選択回路226にデコー
ダ212 からのタイミング信号232 が印加され、選択回路
224 にタイミング信号230 が印加されず、選択回路222
に論理和回路220 からの出力“１”が印加されるので、
第２アドレスカウンタ216 で生成されたアドレス信号23
8 は、選択回路226 、224 を通して選択回路222 から出
力される。
タイミング信号232 が印加されると、メモリ回路12の記
憶領域302 における第２記憶領域から第ｍ記憶領域まで
の記憶領域から一つが選択され、そのアドレスを順番に
指定するアドレス信号238 が生成される。その記憶領域
は、タイミング信号230 が印加される毎に、第２記憶領
域から第ｍ記憶領域までの記憶領域を順番に１記憶領域
ずつ、第ｍ記憶領域の次は第２記憶領域に戻って繰り返
しながら選択される。このとき、選択回路226にデコー
ダ212 からのタイミング信号232 が印加され、選択回路
224 にタイミング信号230 が印加されず、選択回路222
に論理和回路220 からの出力“１”が印加されるので、
第２アドレスカウンタ216 で生成されたアドレス信号23
8 は、選択回路226 、224 を通して選択回路222 から出
力される。
【００３１】また、第３のアドレスカウンタ218 では、
タイミング信号234 が印加されると、メモリ回路12の記
憶領域304 における第m+1 記憶領域から第ｎ記憶領域ま
でのの記憶領域から一つが選択され、そのアドレスを順
番に指定するアドレス信号240 が生成される。その記憶
領域は、タイミング信号234 が印加される毎に、第m+1
記憶領域から第ｎ記憶領域までの記憶領域を順番に１記
憶領域ずつ、第ｎ記憶領域の次は第m+1 記憶領域に戻っ
て繰り返しながら選択される。このとき、選択回路222
に論理和回路220 からの出力“１”が印加され、選択回
路224 、226 にはタイミング信号が印加されないので、
第３のアドレスカウンタ218 で生成されたアドレス信号
240 は、選択回路226 、224 を通して選択回路222 から
出力される。選択回路222 から出力されるアドレス信号
236 〜240 は、それぞれアドレス信号102a〜102cとして
図１のメモリ回路12に入力される。
タイミング信号234 が印加されると、メモリ回路12の記
憶領域304 における第m+1 記憶領域から第ｎ記憶領域ま
でのの記憶領域から一つが選択され、そのアドレスを順
番に指定するアドレス信号240 が生成される。その記憶
領域は、タイミング信号234 が印加される毎に、第m+1
記憶領域から第ｎ記憶領域までの記憶領域を順番に１記
憶領域ずつ、第ｎ記憶領域の次は第m+1 記憶領域に戻っ
て繰り返しながら選択される。このとき、選択回路222
に論理和回路220 からの出力“１”が印加され、選択回
路224 、226 にはタイミング信号が印加されないので、
第３のアドレスカウンタ218 で生成されたアドレス信号
240 は、選択回路226 、224 を通して選択回路222 から
出力される。選択回路222 から出力されるアドレス信号
236 〜240 は、それぞれアドレス信号102a〜102cとして
図１のメモリ回路12に入力される。
【００３２】メモリ回路12では、入力されたアドレス信
号が指示する記憶領域からステートメントが読み出され
る。具体的には、アドレス信号102aが入力されると、記
憶領域300 （第１記憶領域）からステートメントが順次
読み出され、ステートメント104aとしてデコーダ回路14
へ出力される。また、アドレス信号102bが入力される
と、記憶領域302 の第２記憶領域から第ｍ記憶領域まで
のいずれかの記憶領域からステートメントが順次読み出
され、ステートメント104bとしてデコーダ回路14へ出力
される。また、アドレス信号102cが入力されると、記憶
領域304 から第m+1 記憶領域から第ｎ記憶領域までのい
ずれかの記憶領域のステートメントが順次読み出され、
ステートメント104cとしてデコーダ回路14へ出力され
る。
号が指示する記憶領域からステートメントが読み出され
る。具体的には、アドレス信号102aが入力されると、記
憶領域300 （第１記憶領域）からステートメントが順次
読み出され、ステートメント104aとしてデコーダ回路14
へ出力される。また、アドレス信号102bが入力される
と、記憶領域302 の第２記憶領域から第ｍ記憶領域まで
のいずれかの記憶領域からステートメントが順次読み出
され、ステートメント104bとしてデコーダ回路14へ出力
される。また、アドレス信号102cが入力されると、記憶
領域304 から第m+1 記憶領域から第ｎ記憶領域までのい
ずれかの記憶領域のステートメントが順次読み出され、
ステートメント104cとしてデコーダ回路14へ出力され
る。
【００３３】したがって、デコーダ回路14には、125 μ
sec 周期で処理すべき第１ブロックのステートメントが
125 μsec 毎に入力され、10msec周期で処理すべき第２
ブロックから第ｍブロックまでの各ブロックのステート
メントが、図５に示すタイミングで１ブロック分ずつ時
分割的に入力され、100msec 周期で処理すべき第m+1〜
第ｎまでの各ブロックのステートメントが、図５に示す
タイミングで１ブロック分ずつ時分割的に入力される。
デコーダ回路14では、入力されたステートメント104a〜
104cが順次解読され、その解読結果に基づいてスイッチ
回路16を制御するための制御信号106a〜106cが生成され
る。スイッチ回路16は、この制御信号106a〜106cに従っ
て機能レジスタ18〜22を選択制御する。
sec 周期で処理すべき第１ブロックのステートメントが
125 μsec 毎に入力され、10msec周期で処理すべき第２
ブロックから第ｍブロックまでの各ブロックのステート
メントが、図５に示すタイミングで１ブロック分ずつ時
分割的に入力され、100msec 周期で処理すべき第m+1〜
第ｎまでの各ブロックのステートメントが、図５に示す
タイミングで１ブロック分ずつ時分割的に入力される。
デコーダ回路14では、入力されたステートメント104a〜
104cが順次解読され、その解読結果に基づいてスイッチ
回路16を制御するための制御信号106a〜106cが生成され
る。スイッチ回路16は、この制御信号106a〜106cに従っ
て機能レジスタ18〜22を選択制御する。
【００３４】このように、本実施例では、125 μsec 周
期の処理と、10msec周期の処理および100msec 周期の処
理の１ブロックとを125 μsec 周期でシーケンシャルに
実行し、そして10msec周期の処理については10msec以内
にすべてのブロックを実行し、100msec 周期の処理につ
いては100msec 以内にすべてのブロックを実行してい
る。したがって、125 μsec 周期という極めて短い周期
の処理と10msec周期および100msec 周期という長い周期
の処理とを、別々の回路を設けることなく同一の回路で
実行することができる。たとえば、周期が125 μsec の
伝送フレームについての警報を取り込む場合、基本周期
を125 μsec に設定することにより警報を伝送フレーム
毎に取り込んで処理し、所定の警報信号を１sec 周期で
生成することができる。
期の処理と、10msec周期の処理および100msec 周期の処
理の１ブロックとを125 μsec 周期でシーケンシャルに
実行し、そして10msec周期の処理については10msec以内
にすべてのブロックを実行し、100msec 周期の処理につ
いては100msec 以内にすべてのブロックを実行してい
る。したがって、125 μsec 周期という極めて短い周期
の処理と10msec周期および100msec 周期という長い周期
の処理とを、別々の回路を設けることなく同一の回路で
実行することができる。たとえば、周期が125 μsec の
伝送フレームについての警報を取り込む場合、基本周期
を125 μsec に設定することにより警報を伝送フレーム
毎に取り込んで処理し、所定の警報信号を１sec 周期で
生成することができる。
【００３５】また、本実施例では、マイクロプロセッサ
によるプログラム処理を採用していないので、マイクロ
プロセッサの処理能力に影響されず、カウンタやメモリ
回路などの専用回路を用いることにより短い周期の制御
も容易に実行することができる。
によるプログラム処理を採用していないので、マイクロ
プロセッサの処理能力に影響されず、カウンタやメモリ
回路などの専用回路を用いることにより短い周期の制御
も容易に実行することができる。
【００３６】なお、本実施例では、シーケンスコントロ
ーラが125 μsec 周期の処理、10msec周期の処理、およ
び100msec 周期の処理を実行する場合について説明した
が、これに限定されるものではない。たとえば、125 μ
sec 周期の処理、10msec周期の処理、100msec 周期の処
理、および１sec 周期の処理を実行する場合には、図６
に示すように125 μsec 周期の処理が第１ブロック、10
msec周期の処理が第２ブロックから第ｍブロック、100m
sec 周期の処理が第m+1 ブロックから第ｎブロック、１
sec 周期の処理が第n+1 ブロックから第ｐブロックから
それぞれ構成されるものとすれば、図７に示す処理タイ
ミングにより各周期の処理を実行することができる。
ーラが125 μsec 周期の処理、10msec周期の処理、およ
び100msec 周期の処理を実行する場合について説明した
が、これに限定されるものではない。たとえば、125 μ
sec 周期の処理、10msec周期の処理、100msec 周期の処
理、および１sec 周期の処理を実行する場合には、図６
に示すように125 μsec 周期の処理が第１ブロック、10
msec周期の処理が第２ブロックから第ｍブロック、100m
sec 周期の処理が第m+1 ブロックから第ｎブロック、１
sec 周期の処理が第n+1 ブロックから第ｐブロックから
それぞれ構成されるものとすれば、図７に示す処理タイ
ミングにより各周期の処理を実行することができる。
【００３７】
【発明の効果】以上述べたように本発明によれば、基本
周期の処理と基本周期の整数倍の周期の処理の一部とを
シーケンシャルに基本周期毎に実行し、かつ基本周期の
整数倍の周期の処理をその周期毎に実行しているので、
基本周期の処理と基本周期の整数倍の周期の処理とを同
一回路で実行することができる。また、専用の回路を用
いることにより、マイクロプロセッサによるプログラム
処理によっては対処することが困難な短い周期の処理に
も対応することができる。
周期の処理と基本周期の整数倍の周期の処理の一部とを
シーケンシャルに基本周期毎に実行し、かつ基本周期の
整数倍の周期の処理をその周期毎に実行しているので、
基本周期の処理と基本周期の整数倍の周期の処理とを同
一回路で実行することができる。また、専用の回路を用
いることにより、マイクロプロセッサによるプログラム
処理によっては対処することが困難な短い周期の処理に
も対応することができる。
【図１】本発明の実施例のシーケンスコントローラの構
成図である。
成図である。
【図２】図１のシーケンスコントローラのシーケンサ回
路の一例を示す構成図である。
路の一例を示す構成図である。
【図３】図１のシーケンスコントローラのメモリ回路の
記憶領域を示す図である。
記憶領域を示す図である。
【図４】図１のシーケンスコントローラの最小サイクル
の処理タイミングを示す図である。
の処理タイミングを示す図である。
【図５】図１のシーケンスコントローラの各サイクルの
処理タイミングを示す図である。
処理タイミングを示す図である。
【図６】125 μsec 周期の処理、10msec周期の処理、10
0msec 周期の処理、および１sec 周期の処理を実行する
シーケンスコントローラのメモリ回路の記憶領域を示す
図である。
0msec 周期の処理、および１sec 周期の処理を実行する
シーケンスコントローラのメモリ回路の記憶領域を示す
図である。
【図７】125 μsec 周期の処理、10msec周期の処理、10
0msec 周期の処理、および１sec 周期の処理を実行する
シーケンスコントローラの各サイクルの処理タイミング
を示す図である。
0msec 周期の処理、および１sec 周期の処理を実行する
シーケンスコントローラの各サイクルの処理タイミング
を示す図である。
10 シーケンサ回路 12 メモリ回路 14 デコーダ回路 16 スイッチ回路 18〜22 機能レジスタ回路 204 〜208 サイクルカウンタ 210 位相検出器 212 デコーダ 214 〜218 アドレスカウンタ 220 論理和回路 222 〜226 選択回路
Claims (6)
- 【請求項１】 基本周期毎に処理する基本周期処理情報
と該基本周期の整数倍の周期の時分割周期毎に処理する
時分割周期処理情報とを記憶する記憶手段と、 該記憶手段から前記基本周期処理情報を読み出すアドレ
スと前記時分割周期処理情報を前記基本周期毎に１ブロ
ックずつ読み出しかつ前記時分割周期毎にすべてのブロ
ックを読み出すアドレスとを続けて前記基本周期毎に生
成するアドレス生成手段とを含むことを特徴とするシー
ケンスコントローラ。 - 【請求項２】 基本周期毎に処理する基本周期処理情報
と該基本周期の整数倍の互いに異なる周期の時分割周期
毎に処理する複数の時分割周期処理情報とを記憶する記
憶手段と、 該記憶手段から前記基本周期処理情報を読み出すアドレ
スと前記複数の時分割周期処理情報を前記基本周期毎に
１ブロックずつ読み出しかつ各時分割周期処理情報につ
いてそのすべてのブロックを該時分割周期処理情報に対
応する時分割周期毎に読み出すアドレスとを続けて前記
基本周期毎に生成するアドレス生成手段とを含むことを
特徴とするシーケンスコントローラ。 - 【請求項３】 請求項１または２に記載のシーケンスコ
ントローラにおいて、前記アドレス生成手段は、前記基
本周期で繰り返し高速クロックを計数し、計数により得
られる計数値に基づいて前記基本周期処理情報を読み出
すためのアドレスと前記時分割周期処理情報を読み出す
ためのアドレスとを生成することを特徴とするシーケン
スコントローラ。 - 【請求項４】 請求項１または２に記載のシーケンスコ
ントローラにおいて、前記記憶手段は、前記基本周期処
理情報と前記時分割周期処理情報とを処理の周期別に記
憶することを特徴とするシーケンスコントローラ。 - 【請求項５】 請求項１または２に記載のシーケンスコ
ントローラにおいて、前記記憶手段が記憶する前記基本
周期処理情報および前記時分割周期処理情報は、制御信
号を生成するためのステートメントであることを特徴と
するシーケンスコントローラ。 - 【請求項６】 請求項３に記載のシーケンスコントロー
ラにおいて、前記アドレス生成手段は、入力される装置
内基準クロックに同期して前記高速クロックを計数する
ことを特徴とするシーケンスコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04144598A JP3472123B2 (ja) | 1998-02-24 | 1998-02-24 | シーケンスコントローラ |
| US09/261,462 US6343355B1 (en) | 1998-02-24 | 1999-02-24 | Sequence controller capable of executing different kinds of processing at respective periods |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04144598A JP3472123B2 (ja) | 1998-02-24 | 1998-02-24 | シーケンスコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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