JPS63141135A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
- Publication number
- JPS63141135A JPS63141135A JP28936286A JP28936286A JPS63141135A JP S63141135 A JPS63141135 A JP S63141135A JP 28936286 A JP28936286 A JP 28936286A JP 28936286 A JP28936286 A JP 28936286A JP S63141135 A JPS63141135 A JP S63141135A
- Authority
- JP
- Japan
- Prior art keywords
- mode
- address
- pad memory
- scratch pad
- request address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 241000282346 Meles meles Species 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は仮想計口機システムに関し、特にＣＰＵのスク
ラッチパッドメモリの制御情報へのアクセス方式に関す
る。
ラッチパッドメモリの制御情報へのアクセス方式に関す
る。
従来、スクラッチパッドメモリは、通常のメモリに比べ
て高速にアクセスできることから多くのｆ／Ｉｍ情報が
格納され、仮想計算機システムでは、ベアマシン（以降
８Ｍと称す）とバーチレルマシン（以降ＶＭと称す）と
で別の制御情報を格納する必要があった。また、仮想計
算機システムのファームウェアの同一バスが８Ｍモード
かＶＭモードかで動作を変えるために、ＢＭからＶＭへ
、ＶＭからＢＭへの変換時に、スクラッチバッドメ七り
上で制御情報をＶＭ用、８Ｍ用で入れ換えていた。
て高速にアクセスできることから多くのｆ／Ｉｍ情報が
格納され、仮想計算機システムでは、ベアマシン（以降
８Ｍと称す）とバーチレルマシン（以降ＶＭと称す）と
で別の制御情報を格納する必要があった。また、仮想計
算機システムのファームウェアの同一バスが８Ｍモード
かＶＭモードかで動作を変えるために、ＢＭからＶＭへ
、ＶＭからＢＭへの変換時に、スクラッチバッドメ七り
上で制御情報をＶＭ用、８Ｍ用で入れ換えていた。
（発明が解決しようとする問題点）
上述した従来の仮想計算機システムでは、ＢＭからＶＭ
へ、ＶＭからＢＭへの変換時、スクラッチパッドメモリ
内のｔＩ制御情報を大幅に入れかえ、または移動する必
要があり、これは８Ｍ時と釘、ＶＭ時とでファームウェ
アの同一バスで異なった処理を実行させるためで、ＢＭ
からＶＭへ、ＶＭからＢＭへの変換時に大きなオーバー
ヘッドを生むという欠点があり、また、８Ｍ情報、ＶＭ
情報それぞれをスクラッチパッドメモリ上の異なるエリ
アへ格納づ“ることによりＢＭ、ＶＭの変換時のオーバ
ーヘッドを軽減することができるが、この場合は、ファ
ームウェアが８Ｍ時とＶＭ時でそれぞれ別のバスを通る
ことが必要となり、ファームウェア醋が増大するという
欠点がある。
へ、ＶＭからＢＭへの変換時、スクラッチパッドメモリ
内のｔＩ制御情報を大幅に入れかえ、または移動する必
要があり、これは８Ｍ時と釘、ＶＭ時とでファームウェ
アの同一バスで異なった処理を実行させるためで、ＢＭ
からＶＭへ、ＶＭからＢＭへの変換時に大きなオーバー
ヘッドを生むという欠点があり、また、８Ｍ情報、ＶＭ
情報それぞれをスクラッチパッドメモリ上の異なるエリ
アへ格納づ“ることによりＢＭ、ＶＭの変換時のオーバ
ーヘッドを軽減することができるが、この場合は、ファ
ームウェアが８Ｍ時とＶＭ時でそれぞれ別のバスを通る
ことが必要となり、ファームウェア醋が増大するという
欠点がある。
本発明の仮想計算機システムは、仮想計算機が現在８Ｍ
モードかＶＭモードかを示すモードフラグと、スクラッ
チパッドメモリのアドレスの１ビットを該フラグで修飾
する手段を有している。
モードかＶＭモードかを示すモードフラグと、スクラッ
チパッドメモリのアドレスの１ビットを該フラグで修飾
する手段を有している。
したがって、スクラッチパッドメモリ内の情報をＢＭ／
ＶＭモードを切変える時に移動させる必要がない。
ＶＭモードを切変える時に移動させる必要がない。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の仮想計算機システムの一実施例の要部
ブロック図である。
ブロック図である。
モードフラグ″１″は“１′のときＶＭモード、“０′
のとき８Ｍモードを示す。ライトデータレジスタ４１怨
はスクラッチパッドメモリのライト時のデータを保持す
る。リードデータレジスタ４２はスクラッチパッドメモ
リ４のリード時のデータを保持する。ＥＸＯＲ回路２に
はモードフラグ１の出力とリクエストアドレスの最上位
１ビットが入力され、リクエストアドレス最上位ビット
はモードフラグ１の値が“１”の時は反転、１０′時は
そのまま２出力される。アドレスレジスタ３にＥＸＯＲ
回路２の出力がリクエストアドレスの最上位１ビット以
外とともに格納され、そのアドレスでスクラッチパッド
メモリ４にアクセスされる。
のとき８Ｍモードを示す。ライトデータレジスタ４１怨
はスクラッチパッドメモリのライト時のデータを保持す
る。リードデータレジスタ４２はスクラッチパッドメモ
リ４のリード時のデータを保持する。ＥＸＯＲ回路２に
はモードフラグ１の出力とリクエストアドレスの最上位
１ビットが入力され、リクエストアドレス最上位ビット
はモードフラグ１の値が“１”の時は反転、１０′時は
そのまま２出力される。アドレスレジスタ３にＥＸＯＲ
回路２の出力がリクエストアドレスの最上位１ビット以
外とともに格納され、そのアドレスでスクラッチパッド
メモリ４にアクセスされる。
第２図（１） 、 （２）はそれぞれ８Ｍモード時、Ｖ
Ｍモード時のスクラッチパッドメモリ４の８Ｍ情報エリ
ア、ＶＭ情報エリアを示す図である。モードフラグ１が
０”のとき、すなわち仮想計算機システムが８Ｍモード
のとき、アクセスされるアドレスはリクエストアドレス
そのままであり、モードフラグ１が“１″のとき、すな
わち仮想８１尊機システムがＶＭモードのとき、アクセ
スされるアドレスはモードフラグ１が“０”の時とは異
なるエリアとなる。第２図のように、“０００″〜“Ｏ
ＦＦ″のリクエストアドレスは、８Ｍモードでは８１Ｖ
ｌ報に、ＶＭモードではＶＭ情報にアクセスされる。
Ｍモード時のスクラッチパッドメモリ４の８Ｍ情報エリ
ア、ＶＭ情報エリアを示す図である。モードフラグ１が
０”のとき、すなわち仮想計算機システムが８Ｍモード
のとき、アクセスされるアドレスはリクエストアドレス
そのままであり、モードフラグ１が“１″のとき、すな
わち仮想８１尊機システムがＶＭモードのとき、アクセ
スされるアドレスはモードフラグ１が“０”の時とは異
なるエリアとなる。第２図のように、“０００″〜“Ｏ
ＦＦ″のリクエストアドレスは、８Ｍモードでは８１Ｖ
ｌ報に、ＶＭモードではＶＭ情報にアクセスされる。
第３図は上記例のさらに具体的な一例を示す図テアル。
第３図中（７）ＭＳｔＪＬ、ＶＭ−ＭＳｔＪＬは、ＢＭ
、ＶＭそれぞれの記憶空間アドレスの上限を示している
。８Ｍモード（第３図（１））では、アドレスリクエス
ト“０００″はモのままＭＳＵＬを示す。ところが、Ｖ
Ｍモード（第３図（２））では、同じアドレスリクエス
ト“０００”が第１図で示した回路により、アドレス“
１００”のＶＭ−ＭＳｔＪＬヘアクセスされる。
、ＶＭそれぞれの記憶空間アドレスの上限を示している
。８Ｍモード（第３図（１））では、アドレスリクエス
ト“０００″はモのままＭＳＵＬを示す。ところが、Ｖ
Ｍモード（第３図（２））では、同じアドレスリクエス
ト“０００”が第１図で示した回路により、アドレス“
１００”のＶＭ−ＭＳｔＪＬヘアクセスされる。
（発明の効果）
以上説明したように本発明は、スクラッチパッドメモリ
へのリクエストアドレスをモードレジスタの値で修飾す
ることにより、スクラップパッドメモリ内の情報をＢＭ
／ＶＭモードを切変える時に移動させる必要がなく、ま
たＢＭ／ＶＭモード時に、それぞれ異なったパスを通る
必要もないので、オーバーヘッドを軽減し、またファー
ムウェア同を減少させる効果がある。
へのリクエストアドレスをモードレジスタの値で修飾す
ることにより、スクラップパッドメモリ内の情報をＢＭ
／ＶＭモードを切変える時に移動させる必要がなく、ま
たＢＭ／ＶＭモード時に、それぞれ異なったパスを通る
必要もないので、オーバーヘッドを軽減し、またファー
ムウェア同を減少させる効果がある。
第１図は本発明の仮想計算機システムの一実施例の要部
ブロック図、第２図、第３図は８Ｍモード時、ＶＭモー
ド時のスクラップパッドメモリの情報エリアを示す図で
ある。 １・・・モードフラグ、 ２・・・ＥＸＯＲ回路、３
・・・スクラッチパッドメモリ４のアドレスレジスタ ４・・・スクラッチパッドメモリ、 ４１・・・ライトデータレジスタ、 ４２・・・リードデータレジスタ。 第１図 第２図
ブロック図、第２図、第３図は８Ｍモード時、ＶＭモー
ド時のスクラップパッドメモリの情報エリアを示す図で
ある。 １・・・モードフラグ、 ２・・・ＥＸＯＲ回路、３
・・・スクラッチパッドメモリ４のアドレスレジスタ ４・・・スクラッチパッドメモリ、 ４１・・・ライトデータレジスタ、 ４２・・・リードデータレジスタ。 第１図 第２図
Claims (1)
- 仮想計算機を制御するための情報と、通常の計算機とし
ての制御情報とが格納されるスクラッチパッドメモリを
有する仮想計算機システムにおいて、仮想計算機が現在
ペアマシン・モードかバーチャルマシンモードかを示す
モードフラグと、スクラッチパッドメモリのアドレスの
１ビットを該フラグで修飾する手段を有することを特徴
とする仮想計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28936286A JPS63141135A (ja) | 1986-12-03 | 1986-12-03 | 仮想計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28936286A JPS63141135A (ja) | 1986-12-03 | 1986-12-03 | 仮想計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63141135A true JPS63141135A (ja) | 1988-06-13 |
Family
ID=17742220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28936286A Pending JPS63141135A (ja) | 1986-12-03 | 1986-12-03 | 仮想計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63141135A (ja) |
-
1986
- 1986-12-03 JP JP28936286A patent/JPS63141135A/ja active Pending
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