JPH06223127A

JPH06223127A - 論理シミュレーションシステム

Info

Publication number: JPH06223127A
Application number: JP1127893A
Authority: JP
Inventors: Minoru Shoji; 稔庄司; Fumiyasu Hirose; 文保広瀬
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-01-27
Filing date: 1993-01-27
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】本発明は、機能レベルで動作仕様が記述された
論理回路を論理シミュレーションするための論理シミュ
レーションシステムに関し、従来の論理シミュレータ上
で直接論理シミュレーションできるようにすることを目
的とする。【構成】検査対象論理回路を、実際に演算を行う演算部
分回路と、演算部分回路の起動を制御する制御部分回路
とを区別するとともに、制御部分回路間のイベントを全
て準０遅延とし、それ以外のイベントを全て０遅延とす
る形態のシミュレーションモデルに変換する装置２と、
シミュレーションモデルを入力として、０遅延のイベン
トがキューに接続されているときには０遅延のイベント
を実行していくとともに、全ての０遅延のイベントが終
了するときに、キューに接続されている準０遅延のイベ
ントを実行していくことで、検査対象論理回路の論理シ
ミュレーションを実行する装置４とを備えるように構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路を論理シミュ
レーションするための論理シミュレーションシステムに
関し、特に、機能レベルで動作仕様が記述された論理回
路を、従来の論理シミュレーション専用マシン上で直接
論理シミュレーションできるようにする論理シミュレー
ションシステムに関するものである。

【０００２】近年、論理回路の回路規模の増大に伴っ
て、論理回路の設計仕様をゲートレベルで記述すること
が困難になったことから、その設計仕様を機能レベルで
記述することが多くなっている。この機能レベルで記述
される論理回路の規模は、非常に大きいために、その論
理検証のための論理シミュレーションの実行には非常に
多くの時間が割かれることになる。これから、この論理
検証に要する時間の短縮を実現するための構成の構築が
叫ばれている。

【０００３】

【従来の技術】従来の論理回路設計は、ゲートを組み合
わせて仕様を記述する方式を採っていることから、その
論理シミュレーションもゲートレベルで行っていた。従
って、論理シミュレーションの専用マシンも、このゲー
トレベルで論理シミュレーションを高速に実行できるよ
うに設計されていた。

【０００４】これから、従来では、機能レベルで記述さ
れる論理回路を論理シミュレーションする場合には、直
接、シミュレーションすることができないことから、こ
の論理回路中の組み合わせ回路部分のみを専用マシンで
論理シミュレーションしたり、この論理回路を回路合成
により組み合わせ回路に変換した後、専用マシンで論理
シミュレーションしたりしていくことで論理を検証して
いくという方法を採っていたのである。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、論理回路全体を専用マシ
ンを使用して論理シミュレーションするためには、機能
レベルで記述される論理回路の仕様の記述方法に制約が
課されるという問題点があった。そして、回路合成を用
いる場合には、この回路合成の実行に時間がかかること
から、機能レベルで記述される論理回路の論理シミュレ
ーションを高速に実行できないという問題点があった。

【０００６】これから、従来技術に従っていると、論理
回路を機能レベルで記述することのメリットを充分生か
すことができないという問題点があったのである。本発
明はかかる事情に鑑みてなされたものであって、機能レ
ベルで動作仕様が記述された論理回路を、従来の論理シ
ミュレーション専用マシン上で直接論理シミュレーショ
ンできるようにする新たな論理シミュレーションシステ
ムの提供を目的とする。

【０００７】

【課題を解決するための手段】図１に本発明の論理シミ
ュレーションシステムの原理構成を図示する。図中、１
は機能レベルで動作仕様が記述された論理回路を管理す
る回路仕様定義ファイル、２は回路仕様定義ファイル１
の管理する論理回路のシミュレーションモデルを作成す
るシミュレーションモデル作成装置、３はシミュレーシ
ョンモデル作成装置２の作成したシミュレーションモデ
ル、４は外部入力に対してのシミュレーションモデル３
の応答をシミュレーションする論理シミュレーション装
置、５は論理シミュレーション装置４のシミュレーショ
ン結果を管理するシミュレーション結果ファイルであ
る。

【０００８】このシミュレーションモデル作成装置２
は、機能レベルで記述された検査対象論理回路を、実際
に演算を行う演算部分回路と、この演算部分回路の起動
を制御する制御部分回路とを区別するとともに、演算部
分回路内部のイベントと、制御部分回路から演算部分回
路へのイベントとを全て０遅延とし、制御部分回路間の
イベントを全て準０遅延とする形態のシミュレーション
モデル３に変換する。

【０００９】一方、論理シミュレーション装置４は、作
成されたシミュレーションモデル３を入力とする構成を
採るとともに、０遅延のイベントをキューイングする０
遅延イベントキュー６と、準０遅延のイベントをキュー
イングする準０遅延イベントキュー７と、論理シミュレ
ーションを実行するシミュレーション機構８とを備える
構成を採る。このシミュレーション機構８は、０遅延の
イベントが０遅延イベントキュー６に接続されていると
きには０遅延のイベントを実行していくとともに、全て
の０遅延のイベントが終了するときに、準０遅延イベン
トキュー７に接続されている準０遅延のイベントを実行
していくことで、作成されたシミュレーションモデル３
の論理シミュレーションを実行する。すなわち、このシ
ミュレーション機構８の実行処理に従って、０遅延のイ
ベント処理が終了してから、準０遅延のイベント処理の
実行に入ることが保証されることになる。

【００１０】この論理シミュレーション装置４は、０遅
延イベントキュー６を備えて０遅延のイベントを処理す
る０遅延用プロセッサと、準０遅延イベントキュー７を
備えて準０遅延のイベントを処理する準０遅延用プロセ
ッサとから構成されることがある。また、０遅延イベン
トキュー６と準０遅延イベントキュー７とを備えて、０
遅延及び準０遅延のイベントを処理するプロセッサの複
数から構成されることがある。

【００１１】

【作用】本発明では、検査対象論理回路が順次代入文の
機能レベル記述を示す場合には、シミュレーションモデ
ル作成装置２は、図２（イ）に例示するように、例え
ば、代入演算を実行する演算部分回路１０，１１と、こ
れらの演算部分回路１０，１１対応に展開されて、対応
の演算部分回路１０，１１の起動を制御する制御部分回
路１２，１３とからなるとともに、演算部分回路１０，
１１内部のイベントと、制御部分回路１２，１３から演
算部分回路１０，１１へのイベントとを全て０遅延と
し、制御部分回路１２，１３間のイベントを全て準０遅
延とする形態のシミュレーションモデル３を作成する。

【００１２】一方、検査対象論理回路が条件分岐文の機
能レベル記述を示す場合には、シミュレーションモデル
作成装置２は、図２（ロ）に例示するように、例えば、
条件成立の有無を表示する条件判定値を求める演算部分
回路１４と、条件判定値の結果を受けて、条件分岐演算
を実行する演算部分回路１５，１６と、これらの演算部
分回路１５，１６対応に展開されて、対応の演算部分回
路１５，１６の起動を制御する制御部分回路１７，１８
とからなるとともに、演算部分回路１４，１５，１６内
部のイベントと、制御部分回路１７，１８から演算部分
回路１５，１６へのイベントとを全て０遅延とし、制御
部分回路１７，１８間のイベントを全て準０遅延とする
形態のシミュレーションモデル３を作成する。なお、こ
の図では、演算部分回路１４に関しては制御部分回路を
備えない例を開示してあるが、制御部分回路を備えるこ
とも可能である。

【００１３】ここで、図２中、イベントのみをファンア
ウト先の素子に送る場合には２点鎖線、入力更新のみを
ファンアウト先の素子に送る場合には点線、入力更新と
イベントの両方をファンアウト先の素子に送る場合には
実線で表してある。

【００１４】このシミュレーションモデル３の演算部分
回路は、規定の単純化された演算処理を実行するもので
あることから、回路合成を用いることなく、従来のイベ
ントドリブン方式の論理シミュレーション専用マシン上
に展開できるとともに、制御部分回路は、演算部分回路
の起動タイミングの制御処理を実行するものであること
から、回路合成を用いることなく、従来のイベントドリ
ブン方式の論理シミュレーション専用マシン上に展開で
きる。従って、このシミュレーションモデル３の論理シ
ミュレーションを実行するために用意される論理シミュ
レーション装置４としては、従来のイベントドリブン方
式の論理シミュレーション専用マシンを使用することが
できることになる。

【００１５】このようにして、各ゲートの評価方法、フ
ァンアウトゲート、ファンアウト方式（イベントのみ、
入力値更新のみ、その両方）、イベントの遅延種別を記
録するシミュレーションモデル３が作成されると、論理
シミュレーション装置４は、０遅延のイベントが０遅延
イベントキュー６に接続されているときには０遅延のイ
ベントを実行していくとともに、全ての０遅延のイベン
トが終了するときに、準０遅延イベントキュー７に接続
されている準０遅延のイベントを実行していくことで、
作成されたシミュレーションモデル３の論理シミュレー
ションを実行する。

【００１６】すなわち、検査対象論理回路が順次代入文
の機能レベルで記述されている場合で説明するならば、
ある代入演算を実行する演算部分回路の入力値を得るの
に要するシミュレーションサイクルがそれぞれ異なる場
合でも、実際の代入は制御部分回路からのイベントのみ
によって実行されることから、記述の最初に書かれた代
入文の実行が全て終了するまで次の代入文の実行が待た
されることが保証されることになって、記述された通り
の動作を実行させることが実現できる。そして、検査対
象論理回路が条件分岐文の機能レベルで記述されている
場合で説明するならば、実行すべき演算部分回路の選択
が決定され、その演算部分回路の入力値が全て得られて
から、その演算部分回路の演算が実行されることから、
記述された通りの動作を実行させることが実現できる。

【００１７】このようにして、検査対象論理回路を組み
合わせ回路としてゲートレベルに変換したものをシミュ
レーションする場合に生ずるハザードを回避することが
可能になるのである。

【００１８】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図３及び図４に、論理シミュレーション装置４の装
置構成の一実施例を図示する。

【００１９】図３に示す論理シミュレーション装置４
は、０遅延イベントキュー６を展開して、０遅延のゲー
トをシミュレーションする０遅延用プロセッサ２０と、
準０遅延イベントキュー７を展開して、準０遅延のゲー
トをシミュレーションする準０遅延用プロセッサ２１
と、０遅延用プロセッサ２０／準０遅延用プロセッサ２
１のシミュレーション処理を制御する制御プロセッサ２
２と、０遅延用プロセッサ２０／準０遅延用プロセッサ
２１に与えられる外部入力の時系列データを格納する外
部入力記憶装置２３と、シミュレーション結果となる外
部出力の時系列データを格納する外部出力記憶装置２４
と、シミュレーションの現在時刻を記録する時刻記憶装
置２５とから構成される。

【００２０】一方、図４に示す論理シミュレーション装
置４は、シミュレーション機能とは別に用意される０遅
延イベントキュー６／準０遅延イベントキュー７と、各
時刻における各シミュレーション素子の評価を実行する
とともに、各素子の次のイベントを作成するシミュレー
ション装置３０と、シミュレーション装置３０のシミュ
レーション実行を制御する制御装置３１と、回路に与え
られる外部入力の時系列データを格納する外部入力記憶
装置３２と、シミュレーション結果となる外部出力の時
系列データを格納する外部出力記憶装置３３と、シミュ
レーションの現在時刻を記録する時刻記憶装置３４とか
ら構成される。

【００２１】図５に、このような装置構成を採る論理シ
ミュレーション装置４の実行する処理フローの一実施例
を図示する。この処理フローに示すように、論理シミュ
レーション装置４は、論理シミュレーションの実行に入
ると、先ず最初に、ステップ１で、全ての外部入力の処
理を終了したか否かを判断して、全ての外部入力の処理
を終了したと判断するときには、全処理を終了し、全て
の外部入力の処理を終了していないと判断するときに
は、ステップ２に進んで、外部入力をキューにキューイ
ングする。

【００２２】続いて、ステップ３で、０遅延のイベント
が０遅延イベントキュー６にキューイングされているか
否かを判断して、キューイングされていると判断すると
きには、ステップ４に進んで、キューイングされている
０遅延のイベントを評価し、続くステップ５で、この評
価に伴って発生する新たなイベントを対応のキューにキ
ューイングしてからステップ３に戻っていく。

【００２３】一方、ステップ３で、０遅延のイベントが
０遅延イベントキュー６にキューイングされていないと
判断するときには、ステップ６に進んで、準０遅延のイ
ベントが準０遅延イベントキュー７にキューイングされ
ているか否かを判断して、キューイングされていると判
断するときには、ステップ７に進んで、キューイングさ
れている準０遅延のイベントを評価し、続くステップ５
で、この評価に伴って発生する新たなイベントを対応の
キューにキューイングしてからステップ３に戻ってい
く。

【００２４】一方、ステップ６で、準０遅延のイベント
が準０遅延イベントキュー７にキューイングされていな
いと判断するときには、ステップ８に進んで、シミュレ
ーションの現在時刻を１つ進めてからステップ１に戻っ
ていくことで、次の外部入力に対しての論理シミュレー
ション処理に入っていく。

【００２５】このように、論理シミュレーション装置４
は、０遅延のイベントが０遅延イベントキュー６に接続
されているときには０遅延のイベントを実行していくと
ともに、全ての０遅延のイベントが終了するときに、準
０遅延イベントキュー７に接続されている準０遅延のイ
ベントを実行していくことで、シミュレーションモデル
作成装置２により作成されたシミュレーションモデル３
の論理シミュレーションを実行していくのである。

【００２６】次に、図６ないし図９に従って、このよう
に構成される本発明の論理シミュレーション処理の一実
施例について説明する。最初に、図６及び図７の実施例
について説明する。

【００２７】検査対象論理回路として、図６（イ）に示
す順次代入文（Ａ，Ｂは代入文を示し、各変数は８ビッ
トで表される整数値を示す）が与えられると、シミュレ
ーションモデル作成装置２は、図６（ロ）に示すような
シミュレーションモデル３を作成する。すなわち、変数
ａと変数ｂとの加算値ｃを算出する演算部分回路Ａと、
この演算部分回路Ａを起動する制御部分回路Ａ’と、加
算値ｃと変数ｅとの加算値ｄを算出する演算部分回路Ｂ
と、この演算部分回路Ｂを起動する制御部分回路Ｂ’と
からなるとともに、“０”で示す箇所に０遅延イベン
ト、“準０”で示す箇所に準０遅延イベントを割り当て
るシミュレーションモデル３を作成するのである。

【００２８】このシミュレーションモデル３が作成され
ると、論理シミュレーション装置４は、図３に示した装
置構成を採る場合には、先ず最初に、図６（ハ）に示す
ように、０遅延用プロセッサ２０に演算部分回路Ａ，Ｂ
を展開するとともに、準０遅延用プロセッサ２１に制御
部分回路Ａ',Ｂ’を展開する。

【００２９】この展開が完了すると、制御プロセッサ２
２は、外部入力記憶装置２３に記憶されている現シミュ
レーション時刻の各変数値を０遅延用プロセッサ２０の
０遅延イベントキュー６に送る。０遅延用プロセッサ２
０では、この送られてきた値を演算部分回路Ａへの入力
値として更新する。そして、準０遅延用プロセッサ２１
では、演算部分回路Ａを起動すべく制御部分回路Ａ’を
起動する。制御部分回路Ａ’が起動されると、制御部分
回路Ａ’から演算部分回路Ａへイベントが伝達されるこ
とで、０遅延用プロセッサ２０で、０遅延でもって演算
部分回路Ａが代入処理を実行し、その結果を演算部分回
路Ｂの入力値として更新する。

【００３０】一方、準０遅延用プロセッサ２１では、準
０遅延でもって制御部分回路Ａ’から制御部分回路Ｂ’
へイベントが伝達される。このイベント伝達は、０遅延
用プロセッサ２０での全てのイベントが処理された後に
なって始めて行われる。従って、このイベントが処理さ
れるまでに、演算部分回路Ｂへの入力値は全て更新され
ていることになる。次に、制御部分回路Ｂ’から演算部
分回路Ｂへイベントが伝達されることで、０遅延用プロ
セッサ２０で、０遅延でもって演算部分回路Ｂが代入処
理を実行し、その結果を時刻記憶装置２５の表示する現
シミュレーション時刻ととともに、外部出力記憶装置２
４に記録することで処理を終了する。

【００３１】また、論理シミュレーション装置４が図４
に示した装置構成を採る場合には、図６（ロ）に示すシ
ミュレーションモデル３が作成されるときに、論理シミ
ュレーション装置４は、図７（イ）に示す初期状態にあ
る。ここで、この図では、外部入力に変数の新しい値が
書かれている。シミュレーション装置３０は、この値で
もって、演算部分回路Ａの入力値を更新すると同時に、
図７（ロ）に示すように、制御部分回路Ａ’へのイベン
トを準０遅延イベントキュー７に登録する。

【００３２】次に、シミュレーション装置３０により制
御部分回路Ａ’のイベントが処理されることで、図７
（ハ）に示すように、そのファンアウトである演算部分
回路Ａ、制御部分回路Ｂ’へのイベントが、それぞれ０
遅延イベントキュー６、準０遅延イベントキュー７に登
録される。続いて、シミュレーション装置３０は、０遅
延イベントキュー６のイベントを全て処理し、その結
果、代入文Ａが実行され、その出力により演算部分回路
Ｂの入力値が更新される。このとき、演算部分回路Ｂへ
のイベントは生じない。

【００３３】０遅延のイベントが処理されることで、図
７（ニ）に示すように０遅延イベントキュー６が空にな
ると、シミュレーション装置３０は、続いて、準０遅延
イベントキュー７に登録されているイベントを処理す
る。すなわち、この場合には、制御部分回路Ｂ’のイベ
ントを処理することで、制御部分回路Ｂ’から演算部分
回路Ｂへイベントを送る。この処理により、図７（ホ）
に示すように、０遅延イベントキュー６に演算部分回路
Ｂのイベントが登録され、このイベントが処理されるこ
とで代入文Ｂの実行が終了することになる。

【００３４】次に、図８及び図９の実施例について説明
する。検査対象論理回路として、図８（イ）に示す条件
分岐文（Ａ，Ｂは実行文となる代入文を示し、Ｃは条件
文を示し、各変数は８ビットで表される整数値を示す）
が与えられると、シミュレーションモデル作成装置２
は、図８（ロ）に示すようなシミュレーションモデル３
を作成する。すなわち、変数ａと変数ｂとが一致するか
否かを判断する演算部分回路Ｃと、変数ｄと変数ｅとの
加算値ｃを算出する演算部分回路Ａと、この演算部分回
路Ａを起動する制御部分回路Ａ’と、変数ｄと変数ｅと
の減算値ｆを算出する演算部分回路Ｂと、この演算部分
回路Ｂを起動する制御部分回路Ｂ’とからなるととも
に、“０”で示す箇所に０遅延イベント、“準０”で示
す箇所に準０遅延イベントを割り当てるシミュレーショ
ンモデル３を作成するのである。

【００３５】このシミュレーションモデル３が作成され
ると、論理シミュレーション装置４は、図３に示した装
置構成を採る場合には、先ず最初に、図８（ロ）に示す
ように、０遅延用プロセッサ２０に演算部分回路Ａ，
Ｂ，Ｃを展開するとともに、準０遅延用プロセッサ２１
に制御部分回路Ａ',Ｂ’を展開する。

【００３６】この展開が完了すると、制御プロセッサ２
２は、外部入力記憶装置２３に記憶されている現シミュ
レーション時刻の各変数値を０遅延用プロセッサ２０の
０遅延イベントキュー６に送る。０遅延用プロセッサ２
０では、この送られてきた値を演算部分回路Ａ，Ｂ，Ｃ
への入力値として更新するとともに、０遅延でもって演
算部分回路Ｃが判断処理を実行し、その結果を制御部分
回路Ａ',Ｂ’の入力値として更新する。

【００３７】一方、準０遅延用プロセッサ２１では、準
０遅延でもって制御部分回路Ａ',Ｂ’へイベントが伝達
される。このイベント伝達は、０遅延用プロセッサ２０
での全てのイベントが処理された後になって始めて行わ
れる。従って、このイベントが処理されるまでに、制御
部分回路Ａ',Ｂ’の実行条件判定に必要な入力値は全て
更新されていることになる。次に、制御部分回路Ａ',
Ｂ’の内の選択された方が、対となる演算部分回路Ａ，
Ｂにイベントを伝達し、そのイベント伝達を受けた演算
部分回路Ａ，Ｂが０遅延でもって代入処理を実行して、
その結果を時刻記憶装置２５の表示する現シミュレーシ
ョン時刻ととともに、外部出力記憶装置２４に記録する
ことで処理を終了する。

【００３８】また、論理シミュレーション装置４が図４
に示した装置構成を採る場合には、図８（ロ）に示すシ
ミュレーションモデル３が作成されるときに、論理シミ
ュレーション装置４は、図９（イ）に示す初期状態にあ
る。ここで、この図では、外部入力に変数の新しい値が
書かれている。シミュレーション装置３０は、この値で
もって、演算部分回路Ａ，Ｂ，Ｃの入力値を更新すると
同時に、図９（ロ）に示すように、演算部分回路Ｃへの
イベントを０遅延イベントキュー６に登録するととも
に、制御部分回路Ａ',Ｂ’へのイベントを準０遅延イベ
ントキュー７に登録する。

【００３９】次に、シミュレーション装置３０は、０遅
延イベントキュー６のイベントを全て処理し、その結
果、条件文Ｃが実行され、その出力により制御部分回路
Ａ',Ｂ’の入力値が更新される。０遅延のイベントが処
理されることで、図７（ハ）に示すように０遅延イベン
トキュー６が空になると、シミュレーション装置３０
は、続いて、準０遅延イベントキュー７に登録されてい
るイベントを処理する。すなわち、この場合には、制御
部分回路Ａ',Ｂ’のイベントを処理する。この処理によ
り、制御部分回路Ａ',Ｂ’の内の演算部分回路Ｃの出力
結果により選択された方が、対となる演算部分回路Ａ，
Ｂへイベントを送り、これにより、図９（ニ）に示すよ
うに、０遅延イベントキュー６に演算部分回路Ａ又は演
算部分回路Ｂのイベントが登録され、このイベントが処
理されることでこの条件分岐文の実行が終了することに
なる。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
機能レベルで動作仕様が記述された論理回路をゲートレ
ベルに合成することなく、従来の論理シミュレーション
専用マシン上で直接論理シミュレーションできるように
なる。これにより、汎用の計算機を使用して論理シミュ
レーションする場合と比較して、高速に論理を検証する
ことが可能になるのである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】シミュレーションモデルの説明図である。

【図３】論理シミュレーション装置の装置構成の一実施
例である。

【図４】論理シミュレーション装置の装置構成の一実施
例である。

【図５】論理シミュレーション装置の実行する処理フロ
ーの一実施例である。

【図６】本発明の論理シミュレーション処理の説明図で
ある。

【図７】本発明の論理シミュレーション処理の説明図で
ある。

【図８】本発明の論理シミュレーション処理の説明図で
ある。

【図９】本発明の論理シミュレーション処理の説明図で
ある。

【符号の説明】

１回路仕様定義ファイル２シミュレーションモデル作成装置３シミュレーションモデル４論理シミュレーション装置５シミュレーション結果ファイル６０遅延イベントキュー７準０遅延イベントキュー８シミュレーション機構

Claims

【特許請求の範囲】

【請求項１】機能レベルで記述された検査対象となる
論理回路を論理シミュレーションするための論理シミュ
レーションシステムであって、上記検査対象論理回路を、実際に演算を行う演算部分回
路と、該演算部分回路の起動を制御する制御部分回路と
を区別するとともに、該演算部分回路内部のイベント
と、該制御部分回路から該演算部分回路へのイベントと
を全て０遅延とし、該制御部分回路間のイベントを全て
準０遅延とする形態のシミュレーションモデルに変換す
るシミュレーションモデル作成装置(2) と、上記シミュレーションモデル作成装置(2) の作成するシ
ミュレーションモデルを入力として、０遅延のイベント
が０遅延イベントキューに接続されているときには０遅
延のイベントを実行していくとともに、全ての０遅延の
イベントが終了するときに、準０遅延イベントキューに
接続されている準０遅延のイベントを実行していくこと
で、上記検査対象論理回路に与えられる外部入力に対し
ての上記検査対象論理回路の出力値を特定する論理シミ
ュレーション装置(4) とを備えることを、特徴とする論理シミュレーションシステム。
【請求項２】請求項１記載の論理シミュレーションシ
ステムにおいて、論理シミュレーション装置(4) は、０遅延イベントキュ
ーを備えて０遅延のイベントを処理する０遅延用プロセ
ッサと、準０遅延イベントキューを備えて準０遅延のイ
ベントを処理する準０遅延用プロセッサとから構成され
ることを、特徴とする論理シミュレーションシステム。
【請求項３】請求項１記載の論理シミュレーションシ
ステムにおいて、論理シミュレーション装置(4) は、０遅延イベントキュ
ーと準０遅延イベントキューとを備えて、０遅延及び準
０遅延のイベントを処理するプロセッサの複数から構成
されることを、特徴とする論理シミュレーションシステム。