JPS62109136A - 論理回路シミユレ−シヨン方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＡＮＤゲートあるいはＯＲゲートなどの基本
論理素子で実現されるデジタル論理回路装置のシミュレ
ーション方法に関する。

〔発明の背景〕

論理回路シミュレーションを高速に実施する方法として
、特開昭５９−１４８９７１号公報に示される方法があ
る。これは、論理回路シミュレーション実行速度は遅い
が、論理回路動作経過が詳細に計算される基本論理素子
を用いた論理回路モデル１と、論理回路シミュレーショ
ン実行速度は字いが、論理回路動作経過が機械語命令に
より操作可能な論理回路構成要素に限って計算される論
理回路モデル２を用意し、テア＞１−プログラムを用い
て論理回路モデル２により試験対象範囲以外の機械語命
令を実行し、論理回路モデル１での実行を指示する機械
語命令を検出したならば、制御を移し論理回路モデルＬ
で試験対象機械語命令を実行し、論理回路モデル１での
実行停止を指示する機械語命令を検出したならば論理回
路モデル２に制御を移し、テスト結果を判定する機械語
命令を実行するというものである。この方法によれば、
機械語命令の組合せで構成したテストプログラムを用い
て高速に論理回路シミュレーションを実現できるが、テ
ストプログラムの中の試験対象範囲となる機械語命令の
前後に論理回路シミュレーションと論理回路モデル実行
の切換えを行う機械語命令を加えなければならない不便
さがある。

〔発明の目的〕

本発明の目的は、機械語命令の組合せで構成したテスト
プログラムを用いて論理回路シミュレーションを実行す
る場合、試験対象範囲を限定するための改造をテストプ
ログラムに加えないで論理回路をシミュレーションする
方法を提供することにある。

〔発明の概要〕

論理回路シミュレーションの目的は、デジタル論理装置
を製造する前に汎用目的コンピュータ上に論理回路モデ
ルを構築し、これが正しく動作するか否か確認すること
にある。論理回路モデルを動作させるには、製造された
デジタル論理装置を動作させる方法と同様に行うことが
確実であり有効である。すなわち、デジタル論理装置を
動作させる機械語命令の組合せで構成したテストプログ
ラムを用いて論理回路モデルを動作させることが行われ
る。

テストプログラムは、デジタル論理装置自身のメモリ上
で実行され、デジタル論理装置自身の機能がプログラム
を構成する機械語命令の組合せにより自動的に確認され
る。すなわち、テストプログラムは、機能を確認するた
めに、装置が所望の状態に導く機械語命令群と、確認す
入き機能を動作させる機械語命令群と、期待通り機能が
動作したか否か判定する機械語命令群とからなる手続き
で構成される。各機械命令群を、それぞれ初期設定部、
テスト実行部、結果判定部と呼ぶ。

本発明は、論理回路シミュレーション速度は遅いが、論
理回路動作経過が詳細に計算される基本論理素子を用い
た論理回路モデル１と、論理回路シミュレーション実行
速度は早いが、論理回路動作経過が機械語命令により操
作可能な論理回路構成要素に限って計算される論理回路
モデル２とを用いることは先の文献に示されている方法
と同様であるが、テストプログラムの初期設定部と結果
判定部の機械語命令実行を論理回路モデル２で行い、外
部から予め与えられるテスト対象機械語命令を論理回路
モデル２が認識したならば、テスト対象機械語命令の実
行を論理回路モデル１で行うようにしたことである。即
ち、論理回路モデル２がテスト対象機械語命令を認識し
たならば、論理回路モデル２の論理回路構成要素の信号
値が論理回路モデル１の対応する基本論理素子の信号値
として用いられ、テスト対象機械語命令を論理回路モデ
ル１で実行する。テスト対象機械語命令を実行したのち
、今度は基本論理素子の信号値が対応する論理回路モデ
ル２の論理回路構成要素の信号１＋ｆｉとして設定され
、結果判定部の機械語命令が実行される。

〔発明の実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明で用いられる論理回路モデルの概略構成
を示している。第１図において、１は論理回路モデル１
．２は論理回路モデル２．３は擬似レジスタ、４は擬似
メモリであり、これらは汎用目的コンピュータ上に構築
される。擬似レジスタ３と擬似メモリ４は論理回路モデ
ル１および論理回路モデル２に共有されて、いずれから
も参照・更新される。

論理回路モデル１は、ＡＮＤゲート・ＯＲゲートなどの
基本論理素子を用いて構成されるが、擬似レジスタ３に
ついては、第２図の６のようなｎビットレジスタ素子が
用いられる。このレジスタは、端子Ｃの信号が０か６１
に変化した時、端子Ｄｏ　ｒ　Ｄ、ｒ・・・Ｄｎ−、の
信号の値がレジスタに取込まれ、保持されると同時に出
力端子Ｑｏ、Ｑ１゜・・・Ｑｎ−□の接続先の素子の入
力端子に伝えられる。

出力端子の接続先の素子をシンク素子と呼ぶ。

汎用目的コンピュータの主記憶装置上に、第２図のレジ
スタがどのように格納されるかを第３図に示す。第３図
の７は素子の接続関係を示す素子接続表、８は該当レジ
スタの入出力端子の値を格納している素子信号値表であ
る。素子接続表７は素子の種類、信号が入力端子から出
力端子に伝わるのに費す時間を示す素子ディレィ、入力
信号値と出力信号値を格納する素子信号値表８のアドレ
ス、各出力端子に対応するシンク素子の素子接続表のア
ドレスを保持している。

第１図の論理回路モデル１は、素子の接続関係が素子接
続表７で、素子の状態が素子信号値表８で各々表現され
る。なお、擬似メモリ４についても、素子接続表７と素
子信号値表８とによって全く同様に表現される。メモリ
の語数１語当りのビット数は、素子の種類により判別さ
れる。

第４図は、擬似メモリ４上に格納されるテストプログラ
ム、第５図は論理回路モデル２識別素子の表現例である
。機械語命令は２進数で表現されて擬似メモリ４に貯え
られる。この時、テスト実行部の機械語命令の認識につ
いて、本実施例では論理回路モデル２にテスト機械ｉ７
５命令を本論理回路シミュレーションを実行する時に予
め与えることにより、テスト実行部を判別できるように
しである。論理回路モデル２で機械語命令を実行し、予
め与えられたテスト対象機械命令と一致したならば、論
理回路モデル２における論理回路シミュレーションの終
了を指示する。論理回路モデル１でテスト対象命令の実
行が終了すると、第５図に示す論理回路モデル２ｒａ別
素子への信号変化が生じたのと同様の効果を生ずる。こ
の手順について。

第６図、第７図および第８図を用いて説明する。

第６図の１１はタイムループと呼んで、論理シミュレー
ションにおける時刻管理を行うための機構である。すな
わち、夕；′ｌ、ループの各スロットは、論理シミュレ
ーション上での経過時間単位に相当し、出力端子の信号
変化がいつシンク素子に伝搬するかをタイムループに接
続されたイベントレコードによって表現する。具体的な
手順を第７図に示す。論理シミュレーション上での経過
時間を示す時間が時刻Ｔの時、タイムループ上の時刻Ｔ
に対応するスロットにつながっているイベントレコード
１２を取出し、示された素子アドレスの素子に信号値を
伝え、出力信号値を計算し前の信号値と異なる時は、シ
ンク素子に伝えるべき信号値と第３図の素子接続表７か
ら求めたシンク素子アドレスをイベントレコードに格納
し、素子ディレィＤを現在時刻Ｔに加えた時刻Ｔに対応
するタイムループのスロットにつなげる。

取出されたイベントレコードの素子アドレスの素子が第
５図の論理回路モデル２Ｔ１ｉ別素子１０を示すときは
、第８図に示されるプログラムが実行される。このプロ
グラムの実行開始アドレスおよび実行に必要なデータの
アドレスは論理回路モデル２識別素子１０によって与え
られる。このプログラムの実行結果は擬似レジスタ、擬
似メモリに直接書込まれる。擬似メモリ４がら取出した
機械語命令がナス１一対象として指定した命令の時、論
理回路モデル２による論理シミュレーションを終了し、
内容が更新された擬似レジスタのシンク素子を素子ディ
レィ０でタイムループに接続する。

以上の手順によって、あらかじめ設定した時刻に到達す
る事で論理シミュレーションが論理回路モデル１と論理
回路モデル２を用いて進められる。

なお、論理回路モデル２識別素子をイベントレコードに
登録することは、テスト対象命令の実行終了を監視する
ことによって行っている。

〔発明の効果〕

以りのへたごとく、本発明によれば、テストプログラム
を直接論理回路シミュレーションに用いる場合、試験対
象範囲を限定するための改造を加えることなく試験対象
機械語命令を外部から与えることにより、詳細な論理回
路シミュレーション結果を計算したい機械語命令群につ
いてのみ、ＡＮＤゲートあるいはＯＲゲートなどの基本
論理素子で構築された論理回路モデル１を用いて１倫理
回路シミュレーションを行い、詳細な論理シミュレーシ
ョンを行うための論理回路を所望の状態に導く機械語命
令群、期待通りの結果が得られたか確認するための機械
語命令群は、機械語命令によってのみ操作されるレジス
タ、メモリに限って計算される論理回路モデル２を用い
て高速に論理回路シミュレーションすることができる。

テストプログラムは、試験対象機械語命令を限定するた
めの改造を必要としないため、論理回路シミュレーショ
ンへ信頼性の高いテストデータの提供が可能である。

【図面の簡単な説明】

第１図は本発明で用いる論理回路モデルの構成図、第２
図は論理回路モデル１におけるレジスタ構成図、第３図
は汎用目的コンピュータ上での素子表現図、第４図は本
発明によるテストプログラムの構成図、第５図は論理回
路モデル２識別素子の表現図、第６図は論理シミュレー
ションの時間管理機構概念図、第７図は論理シミュレー
ション手順を示す流れ図、第８図は論理回路モデル２の
論理回路シミュレーション手順を示す流れ図である。 １・・・論理モデル回路１．２・・・論理モデル回路２
．３・・・擬似レジスタ、　４・・・擬似メモリ、５・
・・基本論理素子、　　６・・・擬似レジスタ。 ７・・・素子接続表、　８・・・素子信号値表、９・・
・テストプログラム、　　１０・・論理回路モデル２識
別素子、　　１１・・・タイムループ、１２・・・イベ
ントレコード、　　１３・・・テスト対象機械語命令。 代理人弁理士　　小　川　勝　男 第５図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. （１）汎用目的コンピュータ上に、ＡＮＤゲートあるい
   はＯＲゲートなどの基本論理素子で実現される論理回路
   装置と等価な論理回路モデルを形成し、機械語命令を組
   合せて構成されたテストプログラムを前記論理回路モデ
   ルに与えて論理回路動作を行わせる論理回路シミュレー
   ション方法において、上記論理回路モデルとして、一つ
   は論理回路を構成するＡＮＤゲートあるいはＯＲゲート
   などの基本論理素子すべての出力信号値が与えられたプ
   ログラムの各機械語命令の実行により変化する経過を逐
   一計算する論理回路モデル１と、他の一つは論理回路装
   置のレジスタ、メモリなど各機械語命令で操作可能な論
   理回路構成要素に限って機械語命令の実行により変化す
   る経過を計算する論理回路モデル２を用意し、テストプ
   ログラムの初期設定と結果判定の機械語命令実行を論理
   回路モデル２で行い、外部から予め与えられているテス
   ト対象機械語命令を論理回路モデル２が認識したなら該
   テスト対象機械語命令の実行を論理回路モデル１で行う
   ことを特徴とする論理回路シミュレーション方法。