JPH035801A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、模擬入力を用いてプログラムをシミュレーシ
ョン動作させるプログラマブルコントローラに関する。

〔従来の技術〕

一般にプログラマブルコントローラ（以下ＰＣれて、制
ｉａｐを行なっているが、これらの制御内容はあらかじ
めプログラムされる。

しかしながら、この制御内容についての動作は、プログ
ラム時の誤り、考え方の誤り等があるため必ずしも思っ
た通りの動作をしないことが多い。

このため、実際の運転に先立ち、シミュレーションを１
テなうのが一般的である。

第１６図（ａ）は、従来から一般的に行なわれている例
を示すもので、１はＰＣｌ３は外部負荷機器、２−は、
該負荷機器３と連携して動作するリミットスイッチであ
るが、ＰＣからの駆動信号によって外部負荷３が動作し
、この動作開始から所定時間後にリミットスイッチ２−
が動作するといった連携動作ではこれら実機器を接続し
てシミュレーション運転すると危険であるため１、この
代りにテスト用入力スイッチ２−を用いてＰＣ単体でシ
ミュレーションを手操作で行なうものである。

しかし、テスト用入力スイッチ２−を外付で準備しなけ
れば不便なものであるため、特開昭５６−８５１０４号
のように、ＰＣに内蔵させて、外付準備の必要のないも
のもある。さらに特開昭６３−２１９００６号において
は、あらかじめプログラムによってテストする入力スイ
ッチの番号等を登録し、参照しながら行なうもので、テ
スト用入力スイッチは不要である。

〔発明が解決しようとする課題〕

しかしながら、これら上記従来技術は、第１６図（ｂ）
に示すように負荷が動作してから、リミットスイッチが
動作するまでの遅れ時間が厳密に管理されるシーケンス
プログラムではシミュレーションを正確にできないとい
う大きな欠点があった。

即ち、前者（第１６図）ではテスト用スイッチが手操作
であるため、細かいタイミングでの操作はできず、また
、後者は登録された内容が即座に入力に与えられるため
、前者と同様に所定タイミングをとることが困難である
。

従って、遅れ時間が管理される種類のプログラムではシ
ミュレーションによって内容が正しいかどうかは判定が
不可能である。

本発明の目的は、上記欠点を解決することにある。

〔問題点を解決するための手段〕

上記目的を達成するため本発明では、外部入力機器から
入力信号を取り込む入力部、外部負荷へ駆動信号を提供
する出力部、シーケンスプログラムが記憶されるメモリ
、上記各部に接続されて上記プログラムに基づいて演算
を行なう中央演算処理部、上記中央演算処理部に接続さ
れ所定の遅延時間が設定された遅延要素を設け、模擬動
作時に上記中央演算処理部の演算結果を上記遅延要素を
介して所定の遅れ時間をもたせて入力信号として上記中
央演算処理部にフィードバックするようにしたものであ
る。

又、遅延要素に上記遅延時間の代わりに中央演算処理部
からの演算結果発生からの経過時間を計時する機能を持
たせ、メモリ内の模凝人カプログラムに設定された遅延
時間と遅延要素の計時時間を比較して必要なタイミング
に中央演算処理部の演算結果を該当の入力信号としてフ
ィードバックするようにしたものである。

〔作用〕

遅延要素は受１ｇシた演算結果を模擬動作時に設定され
た遅延時間の遅れをもって入力信号としてフィードバッ
クがなされる。又、計時機能をもたせた遅延要素では、
この要素の計時時間と模凝人カプログラムに設定された
遅延時間とを比較して所定タイミングで演算結果をフィ
ードバックがなされ、模擬動作シミュレーションのため
の適切な遅れタイミングの設定が可能となる。

〔実施例〕

以下、本発明の第１実施例を第１図〜第１０図を用いて
説明する。

第１図は全体構成を示すブロック図で、１はＰＣ（プロ
グラマブルコントローラ）、２ａ、２ｂ。

苺のチゼタリング等を除去する入力部、６はシーケンス
プログラムの内容に従って演算処理を行なうＣＰＵ　（
中央演算処理装置）で、５は上記ＣＰＵの演算結果を外
部負荷３に伝えるための出力部、７はあらかじめシーケ
ンスプログラムおよび模擬入力のためのプログラムが記
憶されたユーザＲＡＭ（メモリ）、８はシステムブコグ
ラムが記憶されたＲＯＭ（Ｒｅａｄ　　０ｎｌｙ　　Ｍ
ｅｍｏｒｙ）て上記各部を総括的に動作制御するもので
ある。

９及び１０は遅延回路（遅延要素）及びオアゲートで複
数の外部機器の入力点数に対応した数だけ有する。

上記遅延回路９は次の構成からなる。１１は、ラッチ素
子で、前記ＣＰＵ６に接続された制御信号線１５、選択
信号線１４と、データバス１６を介して、シミュレーシ
ョンで用いるための前記ＣＰＵ６の演算結果（入力番号
・遅延時間等）が記憶される。１２はアンドゲートで、
上記ラッチ１１の出力と図示していないところの発振部
からのパルス信号を信号線１７より受け、その論理積出
力でデータバス１Ｇを介してＣＰＵ６からカウンタＩ３
にあらかじめセットされた遅延時間データをデクリメン
）　（−１）　Ｌ、、そのデータ値が１１０１１になる
と遅延時間出力信号線１Ｂにハイレベルの信号“′１パ
を出力する。同時にカウンタのデクリメントを中止する
ものである。前記遅延時間出力信号線１８は、前記オア
ゲート１０の一端に接続されている。

第２図は第１図における付属回路１９の構成図であり、
６１はユーザメモリ７内の所定アドレスを指定するため
のプログラムカウンタ、６２はユーザメモリ７内から読
出された内容くオペレーションコードて命令と１１０８
号からなる）を記憶するラッチで、６３はこの内容の命
令部分をデコートするデコーダ、６４は上記内容のうち
１１０８号をデコードするデコーダ、６５は遅延時間デ
ータを記憶するラッチである。

以上の構成において、その動作を第２図〜第１Ｏ図によ
り説明する。

第３図はユーザＲＡＭ７の内容を示す。即ち、記悟内容
は模１疑動作時の模擬入力を作るための模擬入力プログ
ラムと、シーケンスの実際の動作及び＋’Ａ　ＩＤ動作
を行なわせるシーケンスプログラムからなっている。第
３図（ａ）はユーザＲＡＭ７内の各アドレスの内容を示
しており、同図（ｂ）はこれをラダー図で示したもので
ある。模擬入力プログラム部分において長丸で囲んだ部
分（ＸＩｏ。

０．５等）は演算結果の出力を入力端に出力すると定義
されている。ここでＸＩＯは入力ナンバーで０．５は遅
延時間を意味する。

第４図は第３図（ａ）の内容を定義したもので、第３図
（ａ）のアドレス１００２．１００３と１００５．１０
０６は第４図（ａ）で示され、アドレス１００１と１０
０４は第４図（１＋）で示される。即ち第３図（ａ）の
ＬＯＡＤ、ＯＵＴ　Ｉは命令コード、Ｙ２Ｏ，Ｙ５１は
出力ナンバー、ＩＯ・０３は入力ナンバー、０．５・０
．０３は遅延時間データを示す。第４図（ａ）は模擬入
力プログラムの模擬入力を作る部分を表わし２ワード４
バイトで構成され、第４図（ｂ）は模擬入力プログラム
の一部分およびシーケンスプログラムの各命令の構成を
表わす。

次に第３（２Ｎのラダー図で示されろプログラムの動作
について以下の図面を用いて説明する。先ず、第５国に
おいて、電源段が人される（ステップ１００）と、シス
テムに必要なイニシャライズ処理（１０１）がなされて
各出力を０ＦＦ（”Ｏ”出力）とする。続いてプログラ
ムカウンタ（第２図で６１）が初期にセットされ（１０
２）ユーザメモリ７の先頭（第３図てアトしス１００１
）が指定される。従ってユーザメモリ（アドレス１００
１）の内容（オペレーションコード）が読出されて演算
が行なわれる（１０３）。この場合、オペレーションコ
ードがＬＯＡＤ　　Ｙ２Ｏであるから「出力Ｎ０５０の
０Ｎ１０ＦＦ　（”１”か“Ｏ”か）情報を読出せ」と
いう命令であり、第６図の処理がなされる。第６図では
読出処理された結果（Ｙ２Ｏの内容）がＣＰＵ６に有す
るレジスタＡＣＣに記憶される（１０７）、続いて再び
第５図に戻って、ステップ１０４で上記演算が終了した
か否かのチエツクが行なわれ、終了でなければステップ
１０５てプログラムカウンタ６１を歩道させ、ユーザメ
モリの次のアドレス（例えばアドレス１００２）の内容
を読出す。

この場合アドレス１００２のオペレーションコードは０
ＵＴＩ、１０，０．５であって第１０図のフローに従っ
てＯＵＴ工命全命令処理される。

ここで、０ＵＴｒ、命令は、オペレーションコードに示
された入力ＮＯＩ　Ｏ（ＩｌｏＮＯ）に対し、これまで
の演算結果（ＡＣＣに記憶されたもの）がＯＮ（“◆”
）レベルなら続いて記憶された遅延時間（０，５）デー
タで示された時間後にＯＮレベルを出力させると定義さ
れており、具体′的には次のように実行される。

Ｑ 先ず、第含図において、プログラムカウンタ６１を歩進
させ第３図アドレス１００３の遅延時間データ（０，５
）を読出しておき（１０９）、ＡＣＣの内容をチエツク
する（１１０）。もし１１１　ＩＴであるなら次に進み
、ラッチがセットされているか否かをチエツク（１１１
）　Ｌ／、セットされていなければ上記で読出しておい
た遅延時間データ（０，５）をカウンタ１３（第１図）
にセットする（１１２）。続いてデクリメント計数許可
をラッチ１１に対し行なう（１１３）。

また、ステップ１１１のチエツクにおいてラッチがセッ
トされていれば何もせずの部（第６図）へと進む。

一方、】１０において、ＡＣＣの内容が“Ｏ”であるな
らラッチ！１に対しデクリメント計数禁止を行ない（１
１４）、引続いて前記読出しておいた遅延時間データを
カウンタ１３にセットし、遅延時間出力信号線！８を“
０”　（ＯＦＦ）させ、第１０図の処理を終了させるも
のである。

このような動作の繰返しによって模擬入力プログラムの
演算処理が行なわれて各入力に対応する演算結果が各ラ
ッチに深持された状態で通常のシーケンスプログラムに
よりシミュレーションの処理が行なわれる。

なお、第３図において模擬入力プログラムのステップ１
００１のＹ２Ｏの０Ｎ１０ＦＦ状態は、同図のラダー図
のシーケンスプログラム部分のＹ２Ｏの出力結果である
。この両プログラムにおける２種のＹ２Ｏは第１５図の
外部負荷３とこれに連動した接点２ａの間係を作り出す
ことができる。

なお、第７図、第８図、第９図は第５図のステップ１０
３の演算処理の池の具体例を示し、それぞれＡＮＤ命令
。ＯＲ命令、ＯＵＴ命令を示す。

また、遅延時間は、第１図に示す信号線１７のパルス源
となる発振部の基準パルスの幅時間で決定されるもので
、実施例では、０．１秒としたが、０゜０１秒、１秒な
どパルス幅を変えて種々変えることにより最長Ｍ延時間
を変えることが可能である。

また、遅延時間データを０″゛に設定することにより、
演算出力結果を遅延時間なしに入力信号として与えるこ
とが可能である。

次に本発明第２実施例を第１１図、第１２図を用いて説
明する。第１１区で第１図と異なる点は、遅延回路２０
（遅延要素）の具体構成と入力信号出力結果を記憶する
記憶部２１を備えていることである０Ｍ延回路２０の具
体構成は第１２図に示される。第１図と同一部分は同一
符号で示す。２２はカウンタ１３からの遅延時間の結果
を出力するスリーステートバッファである。この実施例
では、先ず全ての外部入力機器等の入力信号をシステム
プログラムの動作によりあらかじめ入力部４、ＣＰＵ６
を介して取込んで記憶部２１の入力信号記憶部２１−ａ
に記憶させる。

摸１賢人カプログラム、あるいはシーケンスプログラム
実行の際は、この記憶された入力信号内容で演算処理を
行なう、また、この演算結果の出力は上記記憶部２１の
出力結果記憶部２１−ｂに記憶されすべてのプログラム
の実行が終了した時、該記憶部２１の出力結果内容を出
力部５に出力させるものである。この第２の実施例では
、前記第１の実施例と同様に入力点数に対応した数だけ
遅２１を介してデータバス１６を通してＣＰＵ６に読み
出した後、ＣＰＵ５から入力信号記憶部２１−ａに出力
する点が異なる。

すなわち、先の第１の実施例は遅延回ＩＩＪ９からの出
力をオアゲート１０に戻しているがこの第２の実施例は
ＣＰＵ６を介して入力信号記憶部２１−ａに戻すもので
ある。

次に本発明の第３実施例について第１３図、第１４図を
用いて説明する。

この実施例は先の第２の実施例と同様すべての外部入力
機器等の入力信号をＣＰＵを介してあらかじめ取込み記
憶部２５の入力信号記憶部２５−ａに記憶させる方式で
あるが、第２の実施例と異なる点は、遅延回路を各入力
点毎に個々に設けず１鞘の時間計数部２６を設けた点に
ある。

第１３図において、第１図に示される部分と同一部分は
同一符号を付して示す、２３はパルス信号を受けて時間
を計時しているカウンタ、２４はカウンタ２３の出力結
果をデータバス１６に出力するスリーステートバッファ
である。２５は記憶部で入力信号記憶部２５−ａと出力
結果記憶部２ｉ５−ｂはそれぞれ第１１図の２１−ａ、
２１−ｂに相当する。２５−Ｃは記憶部２５の所定エリ
アに設けられた経過時間記憶部で、複数入力点の各々に
対・応させた複数部分（第１５図でＮｏ１．Ｎ。

２等）からなり、さらに、第１５図に示すように各部分
はカウンタ値記憶部（２５−Ｆ）と経過時間（２５−Ｄ
）とこの時間の記憶有無を示すフラグ（２５−Ｅ）の部
分から構成され、カウンタ２３で計時されている時間を
必要に応じて記憶する。

上記カウンタ２３、バッファ２４、経過時間記憶部２５
−Ｃで計数部２６を構成する。

計数部２６は、ＣＰＵ５により所定演算結果“′１”の
発生（出力）からの経過時間をこの演算結果を入力信号
として取込む該当の入力点に対応する部分に記憶する。

そしてユーザメモリ７内の模１皺人カプログラムのオペ
レーションコードに設定された遅延時間データと上記記
憶された経過時即ち、“１″レベルにする）ものである
。

上記動作をフローチャートで説明すると第１４図に示す
処理となる。まずステップ１２２でプログラムカウンタ
を歩進させ遅延時間データを読出し・ておき、これまで
の演算結果（ＡＣＣの記憶（直）をチエツクしく１２３
）、“Ｉ　１１ならば次に経過時間記憶部２５−Ｃの経
過時間２５−Ｄの最上位ビットに設けたフラグをチエツ
ク（１２４）する。

このフラグがセットされていなければこの出力について
は経過時間の計測がなされてないのであるから、次にカ
ウンタ２２の値をスリーステートバッファ２３を介して
読出しく１２５）、この値をカウンタ値時間記憶部（２
５−Ｆ）の該当入力番号（Ｎｏ１）対応部分の経過時間
（２！５−Ｄ）に書き込む（１２６＞、そしてフラグを
セット（１２７）し０部に戻り比続いて次のオペレーシ
ョンコードに対する演算処理に備える。

また、ステップ１２４においてフラグがセットされてい
るならば、以前から経過時間測定が既に始まっているこ
となのでカウンタ値をスリーステートバッファ２３を介
して読出しく１２Ｂ）前回記憶されたカウンタ値記憶部
（２５−Ｆ）の値を減算しく１２９）、この減算結果と
前回までの経過時間の値を加算して今回まてのＴｏ　ｔ
ａ　ｌの経過時間を算出して経過時間２５−Ｄに記憶さ
せるとともに（１３０）、模擬プログラムのオペレーシ
ョンコード内の遅延時間データと比較しく１３１）、遅
延時間データ以上であるなら該当する入力信号記憶部２
５−ａｌど“１″を書込み（１３２）、０部に戻る。な
お、１２日においてカウンタ値はカウンタ値記憶部２５
−Ｆに更新して記憶される。

一方、ステップ１２３において、これまでの演算結果が
１４０”であるなら、経過時間記憶部に“０″を書込み
（１３’３）、さらにそのフラグをリセットしく１３４
）該当する入力に１（０１１を書込み（１３，５）次い
でのに戻る。ステップ１２から■までのフローはこの演
算が終了するまでサイクリックに繰り返しながら実行さ
れる。

尚、経過時間記憶部２５−Ｃ１経過時間２５−Ｄ、フラ
グは２５−Ｅ、カウンタ値記憶部２５−Ｆは第１５図に
示すように配置しており、入力点数分に対応させた（Ｎ
ＯＩ、ＮＯ２，・１旧・・）ものである。また、フラグ
２５−Ｅと経過時間２５−Ｄは、同じ記憶部のため、上
記した前回までの経過時間の値を加算する場合や、比較
する場合はフラグ２５−Ｅをマスクして行うものである
が、専用の記憶部を他に設けても良い。

以上のようにして一組の計数部により演算結果に遅延時
間を持たせて必要な各入力部に出力することができ微妙
なタイミングにおける模擬動作（シミュレーション）が
行なえる。

また、遅延時間データを０にすれば時間遅れなく入力部
に信号を送ることが可能である。

さらに各実施例では入力部に遅延時間を持たせて信号を
出力するものであるが、出力部についても同様の方法で
実施できる。

また、模擬入力プログラム（シミュレーションプログラ
ム）はシミュレーションが終了すれば除去するものであ
るが、必要に応じて残すことも可能である。

〔発明の効果〕

本発明によれば、外部に実機器を接続することなく、Ｐ
Ｃ単体で細かい遅延タイミングを含んだ模擬動作を正し
く行うことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック構成図、第２
図はその付属回路のブロック構成図、第３図は実施例の
プログラム説明図、第４図は実施例のオペレーションコ
ードの形態を示す図、第５図は一連の動作を説明するた
めのフローチャート図、第６図は同じ＜ＬＯＡＤ命令の
動作フローチャート図、・第７図は同じ＜ＡＮＤ命令の
動作フローチャート図、第８図は同じ＜ＯＲ命令の動作
フローチャート図、第９図は同じ＜　Ｏ’Ｕ　Ｔ命令の
動作フローチャート図、第１０図は同じ＜０ＵＴＬ命令
の動作フローチャート図、第１１図は本発明の第２の実
施例のブロック構成図、第１２図は同じく第１１図にお
ける遅延回路の構成図、第１３図は本発明の第３の実施
例を示すブロック構成図、第１４図は同じく動作を説明
するフローチャート図、第１５図は記憶部の詳細説明図
、第１６図は従来技術の説明図である。 ９：遅延回路、１０ニオアゲート、２２ニスリーステー
トバツフア、２３：カラン・夕、２ａ・・・・・・２ｎ
：外部入力傭器、３：外部負荷、４：入力部、５：出力
、部、６：中央演算処理部、？、２１．２５：メモリ、
９１２０１２６：遅延要素。 茅 ３ 図 （（１） （ｂ） 第 図 第 ０ 閏 第 凹 第 図 第 図 第 凹 第 ！１ 図 第 ２ 凹 第 ｔ３ 凹 第 ４ 図

Claims (1)

1. 【特許請求の範囲】 １、制御対象の入力情報を受ける入力部、制御対象を制
   御する演算結果を出力する出力部、制御プログラムが記
   憶されるメモリ、上記プログラムに基づいて演算を行な
   う中央演算処理部、所定の遅延時間が設定された遅延要
   素を設け、模擬動作時に上記中央演算処理部の演算結果
   を所定の遅れ時間を持たせて該当の制御対象の入力情報
   として上記中央演算処理部にフィードバックする遅延要
   素を設けたことを特徴とするプログラマブルコントロー
   ラ。 ２、制御対象からの入力情報を記憶する入力情報記憶部
   、制御対象を制御する演算結果を記憶する出力結果記憶
   部を備え、模擬動作時に上記中央演算処理部の演算結果
   を上記遅延要素を介して所定の遅れ時間を持たせて該当
   の制御対象の入力情報として上記入力情報記憶部に伝達
   することを特徴とする請求項１記載のプログラマブルコ
   ントローラ。 ３、上記メモリにはシーケンスプログラム及び模擬プロ
   グラムが記憶され、模擬プログラムの実行により上記遅
   延要素に所定の遅延時間が設定されることを特徴とする
   請求項１又は２記載のプログラマブルコントローラ。 ４、制御対象からの入力情報を受ける入力部、制御対象
   を制御する演算結果を出力する出力部、シーケンス及び
   模擬プログラムが記憶されるメモリ、上記各部に接続さ
   れて上記プログラムに基づいて演算を行なう中央演算処
   理部、模擬動作時に上記中央演算処理部の演算結果発生
   からの経過時間を計時すると共に、所定の制御対象の演
   算結果の経過時間が上記模擬プログラムの所定制御対象
   について設定された値になった時、その演算結果を入力
   情報として上記中央演算処理部にフィードバックする遅
   延要素設けたことを特徴とするプログラマブルコントロ
   ーラ。 ５、上記遅延要素は上記経過時間を計数する計数器と、
   この計数器の内容に基づいて所定の制御対象についての
   経過時間を記憶する経過時間記憶部から構成されたこと
   を特徴とするプログラマブルコントローラ。