JP3135357B2 - 遅延シミュレーション装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路設計時に行う論理
シミュレーションにおいて、各論理ゲートの遅延時間に
基いて論理回路の遅延シミュレーションを行う方式に関
する。

【０００２】

【従来の技術】近年の集積回路の大規模化に伴い、回路
設計が複雑化してきているため、回路の実装前に論理シ
ミュレーションを行う必要性が高まってきており、高速
で精度の高い論理シミュレーションが望まれてきてい
る。

【０００３】論理シミュレーションとしては、例えば論
理ゲートの遅延を考慮した遅延シミュレーションが知ら
れている。この遅延シミュレーションは、シミュレーシ
ョンの対象となる論理回路に任意の入力値を入力するこ
とにより対象論理回路から出力される出力値の正誤性を
シミュレーションするものに比べ、遅延時間の計算に大
きなオーバーヘッドを生じるため、大規模な集積回路の
論理シミュレーションを行うには、非常に時間がかか
る。

【０００４】遅延シミュレーションを行う場合には、数
学的に表現されたシミュレーションモデルを作成し、こ
のモデルにより行う。シミュレーションモデルとして
は、第１に、主に回路の接続部分の検証を行うのに用い
られ、被シミュレーション論理回路の各論理ゲートにか
かる遅延時間を一定時間に固定して、この遅延時間に基
いてクロック発生時毎に各論理ゲートの出力値を算出す
る単位遅延モデルがある。

【０００５】この単位遅延モデルの遅延時間は、クロッ
ク発生の間隔時間を単位時間とし、この単位時間の倍数
として表される。単位遅延モデルによれば、遅延時間を
単位時間の倍数で表すことができるため、遅延時間の算
出にかかるオーバーヘッドが小さく、高速なシミュレー
ションを行うことができる。

【０００６】第２に、任意の論理回路から出力される信
号がフリップフロップ（ＦＦ）のクロック入力端子また
はリセット入力端子に接続されているような非同期回路
の検証を行うのに用いられ、上記した単位時間経過途
中、すなわちクロックの発生時以外の時期に発生したイ
ベントをシミュレーションできる詳細遅延モデルがあ
る。この詳細単位遅延モデルによれば、対象論理回路の
遅延時間を設計時の規格通りに設定できるため、単位遅
延モデルに比べて精度の高い遅延シミュレーションを行
うことができる。

【０００７】一方、論理シミュレーションの対象となる
論理回路には、同期回路、非同期回路、及び同期回路と
非同期回路の合成回路がある。同期回路は、論理回路の
開始、論理素子へのデータの入出力などの動作を一定の
基準タイミングに同期させて行わしめる回路である。信
号が回路を伝搬する際に生ずる遅延は、回路の論理段数
の違いなどによって信号間で異なるが、この遅延の差で
生ずる誤動作を防ぐ目的で用いられる。

【０００８】同期回路は、回路設計時にタイミング設計
が容易である。例えば、組み合せ回路と複数のフリップ
フロップで構成された順序回路において、フリップフロ
ップのクロック端子に共通の基本クロック信号を用いた
モデルで表すことができる。

【０００９】一方、非同期回路は、回路全体にわたって
同期をとらず、前段の動作の完了が次段の状態を決めて
ゆくような回路であり、例えば、フリップフロップの出
力信号が次段のフリップフロップのクロック端子に入力
されるような回路である。この非同期回路は、回路設計
時にタイミング設計が困難であるが、上記した同期回路
に比べて素子自体の持つ遅延時間ぎりぎりまで動作速度
を上げるように設計することが可能である。しかし、大
規模な回路を非同期回路で構成することは素子数の増大
の点でも難しいため、タイミング設計の容易さから全体
的に同期回路を用い、部分的に非同期回路を用いるのが
一般的となっている。

【００１０】ここで、同期回路と非同期回路の合成回路
のシミュレーションを行う場合、回路全体の遅延時間、
特に非同期回路の遅延時間を詳細に検証するために、回
路全体を詳細遅延モデルを用いてシミュレーションを行
っている。

【００１１】

【発明が解決しようとする課題】しかし、詳細遅延モデ
ルを実現するためには、各論理回路の遅延時間を算出す
る手段と、各論理回路の遅延時間を登録するタイミング
ホイールを用いなければならず、オーバーヘッドが大き
く、高速処理には適さないという欠点がある。また、一
時刻で同時に処理できる論理ゲートの数が減少するた
め、処理のオーバーヘッドが相対的に増加する。この結
果、単位遅延に対して詳細遅延は約１０倍遅くなると言
われている。

【００１２】そこで、本発明は、前記問題点に鑑みてな
されたものであり、非同期端子を含む順序回路におい
て、同期回路をクロック発生時間単位にシミュレーショ
ンすると共に、非同期回路を各論理ゲートの遅延時間に
基いてシミュレーションすることにより、高速で信頼性
の高い遅延シミュレーションを行える技術を提供するこ
とを技術的課題とする。

【００１３】

【課題を解決するための手段】本発明は、前記課題を解
決するために以下のようにした。これを図１の原理図に
基いて説明する。

【００１４】本発明においては、回路分割部１、第１の
シミュレーション部２、第２のシミュレーション部５、
評価部６、制御部７とを備える遅延シミュレーション装
置とした。

【００１５】ここで、前記回路分割部１は、遅延シミュ
レーションの対象となる順序回路を、１乃至複数の同期
回路からなる同期回路群と、１乃至複数の非同期回路か
らなる非同期回路群とに分割するものである。前記第１
のシミュレーション部２は、クロック発生間隔を単位時
間として同期回路の遅延シミュレーションを行うもので
ある。

【００１６】前記第２のシミュレーション部５は、各非
同期回路に固有の遅延時間を単位時間として非同期回路
の遅延シミュレーションを行うものである。前記評価部
６は、前記第１のシミュレーション部２及び前記第２の
シミュレーション部５による遅延シミュレーションの結
果に基づいて各回路の動作を評価するものである。

【００１７】前記制御部７は、前記した各部を制御する
ものである。例えば、制御部７は、前記回路分割部１に
対して順序回路を同期回路群と非同期回路群とに分割す
ることを指示する。続いて、前記制御部７は、信号の入
力先回路が同期回路か非同期回路かを識別する。信号の
入力先回路が同期回路であると識別した場合は、制御部
７は、第１のシミュレーション部２に同期回路の遅延シ
ミュレーションを指示する。一方、信号の入力先回路が
非同期回路であると識別した場合は、制御部７は、第２
のシミュレーション部５に非同期回路の遅延シミュレー
ションを指示する。さらに制御部７は、評価部に対し
て、遅延シミュレーションの結果に基づいて各回路の動
作を評価することを指示する。また、上記した遅延シミ
ュレーション装置は、各非同期回路に固有の遅延時間を
算出する遅延計算部３と、前記遅延計算部３によって算
出された遅延時間を保持するタイミングホイール４とを
更に備えるようにしてもよい。

【００１８】

【作用】本発明によれば、制御部は、回路分割部に対し
てシミュレーションの対象となる順序回路を同期回路群
と非同期回路群とに分割するよう指示するとともに、信
号の入力先の回路が同期回路であるか、非同期回路であ
るかを識別する。

【００１９】ここで、信号の入力先の回路が同期回路で
あると識別した場合は、制御部は、第１のシミュレーシ
ョン部に同期回路の遅延シミュレーションを指示する。

【００２０】続いて、制御部は、評価部に第１のシミュ
レーション部による遅延シミュレーションの結果に基づ
く各回路動作の評価を指示する。

【００２１】一方、制御部は、信号の入力先の回路が非
同期回路であると識別した場合は、第２のシミュレーシ
ョン部に非同期回路の遅延シミュレーションを指示す
る。続いて、制御部は、評価部に第２のシミュレーショ
ン部による遅延シミュレーションの結果に基づく各回路
動作の評価を指示する。

【００２２】尚、遅延シミュレーション装置が遅延計算
部とタイミングホイールとを備えている場合は、制御部
は、信号の入力先の回路が非同期回路であると識別する
と、前記遅延計算部に前記非同期回路の遅延時間の算出
を指示する。制御部は、遅延計算部によって算出された
遅延時間をタイミングホイールに格納する。続いて、制
御部は、第２のシミュレーション部にタイミングホイー
ルの参照と、非同期回路の遅延シミュレーションを指示
する。

【００２３】このような遅延シミュレーション装置によ
れば、同期回路を高速でシミュレーションすることがで
きると共に、非同期回路に対して精度の高いシミュレー
ションを行うことが可能となる。

【００２４】

【実施例】本発明の具体的な実施例を以下に説明する。
図２は、本実施例における遅延シミュレーションシステ
ムの概略構成図である。

【００２５】本実施例における遅延シミュレーションシ
ステムは、論理回路データベース８、回路分割部９、シ
ミュレーション装置１０、クロック発生器１１とからな
る。前記した論理回路データベース８は、シミュレーシ
ョンの対象とすべき論理回路の回路構成情報、及び各回
路毎にイベント発生時期を示すイベント情報を格納する
ものである。

【００２６】回路分割部９は、論理回路データベース８
から抽出した被シミュレーション論理回路情報を、同期
回路群と非同期回路群とに分割する装置である。シミュ
レーション装置１０は、同期回路群または非同期回路群
に対して各々に応じたシミュレーションを行う装置であ
る。この具体的な説明は後述する。

【００２７】クロック発生器１１は、シミュレーション
を行う際に、被シミュレーション回路の各論理ゲートの
動作時期を告示するためのものである。図３は、本実施
例におけるシミュレーション装置１０の内部構成図であ
る。

【００２８】本実施例におけるシミュレーション装置１
０は、被シミュレーション回路抽出部１２、遅延検査部
１３、遅延計算部１４、詳細遅延スケジューラ部１５、
単位遅延スケジューラ部１７、ゲート評価部１６とを備
えている。

【００２９】被シミュレーション回路抽出部１２は、シ
ミュレーションの対象となるべき被対象論理回路を抽出
するものである。すなわち、論理回路データベース８か
ら抽出した論理回路のうち入力信号の最初の入力先の論
理回路、またはシミュレーションを終了した論理回路の
出力先の論理回路を抽出するものである。

【００３０】遅延検査部１３は、前記被シミュレーショ
ン回路抽出部１２により抽出された被シミュレーション
回路が同期回路であるか、非同期回路であるかを判別す
るものである。この判別は、前記回路分割部９の分割し
た分割回路データに基いて行う。

【００３１】遅延計算部１４は、非同期回路にかかる遅
延時間を算出するものである。詳細遅延スケジューラ部
１５は、遅延計算部１４により算出された各非同期回路
毎の遅延時間を、自身の有するタイムホイールに登録す
るものである。

【００３２】単位遅延スケジューラ部１７では、自身の
有するタイムホイールを一定時間間隔で分割されてお
り、各時間間隔毎に動作すべき同期回路情報を登録して
いる。ここで、前記一定時間は、前記クロック発生器１
１の発生するクロック間隔時間の整数倍で表される。

【００３３】ゲート評価部は、各回路に任意の入力値を
入力した場合に、それに対応して出力される出力値の算
出を行うものである。当該シミュレーション装置１０で
は、被シミュレーション回路抽出部１２が、前記回路分
割装置９により分割された論理回路データから入力信号
が最初に入力される論理回路（論理ゲート）を抽出す
る。

【００３４】そして、遅延検査部１３は、前記論理回路
が同期回路であるか、非同期回路であるかを判別し、非
同期回路の場合は遅延計算部１４へ当該回路データを通
知し、一方、同期回路の場合は単位遅延スケジューラ部
１７に当該回路データを通知する。

【００３５】ここで、非同期回路データを受けた遅延計
算部１４は、当該非同期回路のイベント情報からかかる
遅延時間を算出し、これを詳細遅延スケジューラ部１５
に登録する。

【００３６】一方、同期回路データを受けた単位遅延ス
ケジューラ部１７は、自身の有するタイムホイールに当
該同期回路情報を格納する。そして、ゲート評価部１６
は、被シミュレーション回路に任意の入力値を有力した
場合の出力値を算出する。

【００３７】さらに、この出力値の入力先の回路を前記
被シミュレーション回路抽出部１２が抽出し、上記と同
様の処理を繰り返し行い、前記回路分割部９により分割
された回路データ総てについて行う。これにより、遅延
検査部１３には、当該分割データが信号の入力順に通過
することになり、同期回路の出力値が非同期回路に入力
されるタイミング、非同期回路の出力値が同期回路に入
力されるタイミングを登録することができる。すなわ
ち、遅延検査部１３は、このタイミング情報に基いて詳
細遅延スケジューラ部１５と単位遅延スケジューラ部１
７を使い分けることが可能となる。

【００３８】次に、当該シミュレーション装置１０上で
シミュレーションモデルにより遅延シミュレーションを
実行する。ここで、本実施例におけるシミュレーション
モデルの具体例を図４に示した。

【００３９】本実施例におけるシミュレーションモデル
は、詳細遅延シミュレーション部１８及び単位遅延シミ
ュレーション部１９からなる組み合せ回路と、記憶部２
０とからなる順序回路である。このシミュレーションモ
デルは、前記遅延検査部１３に登録されている非同期回
路と同期回路との切替えタイミング情報に基いて詳細遅
延シミュレーション部１８と単位遅延シミュレーション
部１９とを切り換えることができる。そして、前記詳細
遅延スケジューラ部１５及び単位遅延スケジューラ部１
７の各々のタイムホイールに登録されている遅延時間に
基いて動作し、シミュレーションを行う。

【００４０】従って、本実施例によれば、回路分割部９
は、遅延シミュレーションの対象となる被シミュレーシ
ョン論理回路を論理回路データベース８から抽出し、こ
の論理回路を同期回路群と非同期回路群とに分割し、分
割された論理回路データをシミュレーション装置１０に
送信する。

【００４１】シミュレーション装置１０では、被シミュ
レーション回路抽出部１２により入力値が最初に入力さ
れる回路を抽出し、これを遅延検査部１３に通知する。
遅延検査部１３では、前記回路分割装置９の分割データ
に基いて当該回路が非同期回路であるか、同期回路であ
るかを判別する。

【００４２】ここで、前記回路が同期回路の場合は、単
位遅延スケジューラ部１７のタイムホイールに当該回路
を登録する。一方、前記回路が非同期回路の場合は、遅
延計算部１４により当該回路のイベント発生時間と、そ
のイベントの処理にかかる時間を算出することにより遅
延時間を算出し、タイムホイールにイベント発生時間と
遅延時間を登録する。

【００４３】さらに、ゲート評価部１６において、当該
回路の入力値に対する出力値を算出する。そして、被シ
ミュレーション回路抽出部１２が当該出力値の入力先の
回路情報を前記回路分割部９の分割した回路データから
抽出する。

【００４４】遅延検査部１３は、この回路が同期回路で
あるか非同期回路であるかを判別すると共に、前回同期
回路で今回非同期回路である場合、及び前回非同期回路
で今回同期回路である場合には、詳細遅延スケジューラ
部１５と単位遅延スケジューラ部１７の切替えタイミン
グを登録する。

【００４５】以下、前記回路分割部９により分割された
回路データ全てについて上記と同様の処理を行う。次
に、遅延検査部１３に登録されているタイミング情報に
基いてシミュレーションモデルを動作させる。例えば、
被シミュレーション論理回路のうち入力信号最初に入力
される回路が同期回路の場合、単位遅延スケジューラ１
７のタイムホイールから当該同期回路の遅延時間を検出
し、これに基づいたシミュレーションを行わせる。すな
わち、シミュレーションモデルの単位遅延シミュレーシ
ョン部１９を動作させてシミュレーションを行う。

【００４６】一方、非同期回路の場合は、詳細遅延スケ
ジューラ部１５のタイムホイールから当該非同期回路の
遅延時間を検出し、これに基づいたシミュレーションを
行わせる。すなわち、シミュレーションモデルの詳細遅
延シミュレーション部１８を動作させてシミュレーショ
ンを行う。

【００４７】そして、遅延検査部１３は、切替えタイミ
ング時間になると、シミュレーションモデルの動作時間
を詳細遅延スケジューラ部１５から単位遅延スケジュー
ラ部１７へ、または単位遅延遅延スケジューラ部１７か
ら詳細遅延スケジューラ部１５へ切り換える。

【００４８】当該シミュレーション装置１０は、前記詳
細遅延スケジューラ部１５及び単位遅延スケジューラ部
１７のそれぞれのタイムホイールに登録されている遅延
時間情報がなくなるとシミュレーションを終了する。

【００４９】

【発明の効果】本発明によれば、遅延シミュレーション
の対象となる論理回路を同期回路と非同期回路に分ける
とともに、これらを時系列的にシミュレーションするこ
とが可能となり、高速かつ精度の高い遅延シミュレーシ
ョンを行うことができる。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】本実施例におけるシミュレーションシステムの
概略構成図

【図３】本実施例におけるシミュレーション装置の内部
構成ブロック図

【図４】シミュレーションモデルの具体例

【符号の説明】

１・・回路分割部 ２・・第１のシミュレーション部 ３・・遅延計算部 ４・・タイミングホイール ５・・第２のシミュレーション部 ６・・評価部 ７・・制御部 ８・・論理回路データベース ９・・回路分割装置 １０・・シミュレーション装置 １１・・クロック発生器 １２・・被シミュレーション回路抽出部 １３・・遅延検査部 １４・・遅延計算部 １５・・詳細遅延スケジューラ部 １６・・ゲート評価部 １７・・単位遅延スケジューラ部 １８・・詳細遅延シミュレーション部 １９・・単位遅延シミュレーション部 ２０・・記憶部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 664 G06F 17/50 668 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 順序回路の遅延シミュレーション装置で
   あって、 前記順序回路を１乃至複数の同期回路からなる同期回路
   群と、１乃至複数の非同期回路からなる非同期回路群と
   に分割する回路分割部と、 クロック発生間隔を単位時間として同期回路の遅延シミ
   ュレーションを行う第１のシミュレーション部と、 各非同期回路毎に対応する遅延時間に基づいて非同期回
   路の遅延シミュレーションを行う第２のシミュレーショ
   ン部と、 遅延シミュレーションの結果に基づいて各回路の動作を
   評価する評価部と、 前記回路分割部に前記順序回路を同期回路群と非同期回
   路群とに分割することを指示し、 信号の入力先回路が同期回路か非同期回路かを識別し、
   同期回路である場合には前記第１のシミュレーション部
   に遅延シミュレーションを指示し、非同期回路である場
   合には前記第２のシミュレーション部に遅延シミュレー
   ションを指示し、 前記評価部に遅延シミュレーションの結果に基づく各回
   路動作の評価を指示する制御部と、 を備える遅延シミュレーション装置。
2. 【請求項２】 前記各非同期回路毎に対応する遅延時間
   を算出する遅延計算部と、 前記遅延計算部によって算出された遅延時間を保持する
   タイミングホイールとを更に備え、 前記制御部は、信号の入力回路が非同期回路であると識
   別した場合に、前記遅延計算部に遅延時間の算出を指示
   し、 算出された遅延時間を前記タイミングホイールに格納
   し、 前記第２のシミュレーション部に前記タイミングホイー
   ルの参照を指示する請求項１記載の遅延シミュレーショ
   ン装置。