JPH0418677A - デジタル回路のシミュレーション方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、デジタル回路の機能をシミュレーションす
るデジタル回路のシミュレーション方式の改良に関する
。

（従来の技術） 周知のように、デジタル回路の機能をシミュレーション
する方式には、同期式論理シミュレション方式と非同期
式論理シミュレーション方式とがある。このうち、同期
式論理シミュレーション方式は、例えば第３図に示すよ
うな２人力Ａ。

Ｂで１出力Ｃのアンド回路ＡＮＤをシミュレーションす
る場合について述べると、第４図に示すように２つの入
力Ａ、Ｂに対してどのような出力Ｃが得られるかという
、純然たる論理演算の誤りチエツクを目的としているも
ので、時間的な概念を無視した方式である。

これに対し、上記非同期式論理シミュレーション方式は
、上記アンド回路ＡＮＤにおいて、第５図（ａ）、（ｂ
）に示すタイミングで入力Ａ、　　Ｂがそれぞれ変化し
、それにともなって同図（Ｃ）に示すタイミングで出力
Ｃが変化するように設計した場合、入力Ｂの変化が同図
（ｄ）に示すように遅れたため、出力Ｃの変化が同図（
ｅ）に示すようにΔを遅れたということを検出すること
ができ、時間的経過に即した本来のデジタル回路の動作
に近い形でシミュレーションを行なうことができるもの
である。

ここで、上記のような非同期式論理シミュレーション方
式を実行する具体的手段としては、一般に、イベント・
ドリブン方式が用いられている。

このイベント・ドリブン方式は、第６図に示すように、
図中太線で示すクロック信号を細分割しその最小単位時
間ｔの整数倍の間隔でシミュレーションを行なっている
。そして、例えばｎ番目の時刻ｎｔである入力変数が変
化（イベントが発生）したとすると、その入力の変化に
よりある論理素子の出力が変化すればその出力光をたど
り、その変化が伝搬するかどうかをチエツクし、信号に
変化かあるかぎり出力先、出刃先へと調べていき、途中
で変化が消滅するように場合はそれ以後の状態は調べな
いようにしたものである。

ところで、第７図に示すように、データ転送レジスタ１
１〜１５．クロックジェネレータ１６及び加算回路１７
．１８等よりなる比較的大規模なデジタル回路をシミュ
レーションする場合を考える。なお、第７図において、
１９〜２１はそれぞれテスト・データの供給される入力
端子であり、２２は解析クロックの供給されるクロック
入力端子であり、２３は出力端子である。

そして、まず、第７図に示すデジタル回路を同期式論理
シミュレーション方式でシミュレーションする場合には
、第８図に示すフローチャートにしたがって動作される
。すなわち、ステップＳｌでシミュレーションが開始さ
れると、ステップＳ２で、各入力端子１９〜２１にテス
ト・データが供給されるとともに、クロック入力端子２
２に解析クロックが供給される。そして、ステップＳ３
で、信号の流れに沿ってデジタル回路の演算処理が実行
される。すなわち、上記解析クロックの極性反転時点で
、最初に第７図で点線で区切ったパートＩの部分につい
て論理演算が行なわれ、その結果に基づいてパートＨの
部分について論理演算が行なわれ、以下同様にパートｍ
、　ＩＶ、　Ｖの部分について、順次論理演算処理が行
なわれて、ここに、デジタル回路の同期式論理シミュレ
ーションが行なわれる。

このようにして、パートＩ　−Ｖの部分の一連の連続し
た演算処理が終了し、その演算結果が出力端子２３から
取り出されると、ステップＳ４でその演算結果が保存さ
れる。その後、ステップＳ５で、シミュレーション終了
か否かが判別され、終了であれば（ＹＥＳ）そのままス
テップＳ６で終了され、終了でなければ（Ｎｏ）　、ス
テップＳ２に戻されてテスト・データ及び解析クロック
の入力が行なわれ、ステップＳ３で解析クロックの次の
極性反転時点で再びパートＩからの演算処理が行なわれ
る。

しかしながら、上記のような同期式論理シミュレーショ
ン方式によるデジタル回路のシミュレーションでは、解
析クロックの極性反転毎にパート１−Ｖの部分の一連の
連続した演算処理が機械的に行なわれてしまうため、入
出力が変化しないパ−トについても演算処理が実行され
ることになり、シミュレーションに要する時間が長くな
るという問題が生じている。また、非同期式論理ジミュ
レション方式によるデジタル回路のシミュレーションで
は、解析クロックを細分割しその最小単位時間の整数倍
の間隔でシミュレーションを行なうので、同期式に比し
てさらにシミュレーションに要する時間が長くなるもの
である。そして、この問題は、シミュレーションするデ
ジタル回路の規模が大きくなるほど深刻なものとなる。

（発明が解決しようとする課題） 以上のように、従来のデジタル回路のシミュレーション
方式では、入出力が変化しない部分についてもシミュレ
ーションのための演算処理が行なわれるため、シミュレ
ーションに要する時間が長くなるという問題を有してい
る。

そこで、この発明は上記事情を考慮してなされたちので
、大規模デジタル回路における機能シミュレーションに
要する時間を短縮し、しかも正確なシミュレーションを
行なうことができる極めて良好なデジタル回路のシミュ
レーション方式を提供することを目的とする。

［発明の構成］ （課題を解決するだめの手段） この発明に係るデジタル回路のシミュレーション方式は
、デジタル回路を外部から与えられる駆動信号に基づい
て駆動される第１のモジュールと、この第１のモジュー
ルの出力に基づいて駆動される第２のモジュールとに分
割し、第１のモジュールの出力に変化のない状態で、該
第１のモジュールに対して同期式論理シミュレーション
方式によるシミュレーションを施し、第１のモジュルの
出力に変化が生じた状態で、第２のモジュールに対して
同期式論理シミュレーション方式によるシミュレーショ
ンを施すようにしている。

（作用） 上記のような構成によれば、第１のモジュルの出力に変
化が生じたときのみ、第２のモジュルに対して同期式論
理シミュレーション方式によるシミュレーションを施す
ようにしたので、入出力が変化しない部分について無用
な演算処理が行なわれなくなるため、大規模デジタル回
路における機能シミュレーションに要する時間を短縮す
ることができ、しかも正確なシミュレーションを行なう
ことができる。

（実施例） 以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、第７図と同一部分には同
一符号を付して示している。すなわち、第１図は、デジ
タル回路を、それぞれが同じクロック系に基づいて駆動
される２つのモジュールＩ、ＩＩに分けている。つまり
、モジュールＩは、クロック入力端子２２に供給される
解析クロックに基づいて駆動されるものであり、モジュ
ール■は、クロックジェネレータ１６から出力されるク
ロックＣＫに基づいて駆動されるものである。そして、
それぞれのモジュールＩ、ＩＩについて、第２図に示す
フローチャートにしたがってシミュレーションが行なわ
れる。

まず、ステップＳ７でシミュレーションが開始されると
、ステップＳ８で、各入力端子１９〜２１にテスト・デ
ータが供給されるとともに、クロック入力端子２２に解
析クロックが供給される。

そして、ステップＳ９て、モジュールＩの部分について
上記解析クロックの極性反転時点で演算処理が実行され
、モジュールＩの同期式論理シミュレーションが行なわ
れる。その後、ステップＳ１０で、ステップＳ９による
モジュールＩの演算結果に基づいて、クロックジェネレ
ータ１６の出力クロックＣＫに変化が生じたか否かが判
別される。

そして、クロックジェネレータ１６の出力クロックＣＫ
に変化が生じていない状態（Ｎｏ）では、ステップＳ８
に戻されてテスト・データ及び解析クロックの入力が行
なわれ、ステップＳ９で解析クロックの次の極性反転時
点で再びモジュールＩの演算処理が行なわれる。

また、ステップＳＩＯでクロックジェネレータ］６の出
力クロックＣＫに変化が生じた（イベントが検出された
）と判別された場合（ＹＥＳ）、ステップＳｌｌで、上
記変化したクロックＣＫに基づいたモジュール■の演算
処理が実行され、モジュールＨの同期式論理シミュレー
ションが行なわれる。その後、ステップＳ１２で、シミ
ュレーション終了か否かが判別され、終了であれば（Ｙ
ＥＳ）そのままステップＳＬ３で終了され、終了でなけ
れば（Ｎｏ）ステップＳ２に戻されてシミュレーション
が継続される。

したがって、上記実施例によれば、シミュレーションす
べきデジタル回路を、解析クロックに基づいて駆動され
るモジュール■と、このモジュルＩの出力であるクロッ
クジェネレータ１６の出力クロックＣＫに基づいて駆動
されるモジュール■とに分け、クロックジェネレータ１
６の出力クロックＣＫつまりモジュールＩの出力に変化
がない状態では、モジュール■の演算を行なわずにモジ
ュールＩのみをの演算を行ない、モジュール■の出力に
変化が生じた場合のみモジュールＩの出力に基づいて駆
動されるモジュール■の演算処理を実行するようにした
ので、入出力か変化しない部分について無用な演算処理
が行なわれなくなるため、シミュレーションに要する時
間を短縮することができ、しかも正確なシミュレーショ
ンを行なうことができる。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

［発明の効果］ 以上詳述したようにこの発明によれば、大規模デジタル
回路における機能シミュレーションに要する時間を短縮
し、しかも正確なシミュレーションを行なうことができ
る極めて良好なデジタル回路のシミュレーション方式を
提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るデジタル回路のシミュレーショ
ン方式の一実施例を示すブロック構成図、第２図は同実
施例の動作を説明するためのフローチャート、第３図及
び第４図はそれぞれ同期式論理シミュレーション方式を
説明するための図、第５図及び第６図はそれぞれ非同期
式論理シミュ１ル −ジョン方式を説明するための図、第７図及び第８図は
それぞれ従来のシミュレーション方式の問題点を説明す
るためのブロック構成図及びその動作を説明するための
フローチャートである。 １１〜１５・・・データ転送レジスタ、１６・・クロッ
クジェネレータ、１７．１８・・・加算回路、１９〜２
１・・・入力端子、２２・・・クロック入力端子、２３
・・・出力端子。 出願人代理人　弁理士　鈴江武彦 第 図 ＮＤ 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. デジタル回路を外部から与えられる駆動信号に基づいて
   駆動される第１のモジュールと、この第１のモジュール
   の出力に基づいて駆動される第２のモジュールとに分割
   し、前記第１のモジュールの出力に変化のない状態で、
   該第１のモジュールに対して同期式論理シミュレーショ
   ン方式によるシミュレーションを施し、前記第１のモジ
   ュールの出力に変化が生じた状態で、前記第２のモジュ
   ールに対して同期式論理シミュレーション方式によるシ
   ミュレーションを施すようにしてなることを特徴とする
   デジタル回路のシミュレーション方式。