JPH09274652A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のパイプライン画像データをパイプライ
ン数より少数の画像記憶手段へ独立に入出力可能にする
こと。 【解決手段】 パイプラインクロックより高速なメモリ
アクセス高速クロックでアクセス可能な画像記憶手段１
０１、１０６を用い、その高速クロックで画像記憶手段
１０１、１０６をアクセスし、メモリ制御回路１０２、
１０７内に画像データバッファをパイプラインバスと同
数設ける。その画像データバッファにパイプラインクロ
ックにより書き込み高速クロックで書き込み、あるい
は、画像データバッファに高速クロックパイプラインク
ロックで読み出すことにより、パイプライン数より少数
の画像記憶手段に入出力可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、工場の自動化装置等
に用いられる画像処理装置に関し、特に並列処理のため
に複数組のパイプラインバスを有するパイプライン方式
の画像処理装置に関するものである。

【０００２】

【従来の技術】パイプライン方式の画像処理装置におい
ては、並列処理のためにｎ組のパイプラインバス（パイ
プライン画像データバス）が設けられると、各パイプラ
インバス毎にｎ組の画像記憶手段が必要である。ＲＧＢ
（赤、緑、青）のカラー画像データの場合を例に取り上
げ、図１１に示す従来のパイプライン方式の画像処理装
置のブロック図を参照して説明する。

【０００３】このパイプライン方式の画像処理装置で
は、各色の画像データを並列処理するために、各色の画
像データ毎に３組のパイプラインバス１１１６、１１１
７、１１１８が設けられる。この場合、各パイプライン
バスに対応して、読み出し側の３個の画像記憶手段１１
１０、１１１１、１１１２と、書き込み側の３個の画像
記憶手段１１０１、１１０２、１１０３とが各々設けら
れる。

【０００４】パイプラインバス１１１６、１１１７、１
１１８を使用したパイプライン方式の画像処理では、メ
モリ制御回路１１１３、１１１４、１１１５によって制
御される画像記憶手段１１１０、１１１１、１１１２か
ら画像データをパイプラインクロックをもって読み出
し、この画像データを画像処理モジュール１１０７、１
１０８、１１０９に入力することによって画像処理を行
い、画像処理後の画像データをメモリ制御回路１１０
４、１１０５、１１０６によって制御される次段の画像
記憶手段１１０１、１１０２、１１０３にパイプライン
クロックをもって書き込むことが行われる。

【０００５】

【発明が解決しようとする課題】従来のパイプライン方
式の画像処理装置においては、画像記憶手段はパイプラ
イン画像データをパイプラインクロックに同期して入出
力するため、ｎ組のパイプラインバスが設けられると、
各パイプラインバス毎にｎ組の画像記憶手段となる。例
えば、上述のように３種類の画像データが存在すること
によって３組のパイプラインバスが設けられると、読み
出し側と書き込み側に各々３個の画像記憶手段およびメ
モリ制御回路が必要となる。

【０００６】また画像記憶手段はパイプライン画像デー
タをパイプラインクロックに同期して入出力するため、
リフレッシュサイクルを設けることができず、ＤＲＡＭ
より高価で、大きいＳＲＡＭを使用しなくてはならな
い。またパイプライン処理の時に読み出したパイプライ
ン画像データを、読み出したアドレスと同じアドレスに
書き込むことが不可能である。

【０００７】また同時に複数のパイプライン画像処理を
行うには、同時に行うパイプライン画像処理の個数だけ
パイプラインバスが必要になり、またパイプラインバス
がシステムバスとは独立して個別に必要である。

【０００８】この発明は、上述の問題を解決するために
なされたものであり、パイプラインバスの数量より少数
の画像記憶手段で構成すること、画像記憶手段をＳＲＡ
Ｍより安価で小型のＤＲＡＭで構成すること、パイプラ
イン画像処理において画像データをメモリアドレスと同
一のメモリアドレスに書き込むこと、同時に複数組のパ
イプライン画像処理を行う場合においてパイプラインバ
スをパイプライン画像処理の処理数より少ないバス数
（組数）で構成すること、１組以上のパイプラインバス
とシステムデータバスとを共用することが可能な簡便な
パイプライン方式の画像処理装置を提供することを目的
としている。

【０００９】

【課題を解決するための手段】上述の目的を達成するた
めに、この発明による画像処理装置は、画像記憶手段や
画像入力手段から画像データをパイプラインクロックに
同期させて読み出し、他の画像記憶手段や画像出力手段
へ書き込むパイプライン方式の画像処理装置において、
パイプラインクロックより高速なクロックでアクセス可
能な画像記憶手段を使用し、時分割で複数のパイプライ
ンバスの画像データを一つの画像記憶手段に書き込み・
読み出しし、パイプラインバス数より少数の画像記憶手
段に対して画像データを入出力可能であるものである。

【００１０】この発明による画像処理装置では、メモリ
アクセス高速クロックに同期して画像記憶手段にアクセ
スし、画像記憶手段に対して画像データをメモリアクセ
ス高速クロックに同期して時分割で書き込み・読み出し
する。これによりパイプライン数より少数の画像記憶手
段に画像データを入出力することが可能になる。

【００１１】つぎの発明による画像処理装置は、前記画
像記憶手段がＤＲＡＭにより構成され、ＤＲＡＭのリフ
レッシュサイクルとパイプライン画像処理を時分割で実
施するものである。

【００１２】この発明による画像処理装置では、画像記
憶手段としてＳＲＡＭより安価で、小型のＤＲＡＭが使
用され、ＤＲＡＭのリフレッシュサイクルとＤＲＡＭへ
の画像データの入出力とをメモリアクセス高速クロック
をもって時分割で実施する。

【００１３】つぎの発明による画像処理装置は、前記画
像記憶手段に画像データを読み書きする制御を行うメモ
リ制御回路を有し、当該メモリ制御回路は前記画像記憶
手段に対して画像データをパイプラインクロックより高
速なクロックで入出力しパイプラインバス側にパイプラ
インクロックで画像データを入出力する画像データバッ
ファを有しているものである。

【００１４】この発明による画像処理装置では、メモリ
アクセス高速クロックに同期して画像記憶手段にアクセ
スし、画像データバッファへパイプラインクロックに同
期して画像データを書き込み、画像データバッファから
画像記憶手段アクセス高速クロックに同期して画像デー
タを読み出し、画像記憶手段へメモリアクセス高速クロ
ックに同期して画像データを書き込む、あるいは、画像
記憶手段からメモリアクセス高速クロックに同期して読
み出し、画像データバッファにメモリアクセス高速クロ
ックに同期して画像データを書き込み、パイプラインク
ロックに同期して画像データを読み出す。これによりパ
イプライン数より少数の画像記憶手段に画像データを入
出力することが可能になる。

【００１５】つぎの発明による画像処理装置は、画像記
憶手段や画像入力手段から画像データをパイプラインク
ロックに同期させて読み出し、他の画像記憶手段や画像
出力手段へ書き込むパイプライン方式の画像処理装置に
おいて、パイプラインクロックより高速なクロックでア
クセス可能な画像記憶手段を使用し、当該画像記憶手段
に画像データを読み書きする制御を行うメモリ制御回路
を設け、当該メモリ制御回路は、前記画像記憶手段より
画像データをパイプラインクロックより高速なクロック
で入力しパイプラインバス側にパイプラインクロックで
画像データを出力する読み出し側の画像データバッファ
と、パイプラインバス側よりパイプラインクロックで画
像データを入力し前記画像記憶手段に対して画像データ
をパイプラインクロックより高速なクロックで出力する
書き込み側の画像データバッファとを対で有しているも
のである。

【００１６】この発明による画像処理装置では、画像記
憶手段に対してメモリアクセス高速クロックに同期して
画像データを書き込み、読み出しを行い、画像記憶手段
からメモリアクセス高速クロックに同期して読み出した
画像データをメモリアクセス高速クロックに同期して書
き込む画像データバッファと、パイプライン処理を行っ
た後にパイプラインクロックに同期して画像データを書
き込み、メモリアクセス高速クロックに同期して画像記
憶手段へ画像データを書き込む画像データバッファとを
用いて、画像記憶手段への書き込みサイクルと読み出し
サイクルを時分割で実施することにより、画像記憶手段
の読み出しアドレスと書き込みアドレスを同一にする。

【００１７】つぎの発明による画像処理装置は、画像記
憶手段や画像入力手段から画像データをパイプラインク
ロックに同期させて読み出し、他の画像記憶手段や画像
出力手段へ書き込むパイプライン方式の画像処理装置に
おいて、パイプラインクロックよりも高速なクロックで
動作可能な同期型のメインパイプラインバスを構成し、
複数のパイプライン画像データ群の画像データを前記メ
インパイプラインバスを使用して時分割で転送し、複数
組のパイプラインバスを１組のバスで置き換えたもので
ある。

【００１８】この発明による画像処理装置では、パイプ
ラインクロックより高速なクロックで動作可能な同期型
のメインパイプラインバスを構成し、このメインパイプ
ラインバスを使用して時分割で複数のパイプライン画像
データを転送する。これにより複数のパイプラインバス
が１本のバスに置き換えられる。

【００１９】つぎの発明による画像処理装置は、メイン
パイプラインバスの使用権を切り換え設定するリクエス
ト制御回路を有しているものである。

【００２０】この発明による画像処理装置では、リクエ
スト制御回路がメインパイプラインバスの使用権を切り
換え設定し、メインパイプラインバスでの画像データの
相互干渉が確実に回避される。

【００２１】つぎの発明による画像処理装置は、画像記
憶手段や画像入力手段から画像データをパイプラインク
ロックに同期させて読み出し、他の画像記憶手段や画像
出力手段へ書き込むパイプライン方式の画像処理装置に
おいて、システムクロックおよびパイプラインクロック
よりも高速なクロックで動作可能なデータバスを構成
し、画像データを前記データバスを使用して転送し、画
像記憶手段へアクセスする等のシステムの処理に使用す
るシステムデータバスとパイプライン画像処理などに使
用する１組以上のパイプラインバスとを前記データバス
で共用化したものである。

【００２２】この発明による画像処理装置では、システ
ムクロックとパイプラインクロックより高速なクロック
で動作可能なデータバスを構成することにより、システ
ム処理とパイプライン処理を時分割で実施し、システム
データバスと１組以上のパイプラインバスの共用化を行
う。

【００２３】つぎの発明による画像処理装置は、前記デ
ータバスをシステムデータバスとパイプラインバスの何
れかとして選択的に切り換え使用する制御を行うバスマ
スターを有しているものである。

【００２４】この発明による画像処理装置では、バスマ
スターがデータバスをシステムデータバスとパイプライ
ンバスの何れかとして選択的に切り換え使用するように
制御し、データバスの競合が確実に回避される。

【００２５】

【実施の形態】

（実施の形態１）図１、図２はこの発明による画像処理
装置の実施の形態１を示している。

【００２６】この画像処理装置は、３種類の画像データ
をパイプライン画像処理するものであり、図１に示され
ているように、３組のパイプラインバス１０８、１０
９、１１０を互いに並列に有している。パイプラインバ
ス１０８、１０９、１１０には、画像処理モジュール１
０３、１０４、１０５が各々個別に接続され、この画像
処理モジュール１０３、１０４、１０５に書き込み側の
一つのメモリ制御回路１０２および一つの画像記憶手段
１０１が接続されている。またパイプラインバス１０
８、１０９、１１０には読み出し側の一つのメモリ制御
回路１０７および一つの画像記憶手段１０６が接続され
ている。

【００２７】画像記憶手段１０１と１０６は、各々パイ
プラインクロックより高速なクロック（以下、このクロ
ックを画像記憶手段アクセス高速クロックあるいはメモ
リアクセス高速クロックと云う）をもってアクセス可能
な画像記憶手段を使用し、この画像記憶手段はＤＲＡＭ
で構成することができる。画像記憶手段１０１と１０６
には、パイプラインバス数と同数の３種類の画像データ
群が格納される。

【００２８】画像記憶手段１０１と１０６はメモリ制御
信号（画像記憶手段制御信号）によって画像データバス
２１２（図２参照）に対する画像データの入出力をメモ
リアクセス高速クロックで行う。

【００２９】メモリ制御回路１０２、１０７は、実質的
に同一構成のものであり、図２に示されているように、
メモリ制御信号発生回路２０１と、３個の画像データバ
ッファ２０２、２０３、２０４と、バッファ制御信号発
生回路２２０とを有している。

【００３０】画像データバッファ２０２、２０３、２０
４の一方のポートにはパイプラインバス１０８、１０
９、１１０が接続され、他方のポートは画像データバス
２１２によって画像記憶手段１０１あるいは１０６に接
続されている。

【００３１】画像データバッファ２０２、２０３、２０
４は、メモリアクセス高速クロック信号線２０５とパイ
プラインクロック信号線２０６とに接続され、パイプラ
イン側制御信号によってパイプラインバス１０８、１０
９、１１０に対する画像データの入出力をパイプライン
クロックで行い、メモリ側制御信号によって画像データ
バス２１２に対する画像データの入出力をメモリアクセ
ス高速クロックをもって時分割に行う。

【００３２】なお、メモリアクセス高速クロック信号線
２０５は画像記憶手段１０１と１０６にもメモリアクセ
ス高速クロックを供給する。

【００３３】メモリ制御信号発生回路２０１は、メモリ
側制御信号を発生してこれをメモリ制御信号線２０７、
２０８、２０９によって各画像データバッファ２０２、
２０３、２０４へ送出し、またメモリ制御信号（画像記
憶手段制御信号）を発生してこれを制御信号線２１１に
よって画像記憶手段１０１あるいは１０６へ送出すると
共にアドレス信号線２１０によりアドレスを画像記憶手
段１０１あるいは１０６へ送出する。

【００３４】ここで、この画像処理装置によるパイプラ
イン画像処理の概要を述べる。

【００３５】メモリ制御回路１０７の制御信号により、
画像記憶手段１０６内の３種類の画像データ群から画像
データを、例えば４画素分ずつ順に、パイプラインクロ
ックより高速のメモリアクセス高速クロックをもって時
分割で読み出し、この各データ群別の画像データをメモ
リ制御回路１０６内の３つの画像データバッファ２０
２、２０３、２０４にメモリアクセス高速クロックで書
き込む。

【００３６】次に画像データバッファ２０２、２０３、
２０４から、パイプラインクロックに同期して画像デー
タをパイプラインバス１０８、１０９、１１０に同時に
読み出す。

【００３７】パイプラインバス１０８、１０９、１１０
の３組のパイプライン画像データは、各々画像処理モジ
ュール１０３、１０４、１０５に入力され、画像処理モ
ジュール１０３、１０４、１０５は互いに並列に画像処
理を行う。パイプライン画像データは、画像処理モジュ
ール１０３、１０４、１０５の各々において画像処理さ
れた後、メモリ制御回路１０２内の３つの画像データバ
ッファ２０２、２０３、２０４にパイプラインクロック
に同期して書き込まれる。

【００３８】画像データバッファ２０２、２０３、２０
４に書き込まれた各画像処理モジュール１０３、１０
４、１０５よりのパイプライン画像データは、パイプラ
インクロックより高速のアクセス高速クロックに同期し
て順に時分割に読み出され、メモリアクセス高速クロッ
クをもって画像記憶手段１０１に時分割で書き込まれ
る。

【００３９】次にメモリ制御回路の動作を画像記憶手段
のライトタイミング図（図３）を参照して説明する。

【００４０】画像記憶手段１０６から画像データを読み
出す場合を説明する。

【００４１】画像記憶手段１０６より読み出すデータの
アドレス及び読出指令のメモリ画像記憶手段制御信号を
メモリ制御信号発生回路２０１で発生させ、画像データ
を画像記憶手段１０６内の３つの画像データ群からメモ
リアクセス高速クロック２０５に同期して４画素分ずつ
画像データ（画像記憶手段アクセスデータＡ，Ｂ，Ｃ）
を順に時分割で画像データバス２１２に読み出し、メモ
リ制御信号発生回路２０１で発生させたメモリ側制御信
号に従ってメモリアクセス高速クロックに同期して画像
データバッファ２０２、２０３、２０４に４画素分ずつ
画像データを順に書き込む。

【００４２】バッファ制御信号発生回路２２０から発生
させたパイプライン側コントロール信号に従い、パイプ
ラインクロックに同期して各画像データバッファ２０
２、２０３、２０４から画像データをパイプラインバス
１０８、１０９、１１０に読み出し、その３組の画像デ
ータ（パイプラインデータＡ系統，Ｂ系統，Ｃ系統）に
ついてパイプライン画像処理を並列に行う。

【００４３】パイプライン画像データを画像記憶手段１
０１に書き込む場合には、バッファ制御信号発生回路２
２０から発生させたパイプライン側制御信号に従い、パ
イプラインクロックに同期して、画像データバッファ２
０２、２０３、２０４にパイプライン画像データを各々
書き込む。

【００４４】メモリ制御信号発生回路２０１で発生させ
たメモリ側コントロール信号に従って画像データバッフ
ァ２０２、２０３、２０４の順にメモリアクセス高速ク
ロックに同期して４画素分ずつ画像データをその各バッ
ファより時分割で読み出し、メモリ制御信号発生回路２
０１で発生させた書き込みデータのアドレス及び書込指
令のメモリ制御信号に従ってメモリアクセス高速クロッ
クに同期して各画像データを画像記憶手段２０１に時分
割で書き込む。

【００４５】以上のように、メモリアクセス高速クロッ
クでアクセス可能な画像記憶手段１０１、１０６を用
い、メモリアクセス高速クロックに同期して画像記憶手
段１０１、１０６にアクセスし、パイプラインバスの組
数と同数、この実施の形態では３個の画像データバッフ
ァ２０２、２０３、２０４を設けることにより、複数組
のパイプラインバス１０８、１０９、１１０によって転
送される各種の画像データを一つの画像記憶手段に格納
することが可能になる。

【００４６】これによりパイプライン画像処理装置の各
段の画像記憶手段をパイプラインバスの数量より少数の
画像記憶手段で構成することが可能になる。

【００４７】画像記憶手段（１０１、１０６）がＤＲＡ
Ｍにより構成されているから、この画像記憶手段は定期
的にリフレッシュサイクルを実行される。この画像記憶
手段のリフレッシュサイクルとデータ読み書きはパイプ
ラインクロックより高速のメモリアクセス高速クロック
に同期して時分割で行われる。

【００４８】図４はＤＲＡＭによる画像記憶手段のライ
トタイミングを示している。画像データバッファ２０
２、２０３、２０４に３組のパイプライン画像データが
４画素分ずつパイプラインクロックに同期して書き込ま
れると、メモリアクセス高速クロックに同期してその画
像データバッファ２０２、２０３、２０４から画像デー
タを順次、時分割で読み出し、メモリアクセス高速クロ
ックに同期してその画像データを画像記憶手段に順次、
書き込み、合計１２データの書き込みが終わると、ＤＲ
ＡＭのリフレッシュサイクルを１回行う。以降、この動
作を繰り返す。

【００４９】画像記憶手段から画像データを読み出す場
合も同様に、画像記憶手段に記憶されている３つの画像
データ群から４画素分ずつ画像データをメモリアクセス
高速クロックに同期して読み出し、メモリアクセス高速
クロックをもって画像データバッファ２０２、２０３、
２０４に書き込むこととＤＲＡＭのリフレッシュサイク
ルとを繰り返し行う。

【００５０】なお、画像記憶手段から画像データの読み
出し、書き込みが行われない時には随時、メモリアクセ
ス高速クロックに同期してＤＲＡＭのリフレッシュサイ
クルを行う。

【００５１】このように、ＤＲＡＭのリフレッシュサイ
クルを、画像データの画像記憶手段（ＤＲＡＭ）への書
き込みサイクルまたは読み出しサイクルと時分割で実施
することにより、画像記憶手段をＳＲＡＭより安価で小
型のＤＲＡＭで構成することが可能になる。

【００５２】（実施の形態２）図５はこの発明による画
像処理装置の実施の形態２を示している。図５におい
て、５００はメモリ制御回路を、５０１は画像記憶手段
を、５１２、５１３はパイプラインバスを各々示してい
る。

【００５３】この実施の形態でも、画像記憶手段５０１
は、パイプラインクロックより高速なメモリアクセス高
速クロックをもってアクセス可能な画像記憶手段により
構成され、メモリアクセス高速クロック信号線５１１を
接続されている。

【００５４】メモリ制御回路５００は、入出力用の２つ
の画像データバッファ５０２、５０４と、メモリ制御信
号発生回路５０５と、バッファ制御信号発生回路５０３
とを有している。

【００５５】出力側の画像データバッファ５０２は、メ
モリアクセス高速クロック信号線５１１とパイプライン
クロック信号線５１４とに接続され、出力ポートを読み
出し側のパイプラインバス５１２に接続され、パイプラ
イン側制御信号によってパイプラインバス５１２に対す
る画像データの出力をパイプラインクロックで行い、入
力ポートを画像データバス５０８によって画像記憶手段
５０１に接続され、メモリ側制御信号によって画像デー
タバス５０８よりの画像データの入力をメモリアクセス
高速クロックをもって時分割に行う。

【００５６】入力側の画像データバッファ５０４は、メ
モリアクセス高速クロック信号線５１１とパイプライン
クロック信号線５１４とに接続され、入力ポートを書き
込み側のパイプラインバス５１３に接続され、パイプラ
イン側制御信号によってパイプラインバス５１３よりの
画像データの入力をパイプラインクロックで行い、出力
ポートを画像データバス５０８によって画像記憶手段５
０１に接続され、メモリ側制御信号によって画像データ
バス５０８に対する画像データの出力をメモリアクセス
高速クロックをもって時分割に行う。

【００５７】メモリ制御信号発生回路５０５は、メモリ
側制御信号を発生してこれをメモリ制御信号線５０６、
５０７によって画像データバッファ５０２、５０３へ送
出し、またメモリ制御信号（画像記憶手段制御信号）を
発生してこれを制御信号線５１０によって画像記憶手段
５０１へ送出すると共にアドレス信号線５０９によりア
ドレスを画像記憶手段５０９へ送出する。

【００５８】図６はこの実施の形態２におけるパイプラ
イン画像処理において画像データを読み出しアドレスに
書き込むタイミング図である。

【００５９】メモリ制御信号発生回路５０５から画像記
憶手段５０１へ画像データを読み出すアドレスと読出指
令のメモリ制御信号とを発生させ、メモリアクセス高速
クロックに同期して画像記憶手段５０１から画像データ
バス５０８に画像データを時分割で読み出し、メモリ制
御信号発生回路５０５から発生したメモリ側制御信号に
従い、メモリアクセス高速クロックに同期して画像デー
タバス５０８の画像データを画像データバッファ５０２
に時分割で書き込む。

【００６０】バッファ制御信号発生回路５０３で発生さ
せたパイプライン側制御信号に従い、パイプラインクロ
ックに同期して、画像データバッファ５０２からパイプ
ランイバス５１２にパイプライン読み出しデータＡを読
み出す。

【００６１】画像処理モジュールを通過して画像処理が
行われたパイプライン書き込みデータＢは、バッファ制
御信号発生回路５０３で発生させたパイプライン側制御
信号に従い、パイプランイバス５１３より画像データバ
ッファ５０４へパイプラインクロックに同期して書き込
まれる。

【００６２】メモリ制御信号発生回路５０５で発生させ
たメモリ側制御信号に従い、メモリアクセス高速クロッ
クに同期して画像データを時分割で読み出し、メモリ制
御信号発生回路５０５で発生した画像記憶手段制御信号
５１０と書き込みアドレス５０９に従って画像データバ
ッファ５０４の画像データをメモリアクセス高速クロッ
クに同期して画像記憶手段５０１に時分割で書き込む。

【００６３】上述のように、画像記憶手段５０１からメ
モリアクセス高速クロックに同期して、画像データを読
み出すサイクルと、画像データバッファからメモリアク
セス高速クロックに同期して画像データを画像記憶手段
へ書き込むサイクルとが時分割で行われることにより、
画像処理後の画像データを読み出したアドレスと同じア
ドレスに格納することが可能になる。

【００６４】（実施の形態３）図７はこの発明による画
像処理装置の実施の形態３を示している。この実施の形
態は時分割メインパイプラインバス共用化画像処理アー
キテクチャである。

【００６５】この実施の形態では、メインパイプライン
バス７２０に、画像データバス７１４、７１５、７１６
によって画像記憶手段７０１の読み出し用のメモリ制御
回路７０２と、画像処理モジュール７０３、７０５の出
力用の画像データバッファ７０４、７０６が各々接続さ
れ、また画像データバス７１４、７１５、７１６によっ
て画像処理モジュール７０８の入力用の画像データバッ
ファ７０７と、画像記憶手段７１０、７１２の書き込み
用のメモリ制御回路７０９、７１１が各々接続されてい
る。

【００６６】メモリ制御回路７０２と画像データバッフ
ァ７０７、画像データバッファ７０４とメモリ制御回路
７０９、画像データバッファ７０６とメモリ制御回路７
１１は各々画像データの転送に関して対を成している。

【００６７】リクエスト制御回路７１３は、メインパイ
プラインバス７２０の使用権を設定するものであり、上
述のように対をなす各メモリ制御回路と画像データバッ
ファに対してメインパイプラインバス７２０の使用許可
信号と使用不許可信号とを選択的に供給する。

【００６８】このシステムでは、メインパイプラインバ
ス７２０が、パイプラインクロックより高速なクロック
（メインパイプラインバス転送クロック）で動作可能な
同期型のバスで構成されていることが重要であり、メイ
ンパイプラインバス７２０は、上述のように各々対をな
す複数組のメモリ制御回路と画像データバッファとの間
の各画像データの転送を時分割で行う。

【００６９】このシステムにおいては、画像記憶手段７
０１の画像データは、メモリ制御回路７０２によってメ
インパイプラインバス７２０を使用して画像データバッ
ファ７０７へパイプラインクロックより高速なメインパ
イプラインバス転送クロックで転送され、画像処理モジ
ュール７０８で所定の画像処理が行われる。また画像処
理モジュール７０３、７０５が出力する画像データは、
画像データバッファ７０４、７０６を介してパイプライ
ンバス７２０を使用してパイプラインクロックより高速
なメインパイプラインバス転送クロックでメモリ制御回
路７０９、７１１へ転送され、画像記憶手段７１０、７
１２に書き込まれる。

【００７０】図８はこの実施の形態における時分割メイ
ンパイプライン共用化のタイミング図である。

【００７１】画像記憶手段７０１の画像データは、メモ
リアクセス高速クロックに同期して画像記憶手段７０１
から読み出され、メモリ制御回路７０２内部の画像デー
タバッファにメモリアクセス高速クロックに同期して書
き込まれる。

【００７２】画像処理モジュール７０３によって処理さ
れたパイプライン画像データは画像データバッファ７０
４にパイプラインクロックに同期して書き込まれ、また
画像処理モジュール７０５によって処理されたパイプラ
イン画像データは画像データバッファ７０６にパイプラ
インクロックに同期して書き込まれる。

【００７３】リクエスト制御回路７１３からメモリ制御
回路７０２内部の画像データバッファと画像データバッ
ファ７０７に対してメインパイプラインバス７２０の使
用許可信号が発生し、メモリ制御回路７０２内部の画像
データバッファの４画素分の画像データがメインパイプ
ラインバス７２０を使用して画像データバッファ７０７
へパイプラインクロックより高速なメインパイプライン
バス転送クロックで転送される。この画像データはメイ
ンパイプラインバス転送クロックに同期して画像データ
バッファ７０７に書き込まれる。

【００７４】データ転送が完了すると、メモリ制御回路
７０２内部の画像データバッファと画像データバッファ
７０７へリクエスト制御回路７１３からメインパイプラ
インバス７２０の使用不許可信号を発生させ、メインパ
イプラインバス７２０を使用不可にする。

【００７５】次にリクエスト制御回路７１３から画像デ
ータバッファ７０４とメモリ制御回路７０９内部の画像
データバッファへメインパイプラインバス７２０の使用
許可信号が発生し、画像データバッファ７０４より４画
素分の画像データがメインパイプラインバス７２０を使
用してメモリ制御回路７０９内部の画像データバッファ
へメインパイプラインバス転送クロックで転送され、こ
の画像データがメモリ制御回路７０９内部の画像データ
バッファにメインパイプラインバス転送クロックに同期
して書き込まれる。

【００７６】データ転送が完了すると、画像データバッ
ファ７０４とメモリ制御回路７０９内部の画像データバ
ッファへリクエスト制御回路７１３からメインパイプラ
インバス７２０の使用不許可信号を発生させ、メインパ
イプラインバス７２０を使用不可にする。

【００７７】次にリクエスト制御回路７１３から画像デ
ータバッファ７０６とメモリ制御回路７１１内部の画像
データバッファへメインパイプラインバス７２０の使用
許可信号が発生し、画像データバッファ７０６より４画
素分の画像データがメインパイプラインバス７２０を使
用してメモリ制御回路７１１内部の画像データバッファ
へメインパイプラインバス転送クロックで転送され、こ
の画像データがメモリ制御回路７１１内部の画像データ
バッファにメインパイプラインバス転送クロックに同期
して書き込まれる。

【００７８】データ転送が完了すると、画像データバッ
ファ７０６とメモリ制御回路７１１内部の画像データバ
ッファへリクエスト制御回路７１３からメインパイプラ
インバス７２０の使用不許可信号を発生させ、メインパ
イプラインバス７２０を使用不可にする。

【００７９】以上のサイクルを繰り返すことにより、３
組の画像データバスのデータ転送が、パイプラインクロ
ックより高速なメインパイプラインバス転送クロックで
動作する１組のメインパイプラインバス７２０を時分割
で使用してこの１組のメインパイプラインバス７２０に
より行われる。

【００８０】（実施の形態４）図９、図１０はこの発明
による画像処理装置の実施の形態４を示している。この
実施の形態はシステムデータバスとパイプライン画像デ
ータバスの共用化画像処理アーキテクチャである。

【００８１】データバス９０２は、システムデータバス
とパイプライン画像データバスとを共用するバスであ
り、ＣＰＵ９０１のビット数と同じビット数、例えば３
２ビットのバスとして構成され、システムクロック、パ
イプラインクロックより高速なクロック（データバス高
速クロック）で動作する。

【００８２】データバス９０２には、ＣＰＵ９０１以外
に、画像記憶手段９０３、９０５の読み書き用のメモリ
制御回路９０４、９０６と、画像処理モジュール９０
９、９１３の画像データバッファ９０８、９１２と、画
像処理モジュール９０９、９１３に付随する画像記憶手
段９１１、９１５の読み書き用のメモリ制御回路９１
０、９１４とが８ビットの画像データバス（例えば、符
号１０１２，１０１３）によって接続されている。

【００８３】データバス９０２はデータバス９０２のス
テータスを制御するものであり、ＣＰＵビジーとパイプ
ラインビジーの何れか一方に択一的にデータバス９０２
のステータスを設定する。

【００８４】バスマスター９０７は、データバス９０２
をＣＰＵ９０１が画像記憶手段のアクセスなどに使用す
るときには、データバス９０２のステータスをＣＰＵビ
ジーにする。ＣＰＵビジーの時には、パイプライン処理
が不可能になる。

【００８５】これに対しパイプライン画像処理をする場
合には、バスマスター９０７はデータバス９０２のステ
ータスをパイプラインビジーにする。パイプラインビジ
ーの時にはデータバスを使用したＣＰＵ処理が不可能に
なる。

【００８６】図１０は一例としてメモリ制御回路９０４
の内部構成を示している。このメモリ制御回路９０４
は、図５に示されているものと同等のものであり図１０
において、図５に示されているものと同等の部分は、図
５に付けた符号の下２桁の数値と同じ下２桁の数値によ
る１０００番の符号を付けてその説明を省略する。な
お、他のメモリ制御回路９０６、９１０、９１４も図１
０に示されているメモリ制御回路と同一構成であってよ
い。

【００８７】つぎにこの画像処理装置の動作を説明す
る。

【００８８】データバス９０２を使用して例えば、画像
記憶手段９０３からメモリ制御回路９０４、画像データ
バッファ９０８、画像処理モジュール９０９、メモリ制
御回路９１０、画像記憶手段９１１と云うデータ転送経
路をもってパイプライン画像処理を行うとする。

【００８９】ＣＰＵ９０１からメモリ制御回路９０３内
のメモリ制御信号発生回路１００５内の起動レジスタに
起動指令を格納する。メモリ制御信号発生回路１００５
はバスマスター９０７に対し、パイプラインリクエスト
信号を発生させる。データバス９０２がＣＰＵビジーで
なければ、バスマスター９０７はデータバス９０２をパ
イプラインビジーとし、パイプライン画像処理が開始さ
れる。

【００９０】画像記憶手段９０３からメモリアクセス高
速クロックに同期して画像データを読み出し、メモリ制
御回路９０４内の画像データバッファ１００２にメモリ
アクセス高速クロックに同期して画像データを書き込
み、データバス高速クロックに同期して画像データバッ
ファ１００２より画像データを読み出し、データバス９
０２を使用して画像データバッファ９０８にデータバス
高速クロックに同期して画像データを書き込む。

【００９１】画像データバッファ９０８に書き込まれた
画像データは、パイプラインクロックに同期して画像処
理モジュール９０９へ送られ、パイプライン処理が行わ
れる。データバス高速クロックの方がパイプラインバス
クロックより高速なため、画像データバッファ９０８に
は画像データが蓄積されていく。

【００９２】ＣＰＵ９０１の命令のうち、クロック数を
最大要する命令（以下最大命令）のクロック数以上の画
素数が、画像データバッファ９０８に格納されれば、画
像記憶手段９０３から画像データの読み出し、画像デー
タバッファ９０８に対する画像データの書き込み、パイ
プライン画像処理は続行しつつ、バスマスター９０７の
パイプラインビジーを解除する。

【００９３】ＣＰＵビジーの状態下で、メモリ制御回路
９０３がデータバス９０２の使用要求信号であるパイプ
ラインリクエスト信号をバスマスター９０７へ出すと、
ＣＰＵビジーが解除され、データバス９０２が解放され
るのを待って、パイプライン画像処理を開始する。

【００９４】データバス９０２はパイプラインビジー状
態になり、バスマスター９０７はステータスをパイプラ
インビジーとし、データバス９０２は４等分されて４組
のパイプライン画像バスとして使用される。

【００９５】パイプラインビジーの時にＣＰＵ９０１が
画像記憶手段９０３にアクセスするには、ＣＰＵ９０１
からバスマスター９０７にバス使用要求信号のＣＰＵリ
クエスト信号を発生する。バスマスター９０７がパイプ
ラインビジー中にＣＰＵリクエストを受けると、パイプ
ラインビジーでなくなるのを待ち、ＣＰＵビジーにし
て、その後ＣＰＵ９０１が画像記憶手段９０３にアクセ
スし、１命令を実行し、まだ、パイプライン処理中であ
れば、再びパイプラインビジーにして、パイプライン処
理を実行する。

【００９６】以上のように、システムバスのクロックと
パイプラインバスのクロックより高速なクロックで動作
するデータバスを使用し、システムのデータバスを使用
する処理とパイプライン画像処理を時分割で行うことに
より、パイプライン画像バスとシステムデータバスとが
１組のデータバスで共用化される。

【００９７】

【発明の効果】以上の説明から理解される如く、この発
明による画像処理装置によれば、パイプラインクロック
より高速にアクセス可能な画像記憶手段を用い、パイプ
ラインクロックより高速なクロックに同期して画像記憶
手段にアクセスすることにより、複数のパイプライン画
像データをパイプラインバス数より少数の画像記憶手段
へ独立に入出力することが可能になり、画像記憶手段の
必要個数を削減できる。

【００９８】つぎの発明による画像処理装置によれば、
パイプラインクロックより高速なメモリアクセス高速ク
ロックに同期して画像記憶手段にアクセスし、画像記憶
手段からメモリアクセス高速クロックに同期して読み出
した複数の画像データ群からの画像データを、画像デー
タ群毎に複数の画像データバッファに割り当ててメモリ
アクセス高速クロックに同期して記憶させ、その画像デ
ータをパイプラインクロックに同期させて読み出し、パ
イプライン処理を行うから、パイプライン処理用の画像
記憶手段をパイプラインバスの数量より少数の画像記憶
手段で構成することができる。

【００９９】つぎの発明による画像処理装置によれば、
画像記憶手段にＤＲＡＭを用いることにより、安価で小
型な画像処理装置を構成することが可能になる。

【０１００】つぎの発明による画像処理装置によれば、
読み出しと側の画像データバッファと書き込み側の画像
データバッファを使用し、画像記憶手段への書き込みサ
イクルと画像記憶手段からの読み出しサイクルとを時分
割で実施することにより、画像記憶手段の読み出しアド
レスと書き込みアドレスを同一にすることができ、便利
になる。

【０１０１】つぎの発明による画像処理装置によれば、
パイプラインクロックよりも高速なクロックで動作可能
な同期型のバスを構成して時分割でパイプライン画像デ
ータを転送することにより、複数のパイプライン画像デ
ータバスをパイプライン画像データバス数より少数のバ
スに置き換えることができ、バス数を削減できる。

【０１０２】つぎの発明による画像処理装置によれば、
リクエスト制御回路がメインパイプラインバスの使用権
を切り換え設定するから、メインパイプラインバスでの
画像データの相互干渉が確実に回避される。

【０１０３】つぎの発明による画像処理装置によれば、
システムクロックとパイプラインバスのクロックより高
速なクロックで動作するデータバスを構成することによ
り、システム処理とパイプライン処理を時分割で実施す
るから、システムデータバスと１組以上のパイプライン
バスとを共用化でき、バス数を削減できる。

【０１０４】つぎの発明による画像処理装置では、バス
マスターがデータバスをシステムデータバスとパイプラ
インバスの何れかとして選択的に切り換え使用するよう
な制御をするから、データバスの競合が確実に回避され
る。

【図面の簡単な説明】

【図１】 この発明による画像処理装置の実施の形態１
を示すブロック線図である。

【図２】 実施の形態１の画像処理装置で使用されるメ
モリ制御回路のブロック線図である。

【図３】 実施の形態１の画像処理装置における画像記
憶手段のライトタイミング図である。

【図４】 実施の形態１の画像処理装置における画像記
憶手段（ＤＲＡＭ）のＤＲＡＭライトタイミング図であ
る。

【図５】 実施の形態２の画像処理装置で使用されるメ
モリ制御回路のブロック線図である。

【図６】 実施の形態２の画像処理装置によるパイプラ
イン画像処理における書き込みタイミング図である。

【図７】 この発明による画像処理装置の実施の形態３
を示すブロック線図である。

【図８】 実施の形態３の画像処理装置における時分割
メインパイプラインバス共用化のタイミング図である。

【図９】 この発明による画像処理装置の実施の形態４
を示すブロック線図である。

【図１０】 実施の形態４の画像処理装置で使用される
メモリ制御回路のブロック線図である。

【図１１】 画像処理装置の従来例を示すブロック線図
である。

【符号の説明】

１０１ 画像記憶手段，１０２ メモリ制御回路，１０
３，１０４，１０５画像処理モジュール，１０７ メモ
リ制御回路，１０６ 画像記憶手段，１０８，１０９，
１１０ パイプラインバス，２０１ メモリ制御信号発
生回路 ２０２，２０３，２０４ 画像データバッフ
ァ，２２０ バッファ制御信号発生回路，５００ メモ
リ制御回路，５０１ 画像記憶手段，５０２ 画像デー
タバッファ，５０３ バッファ制御信号発生回路，５０
４ 画像データバッファ，５０５メモリ制御信号発生回
路，７０１ 画像記憶手段，７０２ メモリ制御回路，
７０３ 画像処理モジュール，７０４ 画像データバッ
ファ，７０５ 画像処理モジュール，７０６，７０７
画像データバッファ，７０８ 画像処理モジュール，７
０９ メモリ制御回路，７１０ 画像記憶手段，７１１
メモリ制御回路，７１２ 画像記憶手段，７１３ リ
クエスト制御回路，７２０ メインパイプラインバス，
９０１ ＣＰＵ，９０２ データバス，９０３ 画像記
憶手段，９０４ メモリ制御回路，９０５ 画像記憶手
段，９０６ メモリ制御回路，９０７ バスマスター，
９０８ 画像データバッファ，９０９ 画像処理モジュ
ール，９１０ メモリ制御回路，９１１ 画像記憶手
段，９１２ 画像データバッファ，９１３ 画像処理モ
ジュール，９１４ メモリ制御回路，９１５ 画像記憶
手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 画像記憶手段や画像入力手段から画像デ
   ータをパイプラインクロックに同期させて読み出し、他
   の画像記憶手段や画像出力手段へ書き込むパイプライン
   方式の画像処理装置において、 パイプラインクロックより高速なクロックでアクセス可
   能な画像記憶手段を使用し、時分割で複数のパイプライ
   ンバスの画像データを一つの画像記憶手段に書き込み・
   読み出しし、パイプラインバス数より少数の画像記憶手
   段に対して画像データを入出力可能であることを特徴と
   する画像処理装置。
2. 【請求項２】 請求項１に記載の画像処理装置におい
   て、前記画像記憶手段がＤＲＡＭにより構成され、ＤＲ
   ＡＭのリフレッシュサイクルとパイプライン画像処理を
   時分割で実施することを特徴とする画像処理装置。
3. 【請求項３】 前記画像記憶手段に画像データを読み書
   きする制御を行うメモリ制御回路を有し、当該メモリ制
   御回路は前記画像記憶手段に対して画像データをパイプ
   ラインクロックより高速なクロックで入出力しパイプラ
   インバス側にパイプラインクロックで画像データを入出
   力する画像データバッファを有していることを特徴とす
   る請求項１または２に記載の画像処理装置。
4. 【請求項４】 画像記憶手段や画像入力手段から画像デ
   ータをパイプラインクロックに同期させて読み出し、他
   の画像記憶手段や画像出力手段へ書き込むパイプライン
   方式の画像処理装置において、 パイプラインクロックより高速なクロックでアクセス可
   能な画像記憶手段を使用し、当該画像記憶手段に画像デ
   ータを読み書きする制御を行うメモリ制御回路を設け、
   当該メモリ制御回路は、前記画像記憶手段より画像デー
   タをパイプラインクロックより高速なクロックで入力し
   パイプラインバス側にパイプラインクロックで画像デー
   タを出力する読み出し側の画像データバッファと、パイ
   プラインバス側よりパイプラインクロックで画像データ
   を入力し前記画像記憶手段に対して画像データをパイプ
   ラインクロックより高速なクロックで出力する書き込み
   側の画像データバッファとを対で有していることを特徴
   とする画像処理装置。
5. 【請求項５】 画像記憶手段や画像入力手段から画像デ
   ータをパイプラインクロックに同期させて読み出し、他
   の画像記憶手段や画像出力手段へ書き込むパイプライン
   方式の画像処理装置において、 パイプラインクロックよりも高速なクロックで動作可能
   な同期型のメインパイプラインバスを構成し、複数のパ
   イプライン画像データ群の画像データを前記メインパイ
   プラインバスを使用して時分割で転送し、複数組のパイ
   プラインバスを１組のバスで置き換えたことを特徴とす
   る画像処理装置。
6. 【請求項６】 メインパイプラインバスの使用権を切り
   換え設定するリクエスト制御回路を有していることを特
   徴とする請求項５に記載の画像処理装置。
7. 【請求項７】 画像記憶手段や画像入力手段から画像デ
   ータをパイプラインクロックに同期させて読み出し、他
   の画像記憶手段や画像出力手段へ書き込むパイプライン
   方式の画像処理装置において、 システムクロックおよびパイプラインクロックよりも高
   速なクロックで動作可能なデータバスを構成し、画像デ
   ータを前記データバスを使用して転送し、画像記憶手段
   へアクセスする等のシステムの処理に使用するシステム
   データバスとパイプライン画像処理などに使用する１組
   以上のパイプラインバスとを前記データバスで共用化し
   たことを特徴とする画像処理装置。
8. 【請求項８】 前記データバスをシステムデータバスと
   パイプラインバスの何れかとして選択的に切り換え使用
   する制御を行うバスマスターを有していることを特徴と
   する請求項７に記載の画像処理装置。