JP3285889B2 - 出力パッドを駆動するための方法及び装置 - Google Patents
出力パッドを駆動するための方法及び装置Info
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- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- H03K17/164—Soft switching using parallel switching arrangements
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Description
【０００１】
【発明の技術分野】本発明は、集積回路（ＩＣ）の出力
パッドを駆動するための方法および装置に関しており、
特に、論理回路制御装置を含む方法および装置に関して
いる。
パッドを駆動するための方法および装置に関しており、
特に、論理回路制御装置を含む方法および装置に関して
いる。
【０００２】
【従来技術とその問題点】マイクロプロセッサおよびメ
モリなどの集積論理回路は、”１”と呼ばれるハイ論理
状態、または”０”と呼ばれるロー論理状態から成る出
力信号を発生させる。該集積論理回路は一般にチップと
呼ばれる。一般に、直列に接続されたＦＥＴトランジス
タは、チップの選択される出力端子のための出力段を形
成する。トランジスタの接続部は、パッドと呼ばれる端
子に結合される。チップ上の集積回路により発生される
論理信号は、ＦＥＴのゲートに加えられ、それにより出
力パッドを駆動する。
モリなどの集積論理回路は、”１”と呼ばれるハイ論理
状態、または”０”と呼ばれるロー論理状態から成る出
力信号を発生させる。該集積論理回路は一般にチップと
呼ばれる。一般に、直列に接続されたＦＥＴトランジス
タは、チップの選択される出力端子のための出力段を形
成する。トランジスタの接続部は、パッドと呼ばれる端
子に結合される。チップ上の集積回路により発生される
論理信号は、ＦＥＴのゲートに加えられ、それにより出
力パッドを駆動する。
【０００３】チップを他のコンポーネントと接続したと
きにパッド上に現れるキャパシタンスまたは電流負荷が
あるために、ドライバが必要である。チップ上に多くの
パッドがあるときには、チップの接地線に大きなインダ
クタンスがある。このようなタイプのチップに珍しいこ
とではないが、多数のパッド上の信号が同時に状態を切
り換えると、接地線に大きなノイズ・スパイクが生じ
る。チップ・パッドに関するノイズの問題は、Ｖａｎ
Ｌｅｈｎ他に与えられた米国特許第４，７３１，５５３
号で認識されている。Ｖａｎ Ｌｅｈｎ他のこの特許で
は、１対の出力ドライバが与えられており、その１つの
ドライバは、ハイ論理レベル（ハイ・レベルと称する）
定常状態段において動作する他のドライバにより、論理
レベルのロー（ロー・レベル）からハイ（ハイレベル）
状態への移行を駆動する。論理的移行をもたらす他のパ
ッド・ドライバにより作り出されるノイズから、所定の
出力状態のままであるパッド・ドライバの電源ノードを
分離する目的で、各ドライバは別々の電源に接続されて
いる。Ｖａｎ Ｌｅｈｎ他の特許ではこの目的を達成す
ることができるが、時間遅延回路および各パッド用の多
数の論理ゲートだけでなく、別々の電源を、チップに追
加している。Ｖａｎ Ｌｅｈｎ他の特許に述べてあるよ
うに、論理回路の動作速度が増大するにつれて、ノイズ
も増加する。論理回路の設計では、回路の動作速度の選
択は、特定アプリケーションで許容することのできるノ
イズ量の関数である。論理回路の出力パッドを高速で駆
動すればするほど、ノイズもそれだけ多く発生する。
きにパッド上に現れるキャパシタンスまたは電流負荷が
あるために、ドライバが必要である。チップ上に多くの
パッドがあるときには、チップの接地線に大きなインダ
クタンスがある。このようなタイプのチップに珍しいこ
とではないが、多数のパッド上の信号が同時に状態を切
り換えると、接地線に大きなノイズ・スパイクが生じ
る。チップ・パッドに関するノイズの問題は、Ｖａｎ
Ｌｅｈｎ他に与えられた米国特許第４，７３１，５５３
号で認識されている。Ｖａｎ Ｌｅｈｎ他のこの特許で
は、１対の出力ドライバが与えられており、その１つの
ドライバは、ハイ論理レベル（ハイ・レベルと称する）
定常状態段において動作する他のドライバにより、論理
レベルのロー（ロー・レベル）からハイ（ハイレベル）
状態への移行を駆動する。論理的移行をもたらす他のパ
ッド・ドライバにより作り出されるノイズから、所定の
出力状態のままであるパッド・ドライバの電源ノードを
分離する目的で、各ドライバは別々の電源に接続されて
いる。Ｖａｎ Ｌｅｈｎ他の特許ではこの目的を達成す
ることができるが、時間遅延回路および各パッド用の多
数の論理ゲートだけでなく、別々の電源を、チップに追
加している。Ｖａｎ Ｌｅｈｎ他の特許に述べてあるよ
うに、論理回路の動作速度が増大するにつれて、ノイズ
も増加する。論理回路の設計では、回路の動作速度の選
択は、特定アプリケーションで許容することのできるノ
イズ量の関数である。論理回路の出力パッドを高速で駆
動すればするほど、ノイズもそれだけ多く発生する。
【０００４】
【発明の目的】先行技術の短所を克服するところのＩＣ
出力パッドを駆動するための方法および装置をもたらす
ことが、本発明の目的である。回路を製造した後で論理
回路の信号速度とノイズとの間のトレードオフを選択す
ることのできる該方法および装置をもたらすことが、本
発明のさらに明確な目的である。論理回路のアプリケー
ションにより異なるが、論理回路のユーザーにより、該
トレードオフを選択可能な該方法および装置をもたらす
ことが、本発明の別の明確な目的である。
出力パッドを駆動するための方法および装置をもたらす
ことが、本発明の目的である。回路を製造した後で論理
回路の信号速度とノイズとの間のトレードオフを選択す
ることのできる該方法および装置をもたらすことが、本
発明のさらに明確な目的である。論理回路のアプリケー
ションにより異なるが、論理回路のユーザーにより、該
トレードオフを選択可能な該方法および装置をもたらす
ことが、本発明の別の明確な目的である。
【０００５】
【発明の概要】本発明は、ＩＣ出力信号に応答する集積
回路（ＩＣ）出力パッドを駆動する方法を含む。ＩＣ出
力信号は、第１および第２パッド・ドライバの入力に加
えられる。各パッド・ドライバの出力は、前記出力パッ
ドに接続される。ＩＣ出力信号は、該信号がこのように
加えられ、ドライバ出力がこのように接続してあるとき
に、ハイ・レベルとロー・レベルの間を切り換える。該
方法を実施するための装置も与えられている。
回路（ＩＣ）出力パッドを駆動する方法を含む。ＩＣ出
力信号は、第１および第２パッド・ドライバの入力に加
えられる。各パッド・ドライバの出力は、前記出力パッ
ドに接続される。ＩＣ出力信号は、該信号がこのように
加えられ、ドライバ出力がこのように接続してあるとき
に、ハイ・レベルとロー・レベルの間を切り換える。該
方法を実施するための装置も与えられている。
【０００６】
【望ましい実施例の説明】一般に１０で示すものは、集
積回路（ＩＣ）の出力パッドを駆動するための回路の一
部である。回路１０には、一般に１２で示す副回路を含
み、該副回路は、さらに、一般に１４で示すパッド・ド
ライバ論理回路、および一般に１６、１８で示す１対の
パッド・ドライバを含む。ＩＣ出力パッド２０は、導線
２２を介してドライバ１６、１８に接続される。ＩＣ出
力信号は集積回路（図示していないがマイクロプロセッ
サと想定されている）により発生され、導線２４に加え
られる。導線２４上の信号は、ハイおよびロー・レベル
に切り換わるが、本書では各々を”１”および”０”と
呼ぶ。導線２４に加えられる信号を出力する回路１０お
よびマイクロプロセッサは、同じチップ上で組み立てら
れる。すべてを図示していないが、該チップには、パッ
ド２０などの多数の出力パッドを含み、各々、副回路１
２などの関連する副回路を有する。隣接する副回路の一
部を、一般に２６で示す。
積回路（ＩＣ）の出力パッドを駆動するための回路の一
部である。回路１０には、一般に１２で示す副回路を含
み、該副回路は、さらに、一般に１４で示すパッド・ド
ライバ論理回路、および一般に１６、１８で示す１対の
パッド・ドライバを含む。ＩＣ出力パッド２０は、導線
２２を介してドライバ１６、１８に接続される。ＩＣ出
力信号は集積回路（図示していないがマイクロプロセッ
サと想定されている）により発生され、導線２４に加え
られる。導線２４上の信号は、ハイおよびロー・レベル
に切り換わるが、本書では各々を”１”および”０”と
呼ぶ。導線２４に加えられる信号を出力する回路１０お
よびマイクロプロセッサは、同じチップ上で組み立てら
れる。すべてを図示していないが、該チップには、パッ
ド２０などの多数の出力パッドを含み、各々、副回路１
２などの関連する副回路を有する。隣接する副回路の一
部を、一般に２６で示す。
【０００７】副回路１２の構造および動作について考察
する。副回路１２には、インバータ２８、３０を含む。
各インバータは、”１”がその入力に加えられるときの
出力が”０”、およびその逆であるように、通常通りに
動作する。インバータ２８の出力は、ＮＡＮＤゲート３
２の入力の１つに加えられる。ＮＡＮＤゲート３２への
他の入力は、導線３４を介して導線２４に接続される。
ＮＡＮＤゲート３２の出力は、導線３８に加えられる。
ＮＡＮＤゲートは、各入力がハイ・レベルであるときだ
けその出力がロー・レベルであるように通常通りに機能
する。他のすべての入力、例えば両方ともロー・レベル
または１つがローで他がハイ・レベルなどでは、ＮＡＮ
Ｄゲート１２の出力は”１”である。ＮＯＲゲート３８
には、導線４０を介してインバータ２８の入力に結合さ
れる１つの入力および導線３４を介して導線２４に結合
される他の入力がある。ＮＯＲゲート３８の出力は、導
線４２に加えられる。ＮＯＲゲート３８へのいずれかま
たは両方の入力が”１”であれば、その出力ば”０”で
ある。ＮＯＲゲート３８の両入力が”０”である場合、
その出力は”１”である。導線３６、４２は、本書で
は、論理回路１４の第１および第２出力と呼ぶ。
する。副回路１２には、インバータ２８、３０を含む。
各インバータは、”１”がその入力に加えられるときの
出力が”０”、およびその逆であるように、通常通りに
動作する。インバータ２８の出力は、ＮＡＮＤゲート３
２の入力の１つに加えられる。ＮＡＮＤゲート３２への
他の入力は、導線３４を介して導線２４に接続される。
ＮＡＮＤゲート３２の出力は、導線３８に加えられる。
ＮＡＮＤゲートは、各入力がハイ・レベルであるときだ
けその出力がロー・レベルであるように通常通りに機能
する。他のすべての入力、例えば両方ともロー・レベル
または１つがローで他がハイ・レベルなどでは、ＮＡＮ
Ｄゲート１２の出力は”１”である。ＮＯＲゲート３８
には、導線４０を介してインバータ２８の入力に結合さ
れる１つの入力および導線３４を介して導線２４に結合
される他の入力がある。ＮＯＲゲート３８の出力は、導
線４２に加えられる。ＮＯＲゲート３８へのいずれかま
たは両方の入力が”１”であれば、その出力ば”０”で
ある。ＮＯＲゲート３８の両入力が”０”である場合、
その出力は”１”である。導線３６、４２は、本書で
は、論理回路１４の第１および第２出力と呼ぶ。
【０００８】パッド・ドライバ１６には、ｐ−チャンネ
ルＦＥＴ４４およぴｎ−チャンネルＦＥＴ４６を含み、
本書では、各々第１および第３ＦＥＴと呼んでいる。パ
ッド・ドライバ１８には、ｐ−チャンネルＦＥＴ４８お
よびｎ−チャンネルＦＥＴ５０も含み、本書では、各々
第２および第４ＦＥＴと呼んでいる。各ＦＥＴには、ゲ
ート５２、５４、５６、５８を含む。ゲート５６は導線
３６に接続され、ゲート５８は導線４２に接続され、ゲ
ート５２、５４は導線６０に接続され、これはさらにイ
ンバータ３０の出力に接続される。すでに述べた導線２
２は、パッド２０、ＦＥＴ４４、４６の接続部、および
ＦＥＴ４８、５０の接続部に接続される。ＦＥＴ４４、
４８の一方の側は、在来形電源ＶＤＤに結合される。Ｆ
ＥＴ４６、５０の他方の側は、接地についての通例の記
号により示されるように接地される。接地は、本書で
は、基準電位と呼んでいる。
ルＦＥＴ４４およぴｎ−チャンネルＦＥＴ４６を含み、
本書では、各々第１および第３ＦＥＴと呼んでいる。パ
ッド・ドライバ１８には、ｐ−チャンネルＦＥＴ４８お
よびｎ−チャンネルＦＥＴ５０も含み、本書では、各々
第２および第４ＦＥＴと呼んでいる。各ＦＥＴには、ゲ
ート５２、５４、５６、５８を含む。ゲート５６は導線
３６に接続され、ゲート５８は導線４２に接続され、ゲ
ート５２、５４は導線６０に接続され、これはさらにイ
ンバータ３０の出力に接続される。すでに述べた導線２
２は、パッド２０、ＦＥＴ４４、４６の接続部、および
ＦＥＴ４８、５０の接続部に接続される。ＦＥＴ４４、
４８の一方の側は、在来形電源ＶＤＤに結合される。Ｆ
ＥＴ４６、５０の他方の側は、接地についての通例の記
号により示されるように接地される。接地は、本書で
は、基準電位と呼んでいる。
【０００９】動作において、すでに述べたようにｐ−チ
ャンネルＦＥＴであるＦＥＴ４４、４８は、ゲート５
２、５６の信号が”０”論理レベルであるときに、導通
し、それによりＶＤＤを導線２２に接続している。ゲー
トは５２、５６の論理レベルが”１”である場合、ＦＥ
Ｔ４４、４８は遮断され、それによりＶＤＤを導線２２
から遮断している。他方、ＦＥＴ４６、５０は、ゲート
５４、５８の信号が”０”論理レベルであるときにオフ
であり、それにより接地を導線２２から遮断しており、
ゲート信号が”１”論理レベルであるときにオンにな
り、それにより導線２２を接地している。前述のＦＥＴ
の論理的動作を以要約すると下表のようになる ゲート （ＦＥＴ４４、４８） （ＦＥＴ４６、５０） ”０” オン オフ ”１” オフ オン
ャンネルＦＥＴであるＦＥＴ４４、４８は、ゲート５
２、５６の信号が”０”論理レベルであるときに、導通
し、それによりＶＤＤを導線２２に接続している。ゲー
トは５２、５６の論理レベルが”１”である場合、ＦＥ
Ｔ４４、４８は遮断され、それによりＶＤＤを導線２２
から遮断している。他方、ＦＥＴ４６、５０は、ゲート
５４、５８の信号が”０”論理レベルであるときにオフ
であり、それにより接地を導線２２から遮断しており、
ゲート信号が”１”論理レベルであるときにオンにな
り、それにより導線２２を接地している。前述のＦＥＴ
の論理的動作を以要約すると下表のようになる ゲート （ＦＥＴ４４、４８） （ＦＥＴ４６、５０） ”０” オン オフ ”１” オフ オン
【００１０】副回路２６にはインバータ６２を含む。イ
ンバータ６２は、副回路１２のインバータ２８と対応し
ている。インバータ６２の先までは図示していないが、
副回路２６は基本的に副回路１２と同一である。副回路
２６には、インバータ６２が一部を成す論理回路１４な
どの論理回路を含んでいる。すなわち、１対のパッド・
ドライバ（図示していない）はパッド・ドライバ１６、
１８に似ており、パッド（図示していない）はパッド２
０に似ている。マイクロプロセッサからの別の論理信号
は、導線２４の信号が副回路１２に加えられるのと同じ
ようにして、副回路２６に加えられる。マイクロプロセ
ッサ回路の各論理出力では、副回路１２、２６に似た別
の副回路が、パッド２０に似た関連するパッドを駆動す
る。フリップフロップ６４には、導線６６に接続される
出力端子Ｑを含む。導線６６は、回路１０の副回路１
２、２６に似た各副回路のインバータ２８、６２に対応
する各インバータの入力に接続される。入力端子Ｄは、
チップの入／出力バスの一部を成す導線６７に接続され
る。フリップフロップ６４のクロック端子は導線６８に
接続され、該導線はチップ上の入力パッド（図示してい
ない）に接続される。フリップフロップ６４は、導線６
８で”０”から”１”への論理レベル還移のある度に通
常のように動作し、フリップフロップの端子Ｄに現れる
値は、端子Ｑに加えられ、次の”０”から”１”への還
移までそのレベルに保持される。
ンバータ６２は、副回路１２のインバータ２８と対応し
ている。インバータ６２の先までは図示していないが、
副回路２６は基本的に副回路１２と同一である。副回路
２６には、インバータ６２が一部を成す論理回路１４な
どの論理回路を含んでいる。すなわち、１対のパッド・
ドライバ（図示していない）はパッド・ドライバ１６、
１８に似ており、パッド（図示していない）はパッド２
０に似ている。マイクロプロセッサからの別の論理信号
は、導線２４の信号が副回路１２に加えられるのと同じ
ようにして、副回路２６に加えられる。マイクロプロセ
ッサ回路の各論理出力では、副回路１２、２６に似た別
の副回路が、パッド２０に似た関連するパッドを駆動す
る。フリップフロップ６４には、導線６６に接続される
出力端子Ｑを含む。導線６６は、回路１０の副回路１
２、２６に似た各副回路のインバータ２８、６２に対応
する各インバータの入力に接続される。入力端子Ｄは、
チップの入／出力バスの一部を成す導線６７に接続され
る。フリップフロップ６４のクロック端子は導線６８に
接続され、該導線はチップ上の入力パッド（図示してい
ない）に接続される。フリップフロップ６４は、導線６
８で”０”から”１”への論理レベル還移のある度に通
常のように動作し、フリップフロップの端子Ｄに現れる
値は、端子Ｑに加えられ、次の”０”から”１”への還
移までそのレベルに保持される。
【００１１】ある動作モードでは、”０”がチップ入／
出力バスの導線６７に加えられ、その後で、導線６８に
接続されたチップ・パッド上で、”０”から”１”への
還移が引き起こされ、それにより端子Ｄの”０”ステー
タスをフリップフロップ６４の端子Ｑにクロックする。
したがって、”１”がインバータ２８の出力に現れ
る。”０”が導線４０上に現れ、ＮＯＲゲート３８への
入力の一方となる。したがって、導線２４上のマイクロ
プロセッサ出力信号は、ＮＡＮＤゲート３２およびＮＯ
Ｒゲート３８を通り、各々導線３６、４２に現れる。ゲ
ート５６、５８を同じ信号で駆動すれば、ＦＥＴ４８、
５０はお互いに相補的に動作する。すなわち、一方がオ
ンであれば他方がオフであり、その逆もある。したがっ
て、ＦＥＴ４８、５０は、導線２４に現れる信号をパッ
ド２０に加える。同様にして、インバータ３０は、ゲー
ト５２、５４を駆動する導線６０に信号を送るので、Ｆ
ＥＴ４４、４６は、ＦＥＴ４６、５０と同じ様に、お互
いに相補的に動作する。したがって、パッド・ドライバ
１６に似た１つのパッド・ドライバの出力を、先行技術
のようにパッド２０に現わさせる代りに、パッド・ドラ
イバ１６、１８はパッド２０を並列に駆動する。このよ
うな並列駆動は、１つのドライバだけでパッドを駆動す
る場合よりもずっと迅速な信号の移行をパッド２０上で
行わせる。他方、２つのドライバ１６、１８が同時にパ
ッドを駆動するときには、チップの他の信号に影響を及
ぼすところの接地線に現れるノイズは、許容されないこ
とがある。
出力バスの導線６７に加えられ、その後で、導線６８に
接続されたチップ・パッド上で、”０”から”１”への
還移が引き起こされ、それにより端子Ｄの”０”ステー
タスをフリップフロップ６４の端子Ｑにクロックする。
したがって、”１”がインバータ２８の出力に現れ
る。”０”が導線４０上に現れ、ＮＯＲゲート３８への
入力の一方となる。したがって、導線２４上のマイクロ
プロセッサ出力信号は、ＮＡＮＤゲート３２およびＮＯ
Ｒゲート３８を通り、各々導線３６、４２に現れる。ゲ
ート５６、５８を同じ信号で駆動すれば、ＦＥＴ４８、
５０はお互いに相補的に動作する。すなわち、一方がオ
ンであれば他方がオフであり、その逆もある。したがっ
て、ＦＥＴ４８、５０は、導線２４に現れる信号をパッ
ド２０に加える。同様にして、インバータ３０は、ゲー
ト５２、５４を駆動する導線６０に信号を送るので、Ｆ
ＥＴ４４、４６は、ＦＥＴ４６、５０と同じ様に、お互
いに相補的に動作する。したがって、パッド・ドライバ
１６に似た１つのパッド・ドライバの出力を、先行技術
のようにパッド２０に現わさせる代りに、パッド・ドラ
イバ１６、１８はパッド２０を並列に駆動する。このよ
うな並列駆動は、１つのドライバだけでパッドを駆動す
る場合よりもずっと迅速な信号の移行をパッド２０上で
行わせる。他方、２つのドライバ１６、１８が同時にパ
ッドを駆動するときには、チップの他の信号に影響を及
ぼすところの接地線に現れるノイズは、許容されないこ
とがある。
【００１２】接地線のノイズ・レベルが高過ぎることが
確認されたならば、論理”１”状態を導線６７に加え、
導線６８の接続されたパッド上で”０”から”１”論理
レベルへの還移をもたらすことによりフリップフロップ
の端子Ｑに該論理”１”状態をクロックさせて、もう１
つの動作モードで動作するようにチップを切り換えるこ
とができ、それにより”１”レベルを導線６６上に乗せ
る。これにより、”１”レベルが導線４０上に現れ、”
０”レベルがインバータ２８の出力に現れる。”０”を
ＮＡＮＤゲート３２への入力の１つとすると、導線３６
は常に論理レベル”１”であり、ＦＥＴ４６は常にオフ
である。同様に、導線４０に”１”レベルがあると、導
線４２上のＮＯＲゲート３８の出力は常に”Ｏ”論理レ
ベル状態であり、ＦＥＴ５８もオフになる。したがっ
て、ＦＥＴ４８、５０の接続部は、電源および接地から
遮断されるので、ＦＥＴ４４、４６により発生される信
号に従う。パッド２０、および導線６６に接続される他
のすべてのパッドは、このように、遅いが低ノイズ・レ
ベルで駆動される。パッド・ドライバ１６のＦＥＴ４
４、４６は、すでに述べたように継続して駆動され、そ
れにより、導線２４の信号に応答して、導線２２、およ
びしたがってパッド２０を駆動する。パッド２０の信号
の変化速度は、２つのドライバ１６、１８がパッドを駆
動するときよりも幾分遅いが、ノイズ・レベルは低減さ
れる。したがって、出力パッドに所望される速度対ノイ
ズ特性により異なるが、”０”または”１”論理レベル
を導線６７に加えたり、その値を導線６６にクロックす
ることにより、ユーザーは、チップを製造した後でチッ
プの仕様を調整することができる。論理回路１４のよう
な別の論理回路を伴うパッド・ドライバ１８のような別
のドライバを、回路１０の各パッドに追加できることが
理解される。したがって、各パッドを例えば６つのドラ
イバにより駆動することができ、そのうちの１つは、ド
ライバ１６のように、常にオンであり（即わち動作
し）、他の５つは、出力パッドの所望速度対ノイズ特性
によりオン（動作）またはオフ（非動作）に２進プログ
ラム可能である。
確認されたならば、論理”１”状態を導線６７に加え、
導線６８の接続されたパッド上で”０”から”１”論理
レベルへの還移をもたらすことによりフリップフロップ
の端子Ｑに該論理”１”状態をクロックさせて、もう１
つの動作モードで動作するようにチップを切り換えるこ
とができ、それにより”１”レベルを導線６６上に乗せ
る。これにより、”１”レベルが導線４０上に現れ、”
０”レベルがインバータ２８の出力に現れる。”０”を
ＮＡＮＤゲート３２への入力の１つとすると、導線３６
は常に論理レベル”１”であり、ＦＥＴ４６は常にオフ
である。同様に、導線４０に”１”レベルがあると、導
線４２上のＮＯＲゲート３８の出力は常に”Ｏ”論理レ
ベル状態であり、ＦＥＴ５８もオフになる。したがっ
て、ＦＥＴ４８、５０の接続部は、電源および接地から
遮断されるので、ＦＥＴ４４、４６により発生される信
号に従う。パッド２０、および導線６６に接続される他
のすべてのパッドは、このように、遅いが低ノイズ・レ
ベルで駆動される。パッド・ドライバ１６のＦＥＴ４
４、４６は、すでに述べたように継続して駆動され、そ
れにより、導線２４の信号に応答して、導線２２、およ
びしたがってパッド２０を駆動する。パッド２０の信号
の変化速度は、２つのドライバ１６、１８がパッドを駆
動するときよりも幾分遅いが、ノイズ・レベルは低減さ
れる。したがって、出力パッドに所望される速度対ノイ
ズ特性により異なるが、”０”または”１”論理レベル
を導線６７に加えたり、その値を導線６６にクロックす
ることにより、ユーザーは、チップを製造した後でチッ
プの仕様を調整することができる。論理回路１４のよう
な別の論理回路を伴うパッド・ドライバ１８のような別
のドライバを、回路１０の各パッドに追加できることが
理解される。したがって、各パッドを例えば６つのドラ
イバにより駆動することができ、そのうちの１つは、ド
ライバ１６のように、常にオンであり（即わち動作
し）、他の５つは、出力パッドの所望速度対ノイズ特性
によりオン（動作）またはオフ（非動作）に２進プログ
ラム可能である。
【００１３】
【発明の効果】従って本発明の実施により、集積回路の
出力パッドの駆動性能を、集積回路の使用状況に適合し
て変えることができるので、最適な動作状態、即わち、
ノイズ・レベルと動作速度のかね合がとれた状態を選択
できる。多数のパッド・ドライバ論理回路を並列接続し
て、適宜稼動個数を指定するから、多段階の動作状態を
得ることができる。従って、最適動作状態の設定の自由
度が大きい。
出力パッドの駆動性能を、集積回路の使用状況に適合し
て変えることができるので、最適な動作状態、即わち、
ノイズ・レベルと動作速度のかね合がとれた状態を選択
できる。多数のパッド・ドライバ論理回路を並列接続し
て、適宜稼動個数を指定するから、多段階の動作状態を
得ることができる。従って、最適動作状態の設定の自由
度が大きい。
【図１】本発明の一実施例のパッドを駆動するための方
法と装置を説明するための図である。
法と装置を説明するための図である。
１０：出力回路を駆動するための回路の一部 １２：副回路 １４：パッド・ドライバ論理回路 １６，１８：パッド・ドライバ ２０：出力パッド ２８，３０：インバータ ３６：導線：パッド・ドライバ論理回路の第１出力 ４２：導線：パッド・ドライバ論理回路の第２出力 ４４：第１ＦＥＴ：Ｐ−チャンネルＦＥＴ ４６：第３ＦＥＴ：ｎ−チャンネルＦＥＴ ４８：第２ＦＥＴ：Ｐ−チャンネルＦＥＴ ５０：第４ＦＥＴ：ｎ−チャンネルＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (56)参考文献 特開 昭61−294929（ＪＰ，Ａ) 特開 平２−18788（ＪＰ，Ａ) 特開 平２−70120（ＪＰ，Ａ)
Claims (4)
- 【請求項１】後記（イ）〜（ト）のステップから成る入
/出力バスと論理レベル保持手段と接地線とを備えるＩ
Ｃチップ内での一つの出力パッドを駆動するための方
法。 （イ）ＩＣ出力信号を加えられるそれぞれの入力を備え
る第１のパッド・ドライバと第２のパッド・ドライバと
を用意するステップ。 （ロ）前記ＩＣチップの入/出力バスからの論理レベル
を前記論理レベル保持手段により保持し該論理レベルに
応じて前記第１、第２のパッド・ドライバの入力を制御
して該第１、第２のパッド・ドライバのそれぞれを選択
して動作状態あるいは非動作状態にするステップ。 （ハ）ＩＣ出力信号を前記選択に応じて動作状態にされ
た前記第１、第２のパッド・ドライバの入力に加えるス
テップ。 （ニ）前記動作状態にされた前記第１、第２のパッド・
ドライバの出力を前記出力パッドに結合するステップ。 （ホ）前記ＩＣ出力信号をハイ・レベルとロー・レベル
の間で切り換えるステップ。 （ヘ）前記接地線のノイズ・レベルが高すぎることが確
認されるのに応じて前記ＩＣチップの入/出力バスから
入力される論理レベルを変化させ前記動作状態にされた
前記第１、第２のパッド・ドライバの少なくとも一方の
入力を制御して、該少なくとも一方を非動作状態にしそ
の出力を前記出力パッドから除くステップ。 （ト）ＩＣ出力信号を前記第１、第２のパッド・ドライ
バの入力に加えるステップ。 - 【請求項２】（チ）前記第１、第２のパッド・ドライバ
の前記動作状態と非動作状態とは２進プログラムされ、
いずれもが動作状態にあるとき前記第１、第2のパッド
・ドライバは前記ＩＣ出力信号に応じて互いに同様に動
作するステップを追加して成る請求項１に記載の出力パ
ッドを駆動する方法。 - 【請求項３】前記第１、第２のパッド・ドライバのそれ
ぞれは一対のＦＥＴを有し、該ＦＥＴはそれぞれがゲー
トと出力パッドに接続される端子とを有し、前記（へ）
のステップでは該非動作状態にされる第１、第２のパッ
ド・ドライバの前記一対のＦＥＴのゲートを駆動して該
非動作一対のＦＥＴの双方のＦＥＴをオフとすることを
特徴とする請求項１に記載の出力パッドを駆動する方
法。 - 【請求項４】入／出力バスと接地線と後記（イ）〜
（ハ）とを備え、ＩＣチップ内でのＩＣ出力信号に応じ
て一つの出力パッドを駆動する出力パッドを駆動するた
めの装置。 （イ）前記ＩＣチップの前記入/出力バスからの論理レ
ベルを保持する手段。 （ロ）それぞれが入力と出力とを有する第１、第２のパ
ッド・ドライバ。 （ハ）前記保持された論理レベルに応じて前記第１、第
２のパッド・ドライバの入力に前記ＩＣ出力信号を供給
し前記ＩＣ出力信号に応じて前記第１、第２のパッド・
ドライバが前記出力パッドを駆動するように動作させる
とともに、前記接地線のノイズ・レベルが高すぎることが確認され
るのに応じて前記ＩＣチップの入/出力バスから入力さ
れる前記論理レベルを変化させ、 前記第１、第２のパッ
ド・ドライバの少なくとも一方を選択して該選択された
パッド・ドライバの入力に対する前記ＩＣ出力信号の供
給を止め、該選択されたパッド・ドライバの出力を前記
出力パッドから遮断するように動作させるための手段。
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| US5162672A (en) * | 1990-12-24 | 1992-11-10 | Motorola, Inc. | Data processor having an output terminal with selectable output impedances |
| US5192881A (en) * | 1991-06-28 | 1993-03-09 | Vlsi Technology, Inc. | Circuit which reduces noise caused by high current outputs |
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| US5361003A (en) * | 1993-01-14 | 1994-11-01 | Micron Semiconductor, Inc. | Adjustable buffer driver |
| EP0608515A1 (en) * | 1993-01-29 | 1994-08-03 | Motorola, Inc. | Programmable drive output buffer |
| US5444402A (en) * | 1993-01-29 | 1995-08-22 | Advanced Micro Devices | Variable strength clock signal driver and method of manufacturing the same |
| US5467455A (en) * | 1993-11-03 | 1995-11-14 | Motorola, Inc. | Data processing system and method for performing dynamic bus termination |
| US5381059A (en) * | 1993-12-30 | 1995-01-10 | Intel Corporation | CMOS tristateable buffer |
| US5563587A (en) * | 1994-03-21 | 1996-10-08 | Rosemount Inc. | Current cancellation circuit |
| US5528166A (en) * | 1995-03-14 | 1996-06-18 | Intel Corporation | Pulse controlled impedance compensated output buffer |
| EP0735676B1 (en) | 1995-03-29 | 2001-05-23 | Agilent Technologies, Inc. | Predriver circuit for low-noise switching of high currents in a load |
| US5598119A (en) * | 1995-04-05 | 1997-01-28 | Hewlett-Packard Company | Method and apparatus for a load adaptive pad driver |
| US5587666A (en) * | 1995-04-26 | 1996-12-24 | Cyrix Corporation | Sense amplifier slew circuitry |
| JP3369807B2 (ja) | 1995-08-30 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| US5638007A (en) * | 1995-09-26 | 1997-06-10 | Intel Corporation | Method and apparatus for limiting the slew rate of output drivers of an integrated circuit by using programmable flash cells |
| US5703496A (en) * | 1995-09-26 | 1997-12-30 | Intel Corporation | Method and apparatus for limiting the slew rate of output drivers by selectively programming the threshold voltage of flash cells connected thereto |
| JPH09160690A (ja) * | 1995-12-08 | 1997-06-20 | Nec Corp | バスドライバ故障検出方式 |
| US5787291A (en) * | 1996-02-05 | 1998-07-28 | Motorola, Inc. | Low power data processing system for interfacing with an external device and method therefor |
| US5742832A (en) * | 1996-02-09 | 1998-04-21 | Advanced Micro Devices | Computer system with programmable driver output's strengths responsive to control signal matching preassigned address range |
| US6147511A (en) | 1996-05-28 | 2000-11-14 | Altera Corporation | Overvoltage-tolerant interface for integrated circuits |
| US5825206A (en) * | 1996-08-14 | 1998-10-20 | Intel Corporation | Five volt safe output buffer circuit that controls the substrate and gates of the pull-up devices |
| KR19980058197A (ko) * | 1996-12-30 | 1998-09-25 | 문정환 | 제어신호를 이용한 출력패드 회로 |
| US6114895A (en) * | 1997-10-29 | 2000-09-05 | Agilent Technologies | Integrated circuit assembly having output pads with application specific characteristics and method of operation |
| US6081915A (en) * | 1998-03-30 | 2000-06-27 | Motorola, Inc. | Method and apparatus for reducing the time required to test an integrated circuit using slew rate control |
| US6271699B1 (en) | 1999-04-02 | 2001-08-07 | Motorola, Inc. | Driver circuit and method for controlling transition time of a signal |
| US6759868B2 (en) * | 2001-02-27 | 2004-07-06 | Agilent Technologies, Inc. | Circuit and method for compensation if high-frequency signal loss on a transmission line |
| CN105891651B (zh) * | 2015-01-16 | 2019-12-10 | 恩智浦美国有限公司 | 低功率开路检测系统 |
Family Cites Families (6)
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|---|---|---|---|---|
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
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| US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
| US4825101A (en) * | 1988-02-11 | 1989-04-25 | Advanced Micro Devices, Inc. | Full-level, fast CMOS output buffer |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
-
1990
- 1990-03-15 US US07/494,196 patent/US5039874A/en not_active Expired - Lifetime
-
1991
- 1991-03-14 JP JP07481591A patent/JP3285889B2/ja not_active Expired - Fee Related
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