JPH0513017Y2 - - Google Patents

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JPH0513017Y2
JPH0513017Y2 JP1985152649U JP15264985U JPH0513017Y2 JP H0513017 Y2 JPH0513017 Y2 JP H0513017Y2 JP 1985152649 U JP1985152649 U JP 1985152649U JP 15264985 U JP15264985 U JP 15264985U JP H0513017 Y2 JPH0513017 Y2 JP H0513017Y2
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gate
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conductive metal
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Description

【考案の詳細な説明】 (イ) 産業上の利用分野 本考案は絶縁ゲート型電界効果半導体装置(以
下IG FETという。)、特に高速動作に適した絶縁
ゲート型電界効果半導体装置に関する。
(ロ) 従来の技術 ポリシリコンより成るゲート電極を有るIG
FETを第3図及び第4図を参照して説明する。
N型半導体基板21表面に離間してP+型ソー
スドレイン領域22,23を設け、ソースドレイ
ン領域22,23間のチヤンネル領域24上には
ゲート酸化膜25を介してポリシリコンより成る
ゲート電極26が設けられている。ゲート電極2
6の一端にはコンタクト形成のために拡張パツド
27が形成され、×印を付した正方形で示すコン
タクト孔28を介して蒸着アルミニウム層29で
電極の取出しを行つている。ソースおよびドレイ
領域22,23にも×印を付した長方形で示すコ
ンタクト孔30,30を設け、蒸着アルミニウム
層より成るソースドレイン電極31,32を形成
している。
斯上したポリシリコンゲート電極を有するIG
FETは、例えば特開昭59−132169号公報等で周
知である。
(ハ) 考案が解決しようとする問題点 斯る従来のIG FETではゲート電極へ入力する
場合、ゲート電極26のポリシリコン抵抗とゲー
ト容量とで第5図に示す様なRCの多段接続され
た積分回路が形成され、信号伝達で遅延を発生す
るため動作スピードが上がらない欠点があつた。
(ニ) 問題点を解決するための手段 本考案は斯上した欠点に鑑みてなされ、ポリシ
リコンより成るゲート電極6上に更に同形状の導
電金属層9を設け、その両端でゲート電極6と接
触させることにより高速動作に適したIG FETを
実現するものである。
(ホ) 作用 本考案に依れば、ポリシリコンより成るゲート
電極6のポリシリコン抵抗は導電金属層9により
大巾に低減され、ゲート容量はゲート電極6と同
形状であるのでほとんど増加しない。このためゲ
ート電極6のRCによる信号伝達の遅延を少なく
できる。
(ヘ) 実施例 本考案に依るIG FETを第1図及び第2図を参
照して説明する。
N型半導体基板1表面に離間してP+型ソース
ドレイン領域2,3を設け、ソースドレイン領域
2,3間のチヤンネル領域4上にはゲート酸化膜
5を介してポリシリコンより成る実線で示すゲー
ト電極6が設けられている。ゲート電極6の両端
にはコンタクト形成のために拡張パツド7,7が
形成され、ゲート電極6上にはポリシリコンをラ
イト酸化した酸化膜8上にゲート電極6と略同一
形状の点線で示す蒸着アルミニウムより成る導電
金属層9を形成している。この導電金属層9はゲ
ート電極6の両端の拡張パツド7,7上に設けた
×印を付した正方形で示すコンタクト孔10,1
0を介してゲート電極6とオーミツクコンタクト
をし、他の回路素子への配線を行つている。ソー
スおよびドレイン領域2,3にも×印を付した長
方形で示すコンタクト孔11,11を設け、点線
で示す蒸着アルミニウム層より成るソースドレイ
ン電極12,13を形成している。
本考案の構造に依れば、導電金属層9をゲート
電極6の両端でコンタクトさせているので、信号
は導電金属層9を介してゲート電極6の両端から
伝達される。これによりゲート電極6のポリシリ
コン抵抗は導電金属層9に対して並列接続された
のと等価となり、ゲート電極6のポリシリコン抵
抗を半減できる。
また導電金属層9はゲート電極6上に略同一形
状に形成されるので、ゲート容量は従来のゲート
電極6によるものと略同一である。この結果信号
伝達の遅延を発生するポリシリコン抵抗を低減
し、ゲート容量の増加を最小とでき、信号伝達速
度を向上できる。
(ト) 考案の効果 本考案に依れば、導電金属層9を設けることに
よりゲート電極6を有するポリシリコン抵抗を減
少させ且つゲート容量の増大を最小限に押さえる
ことにより、信号の伝達速度を大巾に向上できる
利点を有する。
また本考案に依れば、蒸着アルミニウム層のエ
ツチングパターンの変更のみで従来のIG FETに
も直ちに適用でき、従来のIG FETの信号伝達の
遅延を防止できる利点を有する。
【図面の簡単な説明】
第1図は本考案に依るIG FETを説明する上面
図、第2図は第1図の−線断面図、第3図は
従来のIG FETを説明する上面図、第4図は第3
図の−線断面図、第5図はIG FETのゲート
電極のポリシリコン抵抗とゲート容量との関係を
示す等価回路図である。 主な図番の説明、1は半導体基板、2,3はソ
ースドレイン領域、6はゲート電極、9は導電金
属層である。

Claims (1)

  1. 【実用新案登録請求の範囲】 一導電型の半導体基板表面に離間して設けた逆
    導電型のソースドレイン領域と該ソースドレイン
    領域間のチヤンネル領域上に設けられたポリシリ
    コンより成るゲート電極とを備えた絶縁ゲート型
    電界効果半導体装置に於いて、 前記ゲート電極の両端は、活性領域の外に延在
    された拡張パツドを有し、 前記ゲート電極上に設けられた絶縁膜を介して
    前記ゲート電極と略同形状の導電金属層を被覆
    し、前記拡張パツドに対応する前記絶縁膜に設け
    られたコンタクト孔を介して前記ゲート電極と前
    記導電金属層をコンタクトさせることを特徴とす
    る絶縁ゲート型電界効果半導体装置。
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Publication number Priority date Publication date Assignee Title
JP2548160B2 (ja) * 1987-01-09 1996-10-30 松下電子工業株式会社 半導体装置
WO2004107383A1 (ja) * 2003-01-09 2004-12-09 Matsushita Electric Industrial Co., Ltd. Misfet
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JPS6089974A (ja) * 1983-10-24 1985-05-20 Toshiba Corp 半導体装置

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