JPS6089974A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6089974A JPS6089974A JP19867583A JP19867583A JPS6089974A JP S6089974 A JPS6089974 A JP S6089974A JP 19867583 A JP19867583 A JP 19867583A JP 19867583 A JP19867583 A JP 19867583A JP S6089974 A JPS6089974 A JP S6089974A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、絶縁ゲート型電界効果トランジスタ（ＭＯ８
型ＰＥＴ）を含む半導体装置に関する。
型ＰＥＴ）を含む半導体装置に関する。
現在、ＭＯ８ｆｆｉＦＥＴを集積したＬＳＩでは、多結
晶シリコンゲート電極構造が一般的である。
晶シリコンゲート電極構造が一般的である。
これに対し最近、ゲート電極として高融点金属またはそ
の珪化物を用いるものが注目されている。その理由は、
高融点金属才たはその珪化物が、多結晶シリコンに比べ
て低抵抗であること、後の酸化工程等に対して安定であ
ること、等にある。
の珪化物を用いるものが注目されている。その理由は、
高融点金属才たはその珪化物が、多結晶シリコンに比べ
て低抵抗であること、後の酸化工程等に対して安定であ
ること、等にある。
しかしながら、高融点金属またはその珪化物をゲート電
極とした場合、多結晶シリコンと比べてゲート酸化膜と
反応し易いためゲート耐圧の信頼性の点で難がある。ま
た、多結晶シリコン膜より低抵抗であるとはいえ、その
比抵抗は５０〜１００〔μΩ−ｃｍ 〕’７’あって、
４００ｏＸの厚みにしても１〔Ω／口〕以下のシート抵
抗を得ることは嬉しい。
極とした場合、多結晶シリコンと比べてゲート酸化膜と
反応し易いためゲート耐圧の信頼性の点で難がある。ま
た、多結晶シリコン膜より低抵抗であるとはいえ、その
比抵抗は５０〜１００〔μΩ−ｃｍ 〕’７’あって、
４００ｏＸの厚みにしても１〔Ω／口〕以下のシート抵
抗を得ることは嬉しい。
本発明は上記の点に鑑み、ゲート耐圧の低下をもたらす
ことなくゲート電極のより一層の低抵抗化を図ったＭＯ
８ｍＦＩｉｌ：Ｔを含む半導体装置を提供することを目
的とする。
ことなくゲート電極のより一層の低抵抗化を図ったＭＯ
８ｍＦＩｉｌ：Ｔを含む半導体装置を提供することを目
的とする。
本発明におけるＭＯ８型ＦＥＴは、そのゲート電極を三
Ｉ１１構造としたこと、即ち多結晶シリコン膜に高融点
金属またはその珪化物からなる第１の導体膜を積ね、更
にｈｌｌを主成分とする第２の導体膜を積ねで構成した
ことを特徴とする。
Ｉ１１構造としたこと、即ち多結晶シリコン膜に高融点
金属またはその珪化物からなる第１の導体膜を積ね、更
にｈｌｌを主成分とする第２の導体膜を積ねで構成した
ことを特徴とする。
本発明によれば、ゲート電極を三層構造とすることによ
り、従来にないゲート電極の低抵抗化が函られる。し力
）もゲート電極の最下層は多結晶シリコンであるため安
定性に漬れ、例えば高融点金属またはその珪化物をゲー
ト酸化膜上に厘接形成する構造に比べて、十分なゲート
耐圧特性が得られる。また、ｐ、ｌを主成分とする第２
の導体膜は高融点金属またはその珪化物からなる第２の
導体膜を介して多結晶シリコン膜上に積ねられるため、
第２の導体膜と多結晶シリコン膜との反応が防止され、
このこΣも低抵抗で信頼性の高いゲート電極を実現する
上で重要となっている。
り、従来にないゲート電極の低抵抗化が函られる。し力
）もゲート電極の最下層は多結晶シリコンであるため安
定性に漬れ、例えば高融点金属またはその珪化物をゲー
ト酸化膜上に厘接形成する構造に比べて、十分なゲート
耐圧特性が得られる。また、ｐ、ｌを主成分とする第２
の導体膜は高融点金属またはその珪化物からなる第２の
導体膜を介して多結晶シリコン膜上に積ねられるため、
第２の導体膜と多結晶シリコン膜との反応が防止され、
このこΣも低抵抗で信頼性の高いゲート電極を実現する
上で重要となっている。
第１図（ａ）〜ｆＣ）は本発明の一実施例のＭＯ８型Ｆ
ｇＴの製造工程を示すものである。その製造工程を説明
すると、比抵抗６〜３（Ｑ−Ｃｍ）のＰｍ５１基板１を
用い、約７ｏｏｏｉのフィールド酸化膜２を形成した後
、熱酸化による約１ｏｏｏｒＸ）のゲート酸化膜３を弁
して約２０００（＾〕の多結晶シリコン膜１４を堆積し
、これらをゲート電極パターンに形成する。
ｇＴの製造工程を示すものである。その製造工程を説明
すると、比抵抗６〜３（Ｑ−Ｃｍ）のＰｍ５１基板１を
用い、約７ｏｏｏｉのフィールド酸化膜２を形成した後
、熱酸化による約１ｏｏｏｒＸ）のゲート酸化膜３を弁
して約２０００（＾〕の多結晶シリコン膜１４を堆積し
、これらをゲート電極パターンに形成する。
そしテ砒素を４０ 〔ＫｅＶ 〕ＦＩ Ｘ １０１４〔
Ｃｍ２３イオン注入し、ソース、ドレイン領域に浅いｎ
ｌ＠５Ｉ、５ｔを形成する（、１゜次に全面にＣＶＤ−
５ｔｏ、膜を約３ｏｏｏ〔又〕堆積し、反応性イオンエ
ツチング法によりこれをエツチングして多結晶シリコン
膜４の側壁部にのみ５ｔＯ２膜７を残置させ、次いで再
び砒累をｓ ｏ ｒＫｅＶ ）で１ｘｌＯＣＣｍ ）イ
オン注入し、９００℃。
Ｃｍ２３イオン注入し、ソース、ドレイン領域に浅いｎ
ｌ＠５Ｉ、５ｔを形成する（、１゜次に全面にＣＶＤ−
５ｔｏ、膜を約３ｏｏｏ〔又〕堆積し、反応性イオンエ
ツチング法によりこれをエツチングして多結晶シリコン
膜４の側壁部にのみ５ｔＯ２膜７を残置させ、次いで再
び砒累をｓ ｏ ｒＫｅＶ ）で１ｘｌＯＣＣｍ ）イ
オン注入し、９００℃。
３０分の熱処理をして深いｎ層５□、６□を形成する。
この後、ＷＦ、を用いた金属気相成長法によりソース、
ドレインおよびゲート領域上に選択的に約８００〔大〕
のＷ膜８ 、９ 、１０を形成する（ｂｌ。この後、全
面に約８０００Ｃ人〕のＣＶＤ ５ＩＯｓ膜Ｚ１を破着
し、通常のｐＥｐと反応性イオンエツチツク法によりコ
ンタクトホールをあけて、ソース、ドレインおよびゲー
ト電極となるＡｌ−Ｃｕ５ｉ膜１２．１３．１４を形成
する（Ｃｌ。
ドレインおよびゲート領域上に選択的に約８００〔大〕
のＷ膜８ 、９ 、１０を形成する（ｂｌ。この後、全
面に約８０００Ｃ人〕のＣＶＤ ５ＩＯｓ膜Ｚ１を破着
し、通常のｐＥｐと反応性イオンエツチツク法によりコ
ンタクトホールをあけて、ソース、ドレインおよびゲー
ト電極となるＡｌ−Ｃｕ５ｉ膜１２．１３．１４を形成
する（Ｃｌ。
ココテゲート領域のＡｌ−Ｃｕ−８＋膜１４は、第２丙
に示すように多結晶シリコン膜４とＷ膜１０の積層膜上
のはソ全面にわたって形成されたコンタクトホール１５
を介してこれら積層膜に接触して積層膜とはソ同一パタ
ーンで形成されている。即ち、多結晶シリコン膜１４９
ｗ膜１゜およびＡｊ？ −Ｃｕ Ｓｉ 膜１４の三Ｉｍ
ｍ造によりゲート電極が形成されている。
に示すように多結晶シリコン膜４とＷ膜１０の積層膜上
のはソ全面にわたって形成されたコンタクトホール１５
を介してこれら積層膜に接触して積層膜とはソ同一パタ
ーンで形成されている。即ち、多結晶シリコン膜１４９
ｗ膜１゜およびＡｊ？ −Ｃｕ Ｓｉ 膜１４の三Ｉｍ
ｍ造によりゲート電極が形成されている。
この実施例による三層構造のゲート電極は、シート抵抗
が約０．０８（Ω／口〕と極めて低抵抗化されている。
が約０．０８（Ω／口〕と極めて低抵抗化されている。
また最下Ｊ―が多結晶シリコンであること、および中間
層として多結晶シリコンとＡｌ１合金との反応を阻止す
るＷ膜があることから、Ａ１合金の焼結熱処理後も耐圧
不良が生じることはない。またこのゲート構造は、最下
層が多結晶シリコン膜であるため従来の多結晶シリコン
ゲートプロセスをその才ま利用することができ、その上
の第２の導体膜は選択成長により自己整合的に形成する
ことができるから、ＭＯＳＦＥＴの微細化、高集積化を
阻害することもない。
層として多結晶シリコンとＡｌ１合金との反応を阻止す
るＷ膜があることから、Ａ１合金の焼結熱処理後も耐圧
不良が生じることはない。またこのゲート構造は、最下
層が多結晶シリコン膜であるため従来の多結晶シリコン
ゲートプロセスをその才ま利用することができ、その上
の第２の導体膜は選択成長により自己整合的に形成する
ことができるから、ＭＯＳＦＥＴの微細化、高集積化を
阻害することもない。
なお、−ヒ記実施例では多結晶シリコンに槓ねる第１の
導体膜としてＷ模を用いたが、Ｍｏ膜その他の高融点金
属膜またはこれらの珪化物膜を用いることができる。父
、第２の導体膜としてもＡＩ−Ｃｕ −８ｉの他Ａｌ−
８ｉなど、Ａｌを主成分とするものを用い得る。
導体膜としてＷ模を用いたが、Ｍｏ膜その他の高融点金
属膜またはこれらの珪化物膜を用いることができる。父
、第２の導体膜としてもＡＩ−Ｃｕ −８ｉの他Ａｌ−
８ｉなど、Ａｌを主成分とするものを用い得る。
第１図（ａｔ〜（ｃｌは不発明の一実施例におけるＭＯ
Ｓ）ｊｌＦＥＴの製造工程を示す図、第２図はそのＭＯ
Ｂ型ＦＥＴの模式的平面図である。 Ｉ・・・Ｐ型Ｓｔ基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・多結晶シリコン膜、５１
゜５ｔ ＃ ６１ ＃ ６＊”ｎ層、７ 、 Ｊ １−
ＣＶＤ −８Ｉ０２膜、８ 、９ 、１０・・・Ｗ膜、
１２．１３゜１４− Ａｇ−Ｃｕ −８１膜。 出願人代理人 弁理士 鈴江 武 彦
Ｓ）ｊｌＦＥＴの製造工程を示す図、第２図はそのＭＯ
Ｂ型ＦＥＴの模式的平面図である。 Ｉ・・・Ｐ型Ｓｔ基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・多結晶シリコン膜、５１
゜５ｔ ＃ ６１ ＃ ６＊”ｎ層、７ 、 Ｊ １−
ＣＶＤ −８Ｉ０２膜、８ 、９ 、１０・・・Ｗ膜、
１２．１３゜１４− Ａｇ−Ｃｕ −８１膜。 出願人代理人 弁理士 鈴江 武 彦
Claims (1)
- ゲート酸化膜を、多結晶シリコン膜に高融点金属または
その珪化物からなる第１の導体膜を積ね、更にその上に
Ａｌを主成分とする第２の導体膜を積ねて構成したＭＯ
８型ＦＥＴを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19867583A JPS6089974A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19867583A JPS6089974A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089974A true JPS6089974A (ja) | 1985-05-20 |
Family
ID=16395172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19867583A Pending JPS6089974A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260049U (ja) * | 1985-10-04 | 1987-04-14 |
-
1983
- 1983-10-24 JP JP19867583A patent/JPS6089974A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260049U (ja) * | 1985-10-04 | 1987-04-14 | ||
| JPH0513017Y2 (ja) * | 1985-10-04 | 1993-04-06 |
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