JPH0434820B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特にシ
リサイドを引出し電極として該電極から不純物を
拡散させることによりソース、ドレイン電極を形
成する絶縁ゲート形電界効果トランジスタの製造
方法の改良に関するものである。

半導体集積回路（IC）等にあつては、半導体
基板に形成された能動素子及び／あるいは受動素
子を、前記半導体基板上に形成された絶縁層上に
配設された相互接続体によつて電気的に接続し
て、所望の回路を形成する。かかる相互接続体あ
るいは電極としては、従来よりアルミニウム
（Al）等の金属が用いられて来ているが、近時多
結晶シリコンに代表される半導体層をかかる相互
接続体あるいは電極として用いることが行なわれ
ている。当該半導体層は所望の不純物を添加する
ことによつて導電性を呈し、また不純物を半導体
基板中へ拡散導入する際の不純物拡散源として用
いることができ、更にMIS型電界効果トランジス
タのゲート電極として用いた場合には半導体基板
との仕事関数がほぼ同一であることから閾値電圧
を低くできる等の特長を有するために多用されて
いる。

前記半導体層から構成される相互接続体、電極
は酸化雰囲気中における熱処理によりその表面が
比較的容易に酸化されるため、例えばかかる半導
体層上に配設される上層の配線との絶縁を当該半
導体層の表面酸化膜によつて行なうことが行なわ
れる。このような配線層間絶縁構成によれば、層
間絶縁層を構成する半導体層表面の酸化膜が比較
的薄く形成し得ることから高集積化を実現するこ
とができる。

しかしながらこのような表面酸化処理がなされ
た半導体層は固有抵抗が高いうえに、酸化によつ
て断面積が減少するため抵抗が増加して、半導体
素子のスイツチング速度を低下させる一因とな
る。また、前記半導体層の表面酸化速度も比較的
遅く、絶縁耐圧を高めるために十分に厚い酸化膜
を得ようとすると長時間の処理を必要とし製造工
程上不利である。

そこで、電極材料として不純物を含んだモリブ
デンシリサイドを利用する方法が提案された（特
開昭55−121667号参照）。

この提案方法では、ゲート酸化膜の形成後に、
ソース電極配線とゲート電極配線とドレイン電極
配線とを設け、あらかじめアニールをすることに
よつて、将来イオン注入で形成するソースー、ド
レイン領に接する拡散領域を、電極材料にドープ
した不純物の拡散により得ている。ここでの電極
取出しは、いわゆるノン・バツテイングと称され
る手法のもので、ゲートとソース、ドレインの各
領域との位置決めには、ゲートをマスクとしたイ
オン注入が必要となつている。即ち、ソース、ド
レイン領域はイオン注入領域とモリブデンシリサ
イドからの拡散領域との複合であり、素子エリア
の縮減に限度がある。また、ゲート酸化膜上のモ
リブデンシリサイドゲート配線から前記のアニー
ル中に、不純物がゲート酸化膜中へ拡散されるの
で、最近の極薄ゲート酸化膜が要求されるデバイ
スには不適である。

ところで、不純物がドープされていないモリブ
デンシリサイドの場合このシリサイドをマスクと
して下側のシリコン酸化膜をエツチングし、続い
て通常の1000℃程度の高温熱酸化によつて露出し
たシリコン面を酸化できる。（特開昭54−132176
号公報参照）従つて、モリブデンシリサイド上に
生成する酸化膜を利用して、二層目電極との絶縁
をとつて、特にCCDを製作できる。

以上の背景に立つて、本発明では、ドープドシ
リサイドを用いたセルフアテインプロセスを提供
せんとするものである。

特に、本発明ではドープドシリサイドからの拡
散によつて、ソース、ドレイン領域を形成し、こ
の後清浄なシリコン酸化膜上に自己整合（セルフ
アライン）関係にてゲート電極を配置し得る絶縁
ゲート形電界効果トランジスタの製造方法を提供
せんとするものである。

この目的は、本発明によれば、一導電型の半導
体基板部分に直接接続し、該半導体基板の表面絶
縁膜上に延在する導体として、反対導電型の不純
物を含有した金属硅化物の導体層を形成した後、
酸化処理を施すことにより該半導体基板部分に生
成する酸化膜厚より厚い酸化膜を該導体層表面に
形成し、次いで、該酸化処理温度より高い温度に
て加熱処理することにより該不純物を半導体基板
部分へ拡散させてソース、ドレイン領域を形成
し、該半導体基板に生成した酸化膜上に設けるゲ
ート電極を該導体層表面の厚い酸化膜に接して設
け該導体層との絶縁をはかることを特徴とする絶
縁ゲート形電界効果トランジスタの製造方法とす
ることにより達成される。

以下に、本発明の実施例を説明するにあたり、
本発明につき概説し、本発明に至つた原理につき
説明する。

すなわち本発明によれば、相互接続体、電極の
構成体として、半導体基板又は層に対して有効不
純物となる不純物を含む金属硅化物が用いられ
る。

前記金属硅化物としては、モリブデン（Mo），
タングステン（Ｗ），タンタル（Ta），チタン
（Ti），ニオブ（Nb），クロム（Cr），マンガン
（Mn），コバルト（Co）あるいはニツケル（Ni）
の硅化物又はこれらの金属の合金の硅化物を用い
ることができる。

前記有効不純物としては、半導体基板又は層が
シリコンである場合、燐（Ｐ），砒素（As）等の
ドナー不純物、硼素（Ｂ）等のアクセプタ不純物
が適用され金属硅化物中における該不純物の濃度
は１×10²⁰〜４×10²¹〔個／cm³〕とされる。濃度
が１×10²⁰〔個／cm³〕未満であると、後述の如き
不純物含有金属硅化物層の増速酸化効果が得られ
ず、また４×10²¹〔個／cm³〕を越えると熱処理時
に不純物含有金属硅化物層が半導体基板又は層の
表面から剥離したり、該不純物含有金属硅化物層
を、MIS型素子のゲート電極等として用いた場合
に不純物がゲート絶縁膜を貫通して半導体基板又
は、層に到達してしまい、当該MIS型素子の製作
を困難としたりあるいは動作特性の悪化を招いて
しまう。

前記金属硅化物の被酸化特性を第１図に示す。
同図において、実線ａは本発明にかかる燐を含む
モリブデン硅化物（燐濃度１×10²¹〔個／cm³〕）の
被酸化特性、実線ｂは有効不純物を含まない（ノ
ンドープ）モリブデン硅化物の被酸化特性、実線
ｃは面方位（100）のシリコン結晶の被酸化特性
を示す。なお酸化雰囲気は温度750〔℃〕の湿性酸
素雰囲気である。

第１図より明らかな如く、本発明にかかる燐を
含むモリブデン硅化物はシリコン結晶に比較して
８倍以上の被酸化速度を有しており、前記燐を含
むモリブデンを相互接続体等に適用した場合にそ
の表面へ酸化物絶縁層を形成することは容易であ
る。

また前記燐を含むモリブデン硅化物をはじめと
する金属硅化物が多結晶シリコン等に半導体に比
較して低抵抗であることは明らかであり、かかる
点からも相互接続体電極等に金属硅化物を用いる
ことは有利である。

かかる有効不純物含有の金属硅化物は、例えば
反応性スパツタリング法により形成することがで
きる。

前記燐を含むモリブデン硅化物層を形成する際
には、スパツタリング装置内に、被処理半導体基
板と共にターゲツト材料としてシリコン板あるい
は片、モリブデン板あるいは片を挿入した後、該
スパツタリング装置内にスパツタリング用ガス例
えばアルゴン（Ar）と共に反応ガス例えばフオ
スフイン（PH₃）を導入してスパツタリング処理
を行なう。この反応性スパツタリング処理によ
り、前記被処理半導体基板上に燐を含むモリブデ
ン硅化物層が形成される。

以下本発明を実施例をもつて詳細に説明する。

第２図は本発明にかかる有効不純物を含む金属
硅化物をソース領域ドレイン領域を形成するため
の不純物源並びにソース電極、ドレイン電極とし
て用いて構成されたMIS型電界効果トランジスタ
（以下MIS−FETと略記する）を示す。

同図において、２１はＰ型シリコン（Si）基
板、２２はフイールド絶縁膜、２３はN⁺型ソー
ス領域、２４はN⁺型ドレイン領域、２５及２６
は燐を含むモリブデン硅化物からなるソース電
極、ドレイン電極である。また２７は前記ソース
電極２５、ドレイン電極２６の表面から両電極２
５，２６との間のシリコン基板２１表面に連続し
て形成された酸化膜、２８は前記電極２５，２６
間にあつてシリコン基板表面に形成された酸化膜
上に配設されたゲート電極である。

かかる構造を実現するためには、まぜ選択酸化
法によつて形成されたフイールド絶縁膜２２によ
つて画定されたシリコン基板２１表面に、燐を含
むモリブデン硅化物をスパツタリング等により厚
さ4000〔Å〕程に被着し、これをフオト・リソグ
ラフイ技術を適用して選択的に除去してソース電
極２５、ドレイン電極２６を形成する。

次いで750〔℃〕の水蒸気中において100分間程
加熱してソース電極２５、ドレイン電極２６及び
両電極間に表出しているシリコン基板を酸化す
る。かかる酸化処理によつてソース電極２５、ド
レイン電極２６の表面には厚さ2000〔Å〕程の酸
化膜が形成され、シリコン基板２１の表出面には
250〜300〔Å〕の酸化膜が形成される。

次いで900〔℃〕の乾燥酸素雰囲気中において20
分間程加熱して、ソース電極２５、ドレイン電極
２６中に含まれる燐をシリコン基板２１中に拡散
しソース領域２３及びドレイン領域２４を形成す
る。この時前記酸化膜２７はより緻密化する。

しかる後多結晶シリコン等の導電材料を被着
し、これをフオト・リソグラフイ技術を適用して
パターニングしゲート電極２８を形成する。

このような本発明にかかるMIS−FETにあた
つては、ソース領域、ドレイン領域の位置がソー
ス電極及びドレイン電極を構成する燐を含むモリ
ブデン硅化物層の選択的配設によつて設定するこ
とができ、かつかかるソース領域、ドレイン領域
の占有面積を小さなものとすることができる。

したがつてより高積化が可能であり、ドレイン
領域と半導体基板との間の接合容量を減少するこ
とができ、当該MIS−FETの動作速度は十分速
い値が得られる。

また当該MIS−FETにあたつてはゲート電極
とソース電極、ドレイン電極との間には厚い酸化
皮膜が存在するために、かかるゲート電極とソー
ス又はドレイン電極間の絶縁耐圧は高く且つ寄生
容量は少い。

なお、前記実施例にあつては、所望の不純物を
含む金属硅化物単体をもつて相互接続体、電極を
構成したが、前記不純物を含む金属硅化物とその
下層に配置される多結晶半導体との積層体により
相互接続体、電極を形成してもよい。

【図面の簡単な説明】

第１図は、本発明にかかる有効不純物を含む金
属硅化物の酸化特性を示す曲線図、第２図は本発
明の第１の実施例を示す断面図である。 図において、２１……半導体基板、２２……フ
イールド絶縁膜、２５，２６……有効不純物を含
む金属硅化物、２７……酸化皮膜、２８……ゲー
ト電極。

Claims (1)

【特許請求の範囲】
1. １ 一導電型の半導体基板部分に直接接続し、該
   半導体基板の表面絶縁膜上に延在する導体とし
   て、反対導電型の不純物を含有した金属硅化物の
   導体層を形成した後、酸化処理を施すことにより
   該半導体基板部分に生成する酸化膜厚より厚い酸
   化膜を該導体層表面に形成し、次いで、該酸化処
   理温度より高い温度にて加熱処理することにより
   該不純物を半導体基板部分へ拡散させてソース、
   ドレイン領域を形成し、該半導体基板に生成した
   酸化膜上に設けるゲート電極を該導体層表面の厚
   い酸化膜に接して設け該導体層との絶縁をはかる
   ことを特徴とする絶縁ゲート形電界効果トランジ
   スタの製造方法。