KR960009022A - 자체정렬된 실리사이드 영역을 갖는 반도체 디바이스의 제조 방법 - Google Patents

자체정렬된 실리사이드 영역을 갖는 반도체 디바이스의 제조 방법 Download PDF

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Abstract

본 발명의 한 실시예는 자체정렬된 실리사이드 영역을 갖는 반도체 디바이스를 제조하기 위한 방법인데, 이 방법은 표면을 갖는 제1도전형의 반도체 기판(26)을 제공하는 단계; 상기 반도체 기판의 표면에 필드 절연영역(12)를 형성하는 단계; 상기 기판 위에 절연적으로 배치되고, 상기 필드 절연 영역들 사이에 위치되며, 게이트 전극을 갖는 게이트 구조물(10)을 형성하는 단계; 상기 게이트 구조물에 인접한 기판내에 형성되고 상기 게이트 구조물로부터 상기 필드 절연 영역으로 연장하는, 제1도전형과 반대인 제2도전형의 소스/드레인접합 영역을 형성하는 단계; 기판내의 게이트 구조물 아래에 소스/드레인 접합 영역들 사이에 배치된 채널영역(22)를 제공하는 단계; 금속층(양호하게는 티타늄)을 피착하여 반응 프로세스를 수행하고 소정의 비반응된 금속을 제거함으로써 소스/드레인 접합 영역상에 형성된 자체정렬된 실리사이드 영역(16)을 제공하는 단계; 및 비선택적 도전층 피착 프로세스를 이용하여 소스/드레인 접합 영역 중 하나에 접촉하는 별도의 전기적 도전영역(36)[양호하게는 CVD-WSiX로 구성됨(여기서 x는 2와 3 사이)]을 형성하고, 게이트 구조물상에 동일한 도전성 물질로 다른 전기적 도전 영역(34)를 동시에 형성하는 단계를 포함한다.

Description

자체정렬된 실리사이드 영역을 갖는 반도체 디바이스의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예의 제조를 예시하는 도면.

Claims (13)

  1. 자체정렬된 실리사이드 영역을 갖는 반도체 디바이스를 제조하기 위한 방법에 있어서, 표면을 갖는 제1도전형의 반도체 기판을 제공하는 단계; 상기 반도체 기판의 상기 표면에 필드 절연 영역을 형성하는 단계; 상기 기판 위에 절연적으로 배치되고, 상기 필드 절연 영역들 사이에 위치되며, 게이트 전극을 포함하는 게이트 구조물을 형성하는 단계; 상기 게이트 구조물에 인접한 상기 기판내에 형성되고, 상기 게이트 구조물로부터 상기 필드 절연 영역으로 연장하는, 상기 제1도전형과 반대인 제2도전형의 소스/드레인 접합 영역을 형성하는 단계; 상기 기판내의 상기 게이트 구조물 아래에 상기 소스/드레인 접합 영역들 사이에 배치된 채널 영역을 제공하는 단계; 금속층을 피착하여 반응 프로세스를 수행하고 소정의 비반응 금속을 제거함으로써 상기 소스/드레인 접합 영역상에 형성된 자체정렬된 실리사이드 영역을 제공하는 단계; 및 비선택적 도전층 피착 프로세스를 이용하여, 상기 소스/드레인 접합 영역 증의 한 영역과 접촉하는 별도의 전기적 도전 영역을 형성하고, 상기 게이트 구조물 상의 동일한 도전성 물질로부터 다른 전기적 도전 영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 자체정렬된 영역을 갖는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 실리사이드는 상기 게이트 구조물상에 형성되고, 상기 게이트 구조물과 상기 게이트 구조물상의 상기 도전 영역 사이에 위치되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 금속층은 티타늄층인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 4. 제1항에 있어서, 상기 전기적 도전 영역은 CVD-WSiX을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제4항에 있어서, 상기 x값은 2.0과 3.0 사이인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 자체정렬된 실리사이드 영역을 갖는 반도체 디바이스를 제조하기 위한 방법에 있어서, 표면을 갖는 제1도전형의 반도체 기판을 제공하는 단계; 상기 반도체 기판의 상기 표면에 필드 절연 영역을 형성하는 단계; 상기 기판 위 및 상기 필드 절연 영역들 사이에 절연적으로 배치되고, 상면 및 측면을 갖고 게이트 전극을 포함하는 게이트 구조물을 형성하는 단계; 상기 게이트 구조물 위에 놓여 있고, 상면 및 측면을 갖는 디스포저블 구조물을 형성하는 단계; 상기 게이트 구조물 및 상기 디스포저블 구조물에 인접하고, 상기 게이트 구조물과 상기 디스포저블 구조물의 측면을 따라 연장하는 측벽 절연체를 형성하는 단계; 상기 게이트 구조물에 인접한 상기 기판내에 형성되고 상기 게이트 구조물로부터 상기 필드 절연 영역으로 연장하는, 상기 제1도전형과 반대인 제2도전형의 소스/드레인 접합 영역을 형성하는 단계; 상기 기판내의 상기 게이트 구조물 아래에 상기 소스/드레인 접합 영역들 사이에 배치된 채널 영역을 제공하는 단계; 상기 디스포저블 구조물을 선택적으로 제거하는 단계; 금속층을 피착하여 반응 프로세스를 수행하고 소정의 비반응된 금속 및 금속 화합물을 제거함으로써 상기 소스/드레인 접합 영역상에 형성된 실리사이드 영역을 제공하는 단계; 및 비선택적 도전성 금속층 피착 프로세스에 의해, 상기 소스/드레인 접합 영역중 하나와 접촉하는 별도의 전기적 도전 영역을 형성하고, 상기 게이트 구조물상의 동일한 도전성 물질로부터 전기적 도전 영역을 동시에 형성하는 단계를 포함하고, 상기 게이트 구조물상에 형성된 상기 도전 영역은 상기 디스포저블 구조물과 실질적으로 동일한 위치에 위치되는것을 특징으로 하는 자체정렬된 실리사이드 영역을 갖는 반도체 디바이스 제조 방법.
  7. 제6항에 있어서, 상기 실리사이드 영역은 상기 디스포저블층이 제거된 후 형성되어, 상기 게이트 구조물 위, 및 상기 게이트 구조물과 상기 게이트 구조물상의 상기 도전 영역 사이에 상기 실리사이드층을 형성하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  8. 제6항에 있어서, 상기 실리사이드 영역은 상기 디스포저블층이 제거되기 진에 형성외어, 상기 소스/드레인 접합 영역상에만 상기 실리사이드 영역을 제공하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  9. 제6항에 있어서, 상기 게이트 구조물상의 상기 도전 영역은 상기 디스포저블 구조물과 실질적으로 동일한 두께인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  10. 제6항에 있어서, 상기 디스포저블 구조물은 질화 실리콘층인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  11. 제6항에 있어서, 상기 피착된 금속층은 티타늄층인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  12. 제6항에 있어서, 상기 전기적 도전 영역은 CUD-WSiX로 형성된 것을 특징으로 하는 반도체 디바이스 제조 방법.
  13. 제12항에 있어서, 상기 x값은 2.0과 3.0 사이인 것을 특징으로 하는 반도체 디바이스 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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