KR860008617A - 자기정합된 바이폴라 트랜지스터의 제조방법 - Google Patents

자기정합된 바이폴라 트랜지스터의 제조방법 Download PDF

Info

Publication number
KR860008617A
KR860008617A KR1019860002680A KR860002680A KR860008617A KR 860008617 A KR860008617 A KR 860008617A KR 1019860002680 A KR1019860002680 A KR 1019860002680A KR 860002680 A KR860002680 A KR 860002680A KR 860008617 A KR860008617 A KR 860008617A
Authority
KR
South Korea
Prior art keywords
metal
region
layer
forming
insulating
Prior art date
Application number
KR1019860002680A
Other languages
English (en)
Other versions
KR890004973B1 (ko
Inventor
오사무 히데시마
히로시 고또
Original Assignee
후지쓰 가부시기 가이샤
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP60076055A external-priority patent/JPS61234563A/ja
Priority claimed from JP60137694A external-priority patent/JPS61296767A/ja
Priority claimed from JP60182262A external-priority patent/JPS6271272A/ja
Application filed by 후지쓰 가부시기 가이샤, 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 후지쓰 가부시기 가이샤
Publication of KR860008617A publication Critical patent/KR860008617A/ko
Application granted granted Critical
Publication of KR890004973B1 publication Critical patent/KR890004973B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304—Base electrodes for bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Bipolar Transistors (AREA)

Abstract

내용 없음

Description

자기정합된 바이폴라 트랜지스터의 제조방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도-제6도는 본 발명에 따른 제조방법에 있어서 주요단계의 바이폴라 트랜지스터의 횡단면도.

Claims (17)

  1. 바이폴라 트랜지스터를 제조하는 방법에 있어서, 반도체 기판을 준비하고, 반도체 기판의 표면에 인접한 첫 번째 도전형의 첫 번째 도핑된 영역을 정하고, 첫 번째 도핑된 영역상에 마이크층을 형성하고, 마스크층이 형성되는 트랜지스터의 활성면적의 패턴에 상응하는 패턴을 가지며, 매몰된 절연층을 형성하기 위하여 마스크로서 마스크층을 사용하여 첫 번째 도핑된 영역에 부분적으로 이온을 주입하고, 첫 번째 도전형에 반대인 두 번째 도전형의 베이스 접촉영역을 형성하기 위하여 마스크로서 마스크층을 사용하여 매몰된 절연층위에 그리고 기판의 표면에서 첫 번째 도핑된 영역에 부분적으로 도펀트를 넣고, 베이스 접촉영역에 인접한 첫 번째 도핑된 영역에 두 번째 도전형의 내부 베이스 영역을 형성하며, 기판의 표면에 인접한 내부 베이스 영역에 첫 번째 도전형의 에미터 영역을 형성하고, 그리고 콜렉터로서 내부 베이스 영역 아래의 첫 번째 도전형의 첫 번째 도핑된 영역을 사용하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  2. 청구범위 제1항에 있어서, 매몰된 절연영역을 형성하는 단계가 베이스 접촉영역을 형형하는 단계보다 먼저인 바이폴라 트랜지스터의 제조방법.
  3. 청구범위 제1항에 있어서, 베이스 접촉영역을 형성하는 단계가 매몰된 절연층을 형성하는 단계보다 먼저인 바이폴라 트랜지스터의 제조방법.
  4. 청구범위 제1항에 있어서, 내부 베이스 영역을 형성하는 단계가 에미터 영역을 형성하는 단계보다 먼저인 바이폴라 트랜지스터의 제조방법.
  5. 청구범위 제1항에 있어서, 에미터 영역을 형성하는 단계가 내부 베이스 영역을 형성하는 단계보다 먼저인 바이폴라 트랜지스터의 제조방법.
  6. 청구범위 제1항에 있어서, 더우기 베이스접촉 영역위에 두 번째 절연층을 부분적으로 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조방법.
  7. 청구범위 제6항에 있어서, 두 번째 절연층이 마이크로서 상기 마스크층을 사용하여 베이스 접촉영역의 표면을 부분적으로 절연시킴으로써 형성되는 바이폴라 트랜지스터의 제조방법.
  8. 청구범위 제7항에 있어서, 더우기 윈도우에 베이스 접촉영역의 표면을 노출하기 위하여 두 번째 절연층에 윈도우를 오픈(open)하고 그 다음에 윈도우를 통하여 베이스 접촉영역과 접하여 베이스 전극을 형성하는 단계를 가지는 바이폴라 트랜지스터의 제조방법.
  9. 청구범위 제6항에 있어서, 더우기 두 번째 절연층을 형성하는 단계 이전에 베이스 접촉층상에 금속 또는 메탈 실리사이드층을 부분적으로 형성하는 단계를 가지는 바이폴라 트랜지스터의 제조방법.
  10. 청구범위 제9항에 있어서, 침적된 금속의 규화로 계속된 베이스접촉 영역상에 금속의 부분적 침적에 의하여 혹은 베이스 접촉 영역상에 금속 또는 메탈실리사이드의 부분적 침적에 의하여 금속 또는 메탈 실리사이드층이 형성되는 바이폴라 트랜지스터의 제조방법.
  11. 청구범위 제9항에 있어서, 금속 또는 메탈실리사이드층의 표면을 절연시킴으로써 두 번째 절연층이 형성되는 바이폴라 트랜지스터의 제조방법.
  12. 청구범위 제11항에 있어서, 금속 또는 메탈실리사이드층의 표면을 전기분해(anodizing)함으로써 두 번째 절연층이 형성되는 바이폴라 트랜지스터의 제조방법.
  13. 청구범위 제9항에 있어서, 금속 또는 메탈실리사이드층 위에 절연물질을 침적시킴으로써 두 번째 절연층중 적어도 한부분이 형성되는 바이폴라 트랜지스터의 제조방법.
  14. 청구범위 제13항에 있어서, 마스크층중 적어도 한부분이 제거되는 금속 또는 메탈실리사이드층 위에 그리고 첫 번째 도핑된 영역위에 절연물질을 침적한 후에 금속 또는 메탈 실리사이드층의 측벽을 제외한 절연물질을 제거하기 위하여 이방성 에칭이 시행되고 절연층의 요구된 측면두께를 가지는 절연벽이 금속 또는 메탈 실리사이드의 측벽부분에 형성되는 바이폴라 트랜지스터의 제조방법.
  15. 청구범위 제1항에 있어서, 반도체 기판이 실리콘인 바이폴라 트랜지스터의 제조방법.
  16. 청구범위 제1항에 있어서, 매몰된 절연층이 거기에 산소 또는 질소이온을 주입함으로써 형성되는 바이폴라 트랜지스터의 제조방법.
  17. 청구범위 제10항에 있어서, 부분적으로 침적된 금속 또는 메탈 실리사이드가 그것의실리사이드 또는 내화금속인 바이폴라 트랜지스터의 제조방법.
    참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860002680A 1985-04-10 1986-04-09 자기정합된 바이폴라트랜지스터의 제조방법 KR890004973B1 (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP60-182262 1985-04-10
JP076055 1985-04-10
JP60076055A JPS61234563A (ja) 1985-04-10 1985-04-10 バイポ−ラトランジスタの形成方法
JP60-076055 1985-04-10
JP60-137694 1985-04-10
JP60137694A JPS61296767A (ja) 1985-06-26 1985-06-26 半導体装置の製造方法
JP137694 1985-06-26
JP60182262A JPS6271272A (ja) 1985-08-20 1985-08-20 半導体装置の製造方法
JP182262 1985-08-20

Publications (2)

Publication Number Publication Date
KR860008617A true KR860008617A (ko) 1986-11-17
KR890004973B1 KR890004973B1 (ko) 1989-12-02

Family

ID=27302038

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860002680A KR890004973B1 (ko) 1985-04-10 1986-04-09 자기정합된 바이폴라트랜지스터의 제조방법

Country Status (4)

Country Link
US (1) US4698127A (ko)
EP (1) EP0199497B1 (ko)
KR (1) KR890004973B1 (ko)
DE (1) DE3683183D1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4803175A (en) * 1987-09-14 1989-02-07 Motorola Inc. Method of fabricating a bipolar semiconductor device with silicide contacts
NL8800157A (nl) * 1988-01-25 1989-08-16 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
KR910005403B1 (ko) * 1988-09-23 1991-07-29 삼성전자 주식회사 고성능 바이폴라 트랜지스터 및 그 제조방법
GB2243716B (en) * 1988-11-02 1993-05-05 Hughes Aircraft Co Self-aligned,planar heterojunction bipolar transistor and method of forming the same
US5159423A (en) * 1988-11-02 1992-10-27 Hughes Aircraft Company Self-aligned, planar heterojunction bipolar transistor
JPH0529332A (ja) * 1991-07-22 1993-02-05 Rohm Co Ltd ヘテロ接合バイポーラトランジスタとその製造方法
US5306649A (en) * 1991-07-26 1994-04-26 Avantek, Inc. Method for producing a fully walled emitter-base structure in a bipolar transistor
US5258317A (en) * 1992-02-13 1993-11-02 Integrated Device Technology, Inc. Method for using a field implant mask to correct low doping levels at the outside edges of the base in a walled-emitter transistor structure
JP3343968B2 (ja) * 1992-12-14 2002-11-11 ソニー株式会社 バイポーラ型半導体装置およびその製造方法
US5631495A (en) * 1994-11-29 1997-05-20 International Business Machines Corporation High performance bipolar devices with plurality of base contact regions formed around the emitter layer
KR0171000B1 (ko) * 1995-12-15 1999-02-01 양승택 자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법
GB9600469D0 (en) * 1996-01-10 1996-03-13 Secr Defence Three dimensional etching process
EP1128422A1 (de) * 2000-02-22 2001-08-29 Infineon Technologies AG Verfahren zur Herstellung eines bipolaren Transistors im BiCMOS-Prozess
US6911716B2 (en) * 2002-09-09 2005-06-28 Lucent Technologies, Inc. Bipolar transistors with vertical structures
EP1646908B1 (en) 2003-07-08 2008-11-05 Koninklijke Philips Electronics N.V. Sunglasses with adaptable transmissivity
JP2005032930A (ja) * 2003-07-10 2005-02-03 Toshiba Corp 半導体装置及びその製造方法
EP1878045A2 (en) * 2005-04-28 2008-01-16 Nxp B.V. Bipolar transistor and method of fabricating the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301588A (en) * 1980-02-01 1981-11-24 International Business Machines Corporation Consumable amorphous or polysilicon emitter process
US4381953A (en) * 1980-03-24 1983-05-03 International Business Machines Corporation Polysilicon-base self-aligned bipolar transistor process
CA1153830A (en) * 1980-03-24 1983-09-13 Allen P. Ho Polysilicon-base self-aligned bipolar transistor process and structure
US4319932A (en) * 1980-03-24 1982-03-16 International Business Machines Corporation Method of making high performance bipolar transistor with polysilicon base contacts
JPS59159563A (ja) * 1983-03-02 1984-09-10 Toshiba Corp 半導体装置の製造方法
JPS59217364A (ja) * 1983-05-26 1984-12-07 Sony Corp 半導体装置の製法
JPS6024059A (ja) * 1983-07-19 1985-02-06 Sony Corp 半導体装置の製造方法
US4444620A (en) * 1983-09-12 1984-04-24 Bell Telephone Laboratories, Incorporated Growth of oriented single crystal semiconductor on insulator

Also Published As

Publication number Publication date
DE3683183D1 (de) 1992-02-13
EP0199497B1 (en) 1992-01-02
EP0199497A3 (en) 1988-02-10
US4698127A (en) 1987-10-06
KR890004973B1 (ko) 1989-12-02
EP0199497A2 (en) 1986-10-29

Similar Documents

Publication Publication Date Title
US4521952A (en) Method of making integrated circuits using metal silicide contacts
US6188104B1 (en) Trench DMOS device having an amorphous silicon and polysilicon gate
KR860008617A (ko) 자기정합된 바이폴라 트랜지스터의 제조방법
US4191603A (en) Making semiconductor structure with improved phosphosilicate glass isolation
EP0366587A3 (en) Semiconductor devices having closely spaced device regions formed using a self aligning reverse image fabrication process
ATE494630T1 (de) Herstellungsverfahren eines feldeffekttransistors aus siliziumkarbid
US4561168A (en) Method of making shadow isolated metal DMOS FET device
JPS6045064A (ja) 横型トランジスタの製造方法
KR870006673A (ko) 자기정열된 쌍극성트랜지스터 구조의 제조공정
KR880003438A (ko) 폴리실리콘 리본을 갖는 바이폴라 트랜지스터의 제조
KR960009022A (ko) 자체정렬된 실리사이드 영역을 갖는 반도체 디바이스의 제조 방법
KR920022562A (ko) 반도체 집적 회로 제조방법
KR970018249A (ko) 바이폴라 반도체장치 및 그의 제조방법
KR880005690A (ko) 선택적인 에피켁샬층을 사용한 BiCMOS 제조방법
US6521942B2 (en) Electrically programmable memory cell
KR960702181A (ko) BiCMOS 구조 및 그 제조방법(BiCOMOS STRUCTURES AND METHOD OF FABRICATION)
US4216573A (en) Three mask process for making field effect transistors
JPS587862A (ja) バイポ−ラ型トランジスタ−構造体及びその製造方法
JPS63244775A (ja) 半導体デバイスおよびその製造方法
JP3161767B2 (ja) 半導体素子の製造方法
US4343078A (en) IGFET Forming method
GB2070858A (en) A shallow channel field effect transistor
KR960006032A (ko) 트랜지스터 및 그 제조방법
JPH06168953A (ja) バイポーラトランジスタ
KR930011542B1 (ko) 바이폴라 트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19951130

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee