KR970018249A - 바이폴라 반도체장치 및 그의 제조방법 - Google Patents

바이폴라 반도체장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 바이폴라형 반도체장치의 제조방법에 관한 것으로서, 그 방법은 반도체기판(30)상에, 제1산화막(32)과 폴리실리콘막(34)을 차례로 형성하는 공정과; 상기 폴리실리콘막(34)상에 소정 패턴의 제2산화막(36)을 형성하는 공정과; 상기 제2산화막(36)의 측벽에 제1측벽스페이서(38)를 형성하는 공정과; 상기 폴리실리콘막(34)상에 제3산화막(40)을 형성하는 공정과; 상기 제3산화막(40)을 통하여 상기 폴리실리콘막(34)내에 선택적으로 불순물이온을 주입하여 베이스전극을 형성하는 공정과; 상기 제1측벽스페이서(38)를 제거하고 상기 제3산화막(40)과 상기 제2산화막(36)을 마스크로 사용하여 노출된 상기 폴리실리콘막(34)을 선택적으로 제거하여 베이스콘택홀(42)을 형성하는 공정과; 상기 폴리실리콘막(34)의 표면상에 있는 상기 제3산화막(40)과 상기 제2산화막(36), 그리고 상기 홀(42)내에서 노출된 제1산화막(32)을 제거하는 공정과, 상기 콘택홀(42) 사이에 남아있는 산화막(32)상에만 있는 상기 폴리실리콘막(34)을 제거하는 공정과; 상기 남아있는 폴리실리콘막(34)의 측벽에 제2측벽스페이서(44)를 형성하는 공정과; 열산화에 의해서 소정 두께를 갖는 제4산화막(46)을 상기 폴리실리콘막(34)과 상기 제2측벽스페이서(44)상에 형성하고 상기 열산화와 동시에 상기 제2측벽스페이서(44)의 아래에 베이스콘택용 불물순물영역(48)을 형성하는 공정과; 상기 제2측벽스페이서(44)에 대응하여 형성된 상기 제4산화막(46)의 측벽에 제3측벽스페이서(52)를 형성하는 공정과, 이온주입을 실행하여 진성베이스영역(50)을 형성하는 공정과; 상기 제3측벽스페이서(52)를 마스크로 사용하여 상기 제1산화막(32)을 선택적으로 제거하여 에미터콘택홀(54)을 형성하는 공정과; 폴리실리콘을 상기 에미터콘택홀(54)내에 충진하여 에미터전극(56)을 형성하는 공정, 열처리를 실행하여 상기 에미터전극용 폴리실리콘막(56)으로부터의 이온확산에 의해서 에미터콘택용 불순물영역(58)을 형성하는 공정을 포함한다. 이 방법에 의해서, 베이스콘택을 형성하기 위한 불순물영역의 폭이, 베이스전극의 일부로서 사용되는 도핑된 폴리실리콘막으로 구성된, 측벽스페이서의 폭에 의해서 결정되기 때문에, 상기 불순물영역의 사이즈를 최소화할 수 있어 접합용량이 감소된다. 그 결과, 바이폴라 반도체 소자의 고속특성이 개선될 수 있다.

Description

바이폴라 반도체장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도 내지 제3J도는 본 발명의 실시예에 따라 바이폴라 반도체장치의 제조방법을 순차적으로 보인 제조공정도,
제4도는 본 발명의 제조방법에 따라 제조된 반도체장치의 구조를 보인 단면도.

Claims (22)

  1. 바이폴라형 반도체장치의 제조방법에 있어서, 반체체기판(30)상에, 제1산화막(32)과 폴리실리콘막(34)을 차례로 형성하는 공정과; 상기 폴리실리콘막(34)상에 소정 패턴의 제2산화막(36)을 형성하는 공정과; 상기 제2산화막(36)의 측벽에 제1측벽스페이서(38)를 형성하는 공정과; 상기 폴리실리콘막(34)상에 제3산화막(40)을 형성하는 공정과, 상기 제3산화막(40)을 통하여 상기 폴리실리콘막(34)내에 선택적으로 불순물이온을 주입하여 도핑된 폴리실리콘막(34b)과 도핑되지 않은 폴리실리콘막(34a)를 형성하는 공정과; 상기 제1측벽스페이서(38)를 제거하고 상기 제3산화막(40)과 상기 제2산화막(36)을 마스크로 사용하여 노출된 상기 폴리실리콘막(34)을 선택적으로 제거하여 홈(42)을 형성하는 공정과; 상기 폴리실리콘막(34)의 표면상에 있는 상기 제3산화막(40)과 상기 제2산화막(36), 그리고 상기 홈(42)내에서 노출된 제1산화막(32)을 제거하는 공정과; 상기 홈(42)사이에 남아 있는 산화막(32)상에 있는 상기 도핑되지 않은 폴리실리콘막(34a)을 제거하는 공정과, 상기 남아 있는 폴리실리콘막(34b)의 측벽에 제2측벽스페이서(44)를 형성하는 공정과; 열산화에 의해서 소정 두께를 갖는 제4산화막(46)을 상기 도핑된 폴리실리콘막(34b)과 상기 제2측벽스페이서 (44)상에 형성하고 상기 열산화와 동시에 상기 제2측벽스페이서(44)의 아래에 베이스콘택용 불순물영역(48)을 형성하는 공정과; 상기 제2측벽스페이서(44)에 대응하여 형성된 상기 제4산화막(46)의 측벽에 제3측벽스페이서(52)를 형성하는 공정과; 이온주입을 실행하여 진성베 이스영역(50)을 형성하는 공정과; 상기 제3측벽스페이서(52)를 마스크로 사용하여 상기 제1산화막(32)을 선택적으로 제거하여 에미터콘택홀(54)을 형성하는 공정과; 폴리실리콘을 상기 에미터콘택홀(54)내에 충진하여 에미터전극(56)을 형성하는 공정; 열처리를 실행하여 상기 에미터전극용 폴리실리콘막(56)으로부터의 이온확산에 의해서 에미터콘택용 불순물영역 (58)을 형성하는 공정을 포함하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 도핑되지 않은 폴리실리콘막(34a)의 제거공정은 알칼리계용액으로 제거하는 공정을 포함하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 제2산화막(36)은 상기 폴리실리콘막(34)상에 CVD(chemical vapor deposition)법에 의해서 증착된 산화막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 제1측벽스페이서(38)의 형성공정은 상기 제2산화막(36)을 포함하면서 상기 폴리실리콘막(34)상에 절연막을 형성하는 공정과 비등방성식각에 의해서 상기 제2산화막(36)의 측벽에만 상기 절연막이 남도록 하는 공정을 포함하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 제1측벽스페이서(38)은 질화막으로 형성되어 있는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 제3산화막의 형성공정은 열산화(thermal oxidation)에 의해서 형성된 열산화막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 베이스전극을 형성하는 이온주입공정은 상기 제2산화막(36)을 통하여 불순물이온이 상기 폴리실리콘막(34)내에 주입되지 않도록 설정된 이온주입조건하에서 실행되는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 홈을 형성하기 위하여 상기 폴리실리콘막(34)을 선택적으로 제거하는 공정은 비등방성 식각에 의해서 실행되는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 제2측벽스페이서(44)는 베이스전극의 일부로 사용되는 폴리실콘막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  10. 제1항 또는 제9항에 있어서, 상기 제2측벽스페이서(44)는 제1도전형의 폴리실리콘막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  11. 제1항에 있어서, 상기 폴리실리콘막(34)과 상기 제2측벽스페이서(44)가 베이스전극을 형성하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  12. 제1항에 있어서, 상기 베이스콘택용 불순물영역(48)은 상기 제1도전형과는 상이한 제2도전형의 불순물 이온이 주입된 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  13. 제1항에 있어서, 상기 진성베이스용 불순물영역(50)은 상기 제2도전형의 불순물이온이 주입된 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  14. 제1항에 있어서, 상기 제3측벽스페이서(52)는 질화막인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  15. 제1항 또는 제14항에 있어서, 상기 제1산화막(32)을 선택적으로 제거하는 공정은 상기 제3측벽스페이서(52)를 이용하여 습식식각에 의해 실행되는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  16. 제1항에 있어서, 상기 에미터전극(56)의 형성공정은 폴리실리콘막의 형성단계와 이 폴리실리콘막이 도전성을 갖도록 하기 위한 불순물주입단계를 포함하는 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  17. 제2항에 있어서, 상기 알칼리계 용액은 KOH용액인 것을 특징으로 하는 바이폴라형 반도체장치의 제조방법.
  18. 바이폴라형 반도체장치의 제조방법에 있어서, 반도체기판(30)상에, 제1산화막(32)과 폴리실리콘막(34)을 차례로 형성하는 공정과; 상기 폴리실리콘막(34)상에 소정 패턴의 제2산화막(36)을 형성하는 공정과; 상기 제2산화막(36)의 측벽에 제1측벽스페이서(38)를 형성하는 공정과; 상기 폴리실리콘막(34)상에 제3산화막(40)을 형성하는 공정과; 상기 제3산화막(40)을 통하여 상기 폴리실리콘막(34)내에 선택적으로 불순물이온을 주입하여 도핑된 폴리실리콘막(34b)과 도핑되지 않는 폴리실리콘막(34a)을 형성하는 공정과; 상기 제1측벽스페이서(38)를 제거하고 상기 제3산화막(40)과 상기 제2산화막(36)을 마스크로 사용하여 노출된 상기 폴리실리콘막(34)을 선택적으로 제거하여 홈(42)을 형성하는 공정과; 상기 폴리실리콘막(34)의 표면상에 있는 상기 제3산화막(40)과 상기 제2산화막(36), 그리고 상기 홈(42)내에서 노출된 제1산화막(32)을 제거하는 공정과; 상기 홈(42) 사이에 남아있는 산화막(32)상에 있는 상기 도핑되지 않은 폴리실리콘막(34a)을 제거하는 공정과; 상기 남아있는 폴리실리콘막(34b)의 측벽에 제2측벽스페이서(44)를 형성하는 공정과; 소정 두께를 갖는 제4산화막을 상기 도핑된 폴리실리콘막(34a)과 상기 제2측벽스페이서(44)상에 형성하는 공정과; 열처리에 의해서 상기 제2측벽스페이서(44)의 아래에 베이스콘택용 불순물영역(48)을 형성하는 공정과; 이온주입을 실행하여 진성베이스영역(50)을 형성하는 공정과; 상기 제2측벽스페이서(44)에 대응하여 형성된 상기 제4산화막(46)의 측벽에 제3측벽스페이서(52)를 형성하는 공정과; 상기 제3측벽스페이서(52)를 마스크로 사용하여 상기 제1산화막(32)을 선택적으로 제거하여 에미터콘택홀(54)을 형성하는 공정과; 폴리실리콘을 상기 에미터콘택홀(54)내에 충진하여 에미터전극(56)을 형성하는 공정, 열처리를 실행하여 상기 에미터전극용 폴리실리콘막(56)으로부터의 이온확산에 의해서 에미터콘택용 불순물영역(58)을 형성하는 공정을 포함하는 것을 특징으로 하는 바이폴라형 반도체 장치의 제조방법.
  19. 반도체기판(30)상에 형성된 필드산화막(31)에 의해서 정의된 활성영역에 제1도전형의 베이스콘택영역(48)과 이 베이스콘택영역상에 형성된 제2도전형의 에미터콘택영역(58)이 형성되어 있는 바이폴라형 반도체장치에 있어서, 상기 활성영역의 반도체기판(30)상에 형성되어 있고 그리고 상기 필드산화막(31)과 연장되어 있는 소정패턴의 산화막(32)과; 상기 산화막(32)을 통하여 상기 에미터콘택영역(58)상에 형성된 에미터전극용 폴리실리콘막(56)과; 상기 필드산화막(31)과 상기 제1산화막(32)의 상에 형성되어 있는 베이스전극용 폴리실리콘막(44)과; 상기 산화막(32)을 통하여 상기 베이스콘택영역(48)상에 형성되어 있고 그리고 상기 베이스전극용 폴리실리콘막(44)의 측벽에 형성된 측벽스페이서(44)와; 상기 베이스전극과 상기 에미터전극을 전기적으로 절연시키는 절연막을 포함하는 것을 특징으로 하는 바이폴라형 반도체장치.
  20. 제19항에 있어서, 상기 측벽스페이서(44)는 도전성을 갖는 폴리실리콘막인 것을 특징으로 하는 바이폴라형 반도체장치.
  21. 제19항 또는 제20항에 있어서, 상기 절연막은 산화막으로 형성된 것을 특징으로 하는 바이폴라형 반도체장치.
  22. 제19항 또는 제20항에 있어서, 상기 절연막은 열산화막(46)과 이 열산화막(36)의 측벽에 형성된 측벽질화막(52)으로 형성된 것을 특징으로 하는 바이폴라형 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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