KR100359036B1 - 반도체 집적 회로 장치 - Google Patents
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Abstract
이미터 컨택트홀에 위치하는 절연막이 다른 컨택트홀에 위치하는 절연막보다도 얇기 때문에, 이미터 영역의 리드 전극이 에칭되어 오목부를 형성하고, 이미터 영역의 저면을 凹凸로 하여 트랜지스터 특성에 오차가 생긴다.
활성 베이스 영역(61)이 노출되도록 리드 전극(57)이 형성되고, 이 리드 전극(57) 상에는 절연막(56)을 개재하여 이미터의 리드 진극(64)이 형성되어 있다. 리드 전극(57)을 노출시키는 베이스 컨택트홀(65')이 형성되면, 리드 전극(64)이 에칭되어 오목부를 형성하지만, 이 오목부는 LOCOS 산화막 상에 형성되기 때문에, 이미터 영역의 상기 凹凸을 억제할 수 있다.
Description
본 발명은 hFE의 오차를 억제한 반도체 집적 회로 장치에 관한 것이다.
매우 미세한 베이스·이미터 접합을 얻기 위한 방법으로서, 예를 들면 일본 특개평 7-235547호에 기재된 방법이 공지되어 있다.
우선 이 방법을 설명하면, P형 반도체 기판 상에 에피택셜 성장법에 의해 콜렉터가 되는 N형 반도체층(11)을 형성하고, 반도체층(11)의 표면을 선택 산화시켜 소자 분리용 LOCOS 산화막(12)을 형성한다. 참조 부호(13)는 N+형 매립층이다. 또한, LOCOS 산화막(12)의 하부에는 N형 에피택셜층을 PN 접합 분리하는 P+형 분리 영역이 형성되어 있다.
계속해서, 전면에 CVD 산화막을 퇴적시키고, 핫에칭하여 이미터 확산을 행하여 예정의 반도체층(11) 표면 상에 절연막(15)을 남긴다.(이상 도 6 참조)
계속해서, 절연막(15)으로 둘러싸여 있지 않은 반도체층(11) 표면에 선택 에피택셜 성장법으로 폴리실리콘층을 형성하고 제1 실리콘층(16)을 형성하며, 그 후 보론을 이온 주입함으로써 제1 실리콘층(16)에 외부 베이스 확산용 불순물을 도프한다. 또는 전면에 LPCVD법으로 실리콘층을 퇴적하여 제2 실리콘층(17)을 형성한다.(이상 도 7 참조)
계속해서, 제2 실리콘층(17)에 도전성을 제공하기 위한 보론을 이온 주입하고, 제2 실리콘층(17)을 핫에칭하여 제1 및 제2 실리콘층(16, 17)에 베이스 리드 전극(18)을 형성한다. 동시에 절연막(15) 상에 개구하여 절연막(15)의 두부(頭部)를 노출시킨다.(이상 도 8 참조)
계속해서, 도 9와 같이 절연막(15)을 제거하여 개구부(19)를 형성하고, 반도체층(11) 표면을 노출시킨다. 이 후, 전체를 열산화하여 반도체층(11)의 표면과 제1 및 제2 실리콘층(16, 17)의 표면에 열산화막(20)을 형성한다. 동시에, 제1 실리콘층(16)으로부터 확산되는 외부 베이스 영역(21)을 형성하고, 활성 베이스를 형성하기 위한 보론을 마스크레스로 이온 주입한다.(이상 도 10 참조)
계속해서, 전면에 폴리실리콘층을 퇴적시키고, 이것을 이방성으로 건식 에칭함으로써 개구부(19)의 측벽에 사이드월(22)을 형성하고, 전면에 HTO(High Temperature Oxide; 23)를 형성한다. 또는 HTO(23)를 에칭하여 개구부(19)의 반도체층(11) 표면을 재차 노출시킨다.(이상 도 11 참조)
최후에, CVD법으로 폴리실리콘막을 퇴적시키고, 이미터 확산용 불순물을 도프한 후 이것을 핫에칭하여 개구부(19)에 이미터 리드 전극(24)을 형성한다. 그리고, 기판 전체를 열처리함으로써 앞서 이온 주입한 이온을 확산시켜 활성 베이스 영역(25)을 형성하고, 동시에 이미터 리드 전극(24)으로부터의 고상(固相) 확산에 의해 이미터 영역(26)을 형성한다.(이상 도 12 참조)
또한, 전면에 절연막을 피복하고, 이미터 컨택트 및 베이스 컨택트를 형성하며, 컨택트홀을 개재하여 이미터 전극 및 베이스 전극이 형성되어 있다.
이상의 제조 방법에 의해 미세한 고주파 트랜지스터를 제조할 수 있다.
또한, 도 7 ∼ 도 9에 있어서, 폴리실리콘으로 이루어진 제1 실리콘층(16)과 베이스 리드 전극(18)을 폴리실리콘으로 일체로 구성하고, 이후 전술한 공정을 사용하여 형성된 반도체 집적 회로 장치를 도 13에 나타낸다.
이 반도체 집적 회로 장치는 이미터 리드 전극(24)을 형성하는 공정(도 12) 다음에, 상술한 종래예와 마찬가지로 전면에 절연막(27)을 피복하고, 이미터 컨택트(28), 베이스 컨택트(29) 및 콜렉터 컨택트(32)를 형성하여, 이미터 전극(30), 베이스 전극(311) 및 콜렉터 전극(33)이 형성되어 있다.
그러나, 도 14에 나타낸 바와 같이 이미터 영역(26) 상의 리드 전극(24)이 에칭되어 오목부(34)가 형성되고, 확산원이 제거된 만큼 불순물이 확산되기 어렵게 되어 이미터 영역(26)의 확산 깊이가 다르게 되는 문제가 발생하였다.
이 문제는 도 12까지 설명한 종래예나 도 13의 종래예에서 발생하는 문제이고, 여기서는 도 13을 참조하여 설명한다.
즉, 이미터 컨택트(28), 베이스 컨택트(29) 및 콜렉터 컨택트(32)의 형성 영역에 연재(延在)되어 있는 절연막의 막 두께차에 의한 것이다.
즉, 이미터 컨택트(28) 부분은 절연막(27)으로 덮여있지만, 베이스 컨택트 (29) 부분은 절연막(27)외에 HTO막이 설치되고, 콜렉터 컨택트(32) 부분에는 절연막(27)외에 열산화막(20)이 설치되어 있다. 따라서, 막 두께가 얇은 이미터 컨택트 (28) 부분이 최초로 개구되기 때문에, 콜렉터 컨택트(32)나 베이스 컨택트(29)가 완전히 개구되면, 이미터 리드 전극(24)이 에칭되어 오목부(34)가 형성된다.
따라서, 이미터 영역(26)의 일부 상에 이 오목부(34)가 형성되면, 이미터의 불순물이 이 에칭에 의해 제거되므로, 이미터 확산 영역(26)의 확산 깊이가 다르고, 목적으로 하는 hFE가 얻어지지 않기도 하고 오차가 생기는 문제가 있었다.
본 발명은 상술한 과제를 감안하여 이루어진 것으로, 이미터 영역을 노출시킨 사이드월로 이루어진 개구부의 주위(바람직하게는 LOCOS 산화막 상)까지 확산원이 되는 상기 이미터 영역의 리드 전극을 연재시키고, 이 개구부의 주위에 이미터 컨택트를 형성하면, 베이스 컨택트에 위치하는 절연막이 두껍고, 컨택트홀이 완전히 개구될 때까지 이미터의 리드 전극이 에칭되지만, 이미터 컨택트(오목부)가 어긋나게 형성되어 있기 때문에, 이미터 영역의 확산 깊이에 차가 생기지 않게 형성할 수 있다.
또한, 콜렉터 컨택트에 위치하는 절연막이 두껍고, 컨택트홀이 완전히 개구될 때까지 이미터의 리드 전극이 에칭되어도, 이미터 컨택트(오목부)가 어긋나게 형성되어 있기 때문에, 이미터 영역의 확산 깊이에 차가 생기지 않게 형성할 수 있다.
도 1은 본 발명의 반도체 집적 회로 장치를 설명하는 단면도.
도 2는 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 종래예의 제조 방법을 설명하는 단면도.
도 7은 종래예의 제조 방법을 설명하는 단면도.
도 8은 종래예의 제조 방법을 설명하는 단면도.
도 9은 종래예의 제조 방법을 설명하는 단면도.
도 10은 종래예의 제조 방법을 설명하는 단면도.
도 11은 종래예의 제조 방법을 설명하는 단면도.
도 12는 종래예의 제조 방법을 설명하는 단면도.
도 13은 종래예의 반도체 집적 회로 장치를 설명하는 단면도.
도 14는 도 13의 이미터 영역의 형상을 설명하는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
51 : 반도체층
52 : LOCOS 산화막
56 : 절연막
57 : 리드 전극
58 : 열산화막
59 : 외부 베이스 영역
61 : 활성 베이스 영역
62 : 사이드월
64 : 리드 전극
65' : 베이스 컨택트홀
66 : 절연막
67 : 콜렉터 컨택트홀
68 : 이미터 컨택트홀
E : 이미터 영역
(발명의 실시 형태)
이하에 본 발명의 실시 형태를 도 1 ∼ 도 5를 참조하면서 설명한다.
우선, 도 1을 참조하여 간단히 구조를 설명한다. LOCOS 산화막(52)은 콜렉트 컨택트 영역(55)과 베이스 영역[활성 베이스 영역(61)과 외부 베이스 영역(59)으로 이루어짐]을 노출시켜 형성되어 있다. 상기 외부 베이스 영역(59)은 실리콘 재료로 이루어진 리드 전극(57)의 불순물이 확산되어 형성되어 있다. 또한, 이 리드 전극(57)의 주위에는 절연막(56)이 설치되고, 활성 베이스 영역(61)을 노출시키고 있다. 이 활성 베이스 영역(61)을 노출시키고 있는 개구부의 측면에는 사이드 월(62)이 형성되고, 이 사이드월(62)로 이루어진 개구부가 이미터의 불순물의 통과구가 된다. 이 사이드월(62)은 이미터의 불순물을 이온 주입할 경우의 주입 구멍이고, 고체 확산원에 의한 확산일 경우, 도입 구멍 형성의 에칭에 있어서 마스크로 된다.
또한, 베이스 컨택트홀(65')에 위치하는 부분에는 절연막(56, 66)이 형성되고, 콜렉트 컨택트홀(67)에 위치하는 부분에는 열산화막(58)과 절연막(66)이 형성되어 있다. 또한, 이미터 영역의 리드 전극(64)의 컨택트홀(68)에 위치하는 부분에는 절연막(66)이 형성되어 있다.
본 발명의 특징은 이미터 전극(71)의 컨택트홀(68)을 사이드월(62)로 둘러싸인 개구부의 바로 위에 설치하지 않고, 개구부의 주위 예를 들면 LOCOS 산화막(52)상에 설치하는 것이다.
즉, 컨택트홀(68)을 비켜 놓음으로서, 리드 전극(64)의 오목부는 이미터 영역의 바로 위에 형성되지 않기 때문에, 불순물은 리드 전극(64)에서 충분히 확보할 수 있고, 이 오목부의 형성을 억제할 수 있다.
이하, 도면을 참조하면서 제조 방법을 설명한다.
우선, 도 2를 참조한다. P형 반도체 기판(50) 상에 에피택셜 성장법으로 콜렉터로 되는 N형 반도체층(51)을 형성하고, 반도체층(51)의 표면을 선택 산화하여 소자 분리용 LOCOS 산화막(52)을 형성한다. 여기서, LOCOS 산화막(52)은 단지 두꺼운 절연막으로 치환할 수도 있다. 참조 부호(53)는 N+형 매립층이다. 또한, LOCOS 산화막(52)의 하부에는 N형 에피택셜층을 전기적으로 분리하는 트렌치(54)가 형성되어 있지만, P+형 분리 영역이 형성되어도 된다.
이 LOCOS 산화막(52)은 예정의 트랜지스터의 형성 영역을 둘러싸고, 콜렉터 컨택트 영역(55)과 예정의 베이스 영역(59, 61)으로 되는 반도체층(51)을 노출시키고 있다. 또한, 전면에 a-Si가 약 2000Å의 두께로 CVD법에 의해 형성되고, BF2가 이온 주입되어 있다. 미리 a-Si 형성 가스(H2와 실리콘으로 이루어진 가스, 예를 들면 실란)에 불순물을 주입해도 되고, 불순물을 디포지션해도 된다. 여기서는 이 a-Si를 확산원으로서 사용함과 동시에, 리드 전극으로서 활용하기 때문에, 저항치의 제어나 외부 베이스의 농도 제어를 정확하게 제어할 수 있는 이온 주입이 바람직하다.
여기서 중요한 것은, 피복시에 폴리실리콘이 설치되는 것이 아니라. H2나 실리콘으로 이루어진 가스로 LPCVD나 플라즈마 CVD를 사용하여, 그 성막 온도를 낮게하여 a-Si를 피복하는 것에 있다. 최종 공정의 단계에서는, 이 막은 a-Si이어도 되지만, 열처리가 실시된 막이도 된다.(이상 도 2 참조)
계속해서, 전면에 절연막(56)을 형성한다. 이 절연막(56)은 CVD에 의해 형성된 실리콘 산화막으로 약 2000Å이다. 그 후, 양막을 에칭하고, 예정의 외부 베이스 영역(59)에 대응하는 부분 및 이 영역과 인접하는 LOCOS 산화막(52) 상에 리드 전극(57)을 연재시킨다. 또한, 연재된 a-Si는 후의 불순물 도입에 의해 외부 베이스로부터의 리드 전극(57) 및 확산원으로서 활용된다. 또한, 이 에칭시에, 예정의 활성 베이스 영역에 대응하는 반도체층 표면은 라이트 에칭된다.
여기서, a-Si막 및 a-Si를 열처리한 막으로 이루어지기 때문에, 리드 전극(57) 및 예정의 활성 베이스 영역 표면은 완만한 표면으로 형성된다.
만약, 막(52)이 폴리실리콘으로 이루어지면, 그레인 번더리나 그레인의 에칭속도가 빠르기 때문에 리드 전극(57)의 표면의 凹凸로 된다. 또한 활성 베이스 영역(61)에 대응하는 막이 에칭되지만, 에칭이 반도체 표면에 가까워짐에 따라 그레인 번더리는 깨끗하게 없어지지만, 그레인이 남아 있는 상태를 이룬다. 그 결과, 그레인의 주위에 위치하는 반도체층이 먼저 에칭되고, 노출되는 반도체층(51) 표면은 凹凸한 표면이 된다. 이것은 이하의 확산 영역의 형성 공정에 있어서 그 형상이나 컨택트 저항을 증대시킨다.
그러나, a-Si막이나 a-Si을 열처리한 막을 사용했기 때문에, 이 凹凸이 억제된다.
따라서, 전면을 열산화시키고, a-Si 표면이나 반도체층(51) 표면에 100 ∼ 200Å 정도의 열산화막(58)을 형성한다. 이 시점에서, a-Si 중의 불순물이 약간 확산되고, 외부 베이스 영역(59)이 약간 형성된다. 또한, 이온 주입의 마스크로서 레지스트(60)를 사용하고, 상기 열산화막(58)을 통해 베이스의 불순물인 BF2가 이온 주입된다. 이 결과, 후의 열처리 공정에 의해 활성 베이스 영역(61)이 형성된다.(이상 도 3 참조)
상술한 바와 같이, 예정의 활성 베이스 영역(61) 표면은 凹凸이 억제되어 있기 때문에, 이것의 확산 속도는 모든 면에서 실질적으로 균일하게 된다.
계속해서, 예정의 이미터 전극의 리드 전극(64)과 베이스 리드 전극(57)의 절연을 고려하여, 전면에 HTO가 LPCVD나 플라즈마 CVD로 설치되고, 또한 예정의 활성 베이스 영역에 대응하는 측벽에 사이드월(62)이 형성된다. 이 사이드월(62)도a-Si로 이루어지며, 전면에 형성된 a-Si가 이방성 에칭에 의해 에칭되어 형성된다.
여기서, 사이드월을 통해 이미터의 불순물을 이온 주입해도 되지만, 여기서는 고체 확산(리드 전극(64)을 사용한 확산)을 사용하기 때문에, 활성 베이스 영역(61) 표면의 열산화막(58)을 습식 에칭에 의해 제거하고 있다.
본 공정은 상술한 바와 같이, 완만한 표면의 사이드월에 형성할 수 있다. 여기서, 전자의 이온 주입에서는 이 사이드월을 마스크로서 이온 주입한다. 또한, 후자의 고체 확산에서는 불순물 도입 구멍을 형성하기 위한 절연막(58)이 에칭된다. 어떻게 하더라도, 이들 도입 구멍은 사이드월(62)의 형상에 영향을 미치지만, 본 발명에서는 완만하기 때문에, 凹凸을 억제할 수 있다. 그 때문에, 이미터의 면적, 확산 깊이 등의 오차가 억제되게 된다.
계속해서, 폴리실리콘 또는 a-Si로 이루어진 실리콘막이 피복된 후, 레지스트(63)을 통해 예정의 이미터 전극(71)의 리드 전극(64)이 에칭에 의해 형성된다. (이상 도 4 참조)
여기서, 도 4에 나타낸 바와 같이 확산원도 겸한 이미터 전극의 리드 전극 (64)은 실리콘막의 피복 후, 이미터 전극의 저항값, 이미터 영역의 불순물 농도를 고려하여, 전면에 As가 이온 주입된다. 또한, 예정의 이미터 컨택트홀(68)을 사이드월(62)로 형성한 개구부의 바로 상부로부터 어긋나게 주변에 배치한다. 여기서는 리드 전극(64)을 LOCOS 산화막(52) 위까지 연재시키고 있다.
계속해서, 베이스 전극의 리드 전극(57)의 컨택트(65)를 형성하기 때문에, 절연막(56)의 일부가 에칭되고, 또한 절연막(66)이 전면에 형성된다. 이 절연막(66)은 실리콘 산화막, 실리콘 유리막, 실리콘 질화막이어도 된다.
또한, 상기 컨택트(65'), 콜렉터 컨택트(67) 및 이미터 전극용 컨택트(68)를 형성하기 위해 에칭이 행해진다. 그 후, 이온 주입용 마스크(69)를 사용하여 노출된 컨택트홀(65)에 BF2가 이온 주입된다. 이것은 베이스 전극의 리드 전극(57)과의 컨택트 저항을 저하시키기 위해 행하고 있다.(이상 도 5 참조)
여기서는, 컨택트홀(65)을 먼저 형성하지 않고, 절연막(66)과 절연막(56)을 한번에 에칭해도 된다. 베이스 컨택트홀(65')에 위치하는 절연막(56, 66)이 겹쳐지는 만큼 다른 컨택트 부분보다도 두껍게 형성되어 있다. 그러나, 콜렉터 컨택트 (67)가 LOCOS 산화막을 통해 노출되면, 콜렉터 컨택트(67)쪽이 절연막은 두껍게 된다. 어떻게 하더라도 콜렉터 컨택트(67) 및 베이스 컨택트(65, 65')가 완전히 개구될 때까지는 이미터 컨택트(68)에 대응하는 리드 전극(64)이 에칭되어 오목부가 형성된다.
그러나, 컨택트홀(68)은 이미터 영역(사이드월로 둘러싸인 개구부)의 주변, 이기서는 LOCOS 산화막 상에 형성되어 있기 때문에, 이미터 영역의 불순물은 충분히 확보될 수 있고, 도 14와 같은 凹凸한 이미터 영역을 억제할 수 있다.
계속해서, 레지스터(69)를 제거하고, 기판 전체를 열처리한다. 이 결과, 먼저 이온 주입한 이온을 확산시켜 활성 베이스 영역(59)을 형성하고, 동시에 이미터 리드 전극(64)으로부터의 고체 확산에 의해 이미터 영역(E)을 형성한다. 이미터 영역(E)의 확산 깊이는 0.5㎛정도이고, 이미터 영역(E)은 사이드월(62)에 의해 더욱외측에 형성된다.
그 후, 컨택트홀의 라이트 에칭을 거쳐, 베이스 전극(70), 이미터 전극(71) 및 콜렉터 전극(72)이 형성된다.
따라서, 미세 가공한 고주파 트랜지스터를 제조할 수 있다.
이상, 본 발명의 실시 형태에서는 베이스 전극의 리드 전극(57)과 사이드월 (62)을 a-Si막 또는 a-Si를 열처리한 막으로 구성했지만, 이미터 컨택트를 이미터 영역으로부터 떼어 낸 것만 고려하면 적어도 한 쪽을 폴리실리콘으로 해도 된다.
이상 설명한 바와 같이, 이미터 영역을 노출시킨 사이드월로 이루어진 개구부의 주위(바람지하게는 LOCOS 산화막 상)까지 확산원이 되는 상기 이미터 영역의 리드 전극을 연재시키고, 이 개구부의 주위에 이미터 컨택트를 형성하면, 베이스 컨택트에 위치하는 절연막이 두껍고, 베이스 컨택트홀이 완전하게 개구될 때까지 이미터의 리드 전극이 에칭된다. 그러나, 이미터 컨택트가 이미터 영역의 바로 위로부터 어긋나게 형성되기 때문에, 이미터 영역의 확산 깊이에 차가 생기지 않게 형성할 수 있다.
또한, 콜렉터 컨택트에 위치하는 절연막쪽이 베이스 컨택트에 위치하는 절연막보다 두껍고, 콜렉터 컨택트홀이 완전히 개구될 때까지 이미터의 리드 전극이 에칭되더라도, 이미터 컨택트가 이미터 영역의 바로 위로부터 어긋나게 형성되어 있기 때문에, 이미터 영역의 확산 깊이에 차가 생기지 않게 형성할 수 있다.
따라서, 이미터 영역의 확산 깊이에 차가 생기지 않게 형성할 수 있기 때문에, hFE등의 트랜지스터 특성을 당초의 값으로 실현할 수 있고, 그 오차도 억제될 수 있다.
Claims (8)
- 반도체층 상의 제1 절연막에 의해 노출된 베이스 영역,상기 베이스 영역을 구성하고 그 중앙에 형성된 활성 베이스 영역 및 상기 활성 베이스 영역을 둘러싸고 이루어진 외부 베이스 영역,상기 활성 베이스 영역 중에 형성된 이미터 영역,상기 활성 베이스 영역을 노출시키고 상기 제1 절연막 상에 연재(延在)된 상기 외부 베이스 영역의 리드 전극,상기 외부 베이스 영역의 리드 전극 표면을 덮고, 상기 활성 베이스 영역을 노출시킨 제 2 절연막,상기 활성 베이스 영역을 노출시킨 상기 제2 절연막 측면에 설치된 사이드월로 이루어지고, 상기 이미터 영역을 노출시킨 개구부,상기 개구부를 개재하여 상기 이미터 영역과 접촉하고, 상기 개구부의 주위까지 연재된 확산원이 되는 상기 이미터 영역의 리드 전극,상기 이미터의 리드 전극 및 상기 제2 절연막 상에 피복된 제3 절연막,상기 외부 베이스 영역의 리드 전극을 노출시킨 베이스 컨택트,상기 개구부의 주위에 상기 이미터 영역의 리드 전극을 노출시킨 이미터 컨택트, 및상기 베이스 컨택트 및 상기 이미터 컨택트에 설치된 베이스 전극 및 이미터 전극을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체층 상의 제1 절연막에 의해 노출된 베이스 영역 및 콜렉터 컨택트 영역,상기 콜렉터 컨택트 영역을 덮는 얇은 절연막,상기 베이스 영역을 구성하고 그 중앙에 형성된 활성 베이스 영역 및 상기 활성 베이스 영역을 둘러싸고 이루어진 외부 베이스 영역,상기 활성 베이스 영역 중에 형성된 이미터 영역,상기 활성 베이스 영역을 노출시키고 상기 제1 절연막 상에 연재된 상기 외부 베이스 영역의 리드 전극,상기 외부 베이스 영역의 리드 전극 표면을 덮고, 상기 활성 베이스 영역을 노출시킨 제2 절연막,상기 활성 베이스 영역을 노출시킨 상기 제2 절연막 측면에 설치된 사이드월로 이루어지고, 상기 이미터 영역을 노출시킨 개구부,상기 개구부를 개재하여 상기 이미터 영역과 접촉하고, 상기 개구부의 주위까지 연재된 확산원이 되는 상기 이미터 영역의 리드 전극,상기 이미터의 리드 전극 및 상기 얇은 절연막 상에 피복된 제3 절연막,상기 콜렉터 컨택트 영역을 노출시킨 콜렉터 컨택트,상기 개구부의 주위에 상기 이미터 영역의 리드 전극을 노출시킨 이미터 컨택트, 및상기 콜렉트 컨택트 및 상기 이미터 컨택트에 설치된 콜렉트 전극 및 이미터전극을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 콜렉터 영역내의 예정의 베이스 영역이 노출되도록 반도체층에 절연막을 형성하는 공정, 상기 노출된 반도체층 상에 실리콘으로 이루어진 확산원을 형성하고, 상기 예정의 베이스 영역을 구성하는 예정의 활성 베이스 영여기 노출되도록 상기 확산원을 제거하는 공정, 및 잔존한 상기 확산원에 의해 상기 예정의 베이스 영역을 구성하는 외부 베이스 영역을 형성하는 공정을 갖는 반도체 장치의 제조 방법에 있어서,상기 확산원은 비정질 실리콘막 또는 비정질 실리콘막을 설치한 후에 열처리 된 막으로 이루어진 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
- 제3항에 있어서, 상기 확산원은 베이스 영역의 리드 전극으로서 잔존되는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
- 반도체층 상의 절연막에 의해 노출된 베이스 영역, 상기 베이스 영역을 구성하고 그 중앙에 형성된 활성 베이스 영역, 상기 베이스 영역을 구성하고 상기 활성 베이스 영역을 둘러싸고 이루어진 외부 베이스 영역, 상기 외부 베이스 중에 형성된 이미터 영역, 상기 외부 베이스와 상기 활성 베이스 영역의 중첩부보다도 내측에 실질적으로 위치하고, 절연층 측면에 설치된 사이드월로 둘러싸인 개구부, 및 이 개구부에 형성된 이미터 전극을 갖는 반도체 집적 회로에 있어서,상기 개구부는 상기 이미터 영역의 불순물 도입 구멍이 되고, 상기 사이드월은 비정질 실리콘 또는 비정질 실리콘이 열처리된 막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로.
- 제5항에 있어서, 상기 사이드월과 반도체층 표면 사이에 있는 절연막은 사이드월과 자가정렬되어 상기 이미터 영역을 노출시키고 있는 것을 특징으로 하는 반도체 집적 회로.
- 콜렉터 영역내의 예정의 베이스 영역이 노출되도록 반도체층에 제1 절연막을 형성하는 공정,상기 노출된 반도체층 상에 불순물이 도입된 제1 실리콘막을 형성하고, 상기 제1 실리콘막 상에 제2 절연막을 형성하며, 예정의 베이스 영역을 구성하는 예정의 활성 베이스 영역이 노출되도록 상기 제1 실리콘막 및 상기 제2 절연막을 제거하는 공정,상기 노출된 예정의 활성 베이스 영역에 대응하는 반도체층 표면에 불순물을 도입하는 공정,상기 예정의 활성 베이스 영역측에서의 상기 제1 실리콘막의 측면에 사이드월을 형성하고, 이 사이드월을 개재하여 상기 예정의 이미터 영역의 표면에 형성된 제2 절연막을 에칭하며, 불순물 도입 구멍을 형성하는 공정, 및상기 예정의 이미터 영역의 불순물 도입 구멍에 불순물이 도입된 제2 실리콘막을 형성하는 공정을 갖는 반도체 집적 회로의 제조 방법에 있어서,상기 사이드월은 비정실 실리콘막 또는 비정질 실리콘막을 설치한 후에 열처리된 막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
- 제7항에 있어서, 상기 제1 실리콘막은 비정질 실리콘막 또는 비정질 실리콘막을 설치한 후에 열처리된 막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
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