KR870004531A - 집적 회로 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따르는 캐패시터를 도시한 도면.
제3도는 절연체를 통하여 단락 회로가 있는 본 발명에 따른 캐패시터를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : P-형기판 110 : N+영역
115 : 캐패시터 120 : 산화물층
140 : 다결정 실리콘층 150 : 핀호울
152 : P-도우프핀 영역
Claims (4)
- 적어도 한개의 캐패시터를 포함하며, 반도체 물질의 예정된 영역에서 제1도전율-결정 불순물의 예정된 양의 주입에 의해 형성된 제1캐패시터 플레이트와, 예정된 두께를 가지며 상기 제1캐패시터 플레이트에 걸쳐서 배치되는 절연체와, 상기 제1캐패시터 플레이트의 부분에 걸쳐서 배치되며, 상기 절연체의 예정된 두깨에 의해 상기 제1개패시터 플레이트로부터 분리되고 예정된 도전을-결정 불순물의 예정된 농도를 갖는 반도체 물질로 구비되어, 그로 인하여 상기 적어도 하나의 직접 회로 캐패시터의 제1캐패시터를 형성하게 하는 제2개패시터 플레이트와, 상기 제1 및 제2캐패시터 플레이트의 각각의 극성을 규정하기 위해 상기 제1캐패시터의 양단에 걸쳐서 전압을 제공하기 위한 전기적 수단을 구비하는 집적 회로에 있어서, 상기 예정된 도전율-결정 불순물은 상기 제1도전율-결정 불순물과 반대의 극성을 갖는 제2불순물이며, 제1 및 제2캐패시터의 다른 하나와 관련한 양전압을 갖는 상기 제1 및 제2캐패시터 플레이트중의 하나는 N-형 도전율-결정 불순물이며 상기 제1 및 제2캐패시터 플레이트의 다른 하나는 P-형 도전율-결정 불순물인 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기 제1캐패시터 플레이트는 반도체 기판의 예정된 영역에서 형성된 것을 특징으로 하는 집적 회로.
- 제2항에 있어서, 상기 제2캐패시터 플레이트는 접지에 접속되며 P-형 도전율-결정 불순물을 가지며, 상기 제1캐패시터 플레이는 N-형 도전율-결정 불순물을 가지며, 상기 반도체 기판은 P-형 도전율-결정 불순물을 갖는 것을 특징으로 하는 집적 회로.
- 제3항에 있어서, 상기 전기적 수단은 상기 기판에서 제1결정된 영역으로부터 상기 기판에서 제2예정된 영역으로 계속적으로 연장되는 공통 제2플레이트를 공유하는 적어도 두개의 상기 캐패시터와 함께, 메모리 배열에서 상기 적어도 하나의 캐패시터를 갖는 랜덤 억세스 메모리를 규정하는 수단을 포함하는 것을 특징으로 하는 집적 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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