JP2004006466A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004006466A JP2004006466A JP2002159015A JP2002159015A JP2004006466A JP 2004006466 A JP2004006466 A JP 2004006466A JP 2002159015 A JP2002159015 A JP 2002159015A JP 2002159015 A JP2002159015 A JP 2002159015A JP 2004006466 A JP2004006466 A JP 2004006466A
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- impurity
- forming
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 98
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 178
- 239000013078 crystal Substances 0.000 claims abstract description 101
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 230000007547 defect Effects 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 15
- 230000001737 promoting effect Effects 0.000 claims description 15
- 229910052723 transition metal Inorganic materials 0.000 claims description 4
- 150000003624 transition metals Chemical class 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 42
- 229920005591 polysilicon Polymers 0.000 abstract description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 31
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 31
- 230000006866 deterioration Effects 0.000 abstract description 10
- 238000011282 treatment Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 42
- 238000009792 diffusion process Methods 0.000 description 37
- 238000000605 extraction Methods 0.000 description 23
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- 238000002513 implantation Methods 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 11
- 229910052785 arsenic Inorganic materials 0.000 description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- -1 Cu) Chemical class 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
【課題】電気的特性の悪化が抑制されるとともに、抵抗素子の抵抗値のばらつきが低減される半導体装置とその製造方法を提供する。
【解決手段】真性ベース拡散層を形成するための不純物および真性ベース拡散層をなす不純物の導電型とは逆導電型の不純物が半導体基板１に注入される。露出している半導体基板１の表面にプラズマが照射される。このような処理により、露出している半導体基板１の表面には多くの結晶欠陥が生じる。次に、グレインサイズの大きさがより大きくなる条件のもとで、ポリシリコン膜１０が形成される。露出している半導体基板１の表面の近傍に位置するポリシリコン膜１０の部分では、表面に生じた結晶欠陥を反映してグレインサイズが比較的小さくなる。一方、シリコン酸化膜５上に位置する部分では、結晶欠陥の影響を受けずにグレインサイズは比較的大きくなる。
【選択図】 図８
【解決手段】真性ベース拡散層を形成するための不純物および真性ベース拡散層をなす不純物の導電型とは逆導電型の不純物が半導体基板１に注入される。露出している半導体基板１の表面にプラズマが照射される。このような処理により、露出している半導体基板１の表面には多くの結晶欠陥が生じる。次に、グレインサイズの大きさがより大きくなる条件のもとで、ポリシリコン膜１０が形成される。露出している半導体基板１の表面の近傍に位置するポリシリコン膜１０の部分では、表面に生じた結晶欠陥を反映してグレインサイズが比較的小さくなる。一方、シリコン酸化膜５上に位置する部分では、結晶欠陥の影響を受けずにグレインサイズは比較的大きくなる。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、バイポーラトランジスタと抵抗素子を備えた半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来のバイポーラトランジスタを備えた半導体装置の製造方法について説明する。図１９に示すように、フィールド酸化膜１０３によって区画された半導体基板１０１の素子形成領域Ａに外部ベース電極１０４が形成される。
【０００３】
その外部ベース電極１０４の上方から、外部ベース拡散層を形成するための所定の不純物が注入される。その後、シリコン酸化膜１０５が形成される。そのシリコン酸化膜１０５に所定のエッチングを施すことによって、ベース領域を形成するための開口部が形成される。このエッチングよって半導体基板１０１の表面が多少エッチングが施されることになる。
【０００４】
熱処理を施すことにより、外部ベース電極１０４に注入された所定の不純物が半導体基板１０１へ拡散して外部ベース拡散層１０７が形成される。このとき、露出した半導体基板１０１の表面等には比較的薄いシリコン酸化膜１０８が形成される。
【０００５】
次に真性ベース拡散層を形成するための所定の不純物が注入される。開口部を覆うようにシリコン酸化膜が形成されて異方性エッチングが施されることで、サイドウォール酸化膜１０９が形成される。一方、周辺領域Ｂでは、このとき、フィールド酸化膜１０３上にシリコン酸化膜１０５が形成された状態にある。
【０００６】
次に、図２０に示すように、シリコン酸化膜１０５上にポリシリコン膜１１０（または、アモルファスシリコン膜）が形成される。そのポリシリコン膜１１０に砒素が注入される。次に、図２１に示すように、所定のエッチングを施すことにより素子形成領域Ａではエミッタ引出し電極１１０ａが形成され、周辺領域Ｂでは抵抗素子１１０ｂが形成される。その後、エミッタ引出し電極１１０ａおよび抵抗素子１１０ｂを覆うように層間シリコン酸化膜１１１が形成される。
【０００７】
さらに、熱処理を施すことにより、注入された所定の不純物が拡散されて真性ベース拡散層１１２が形成される。また、同時にエミッタ引出し電極１１０ａ中に注入された砒素が半導体基板１０１へ拡散されてエミッタ拡散層１１３が形成される。さらに、抵抗素子１１０ｂが活性化される。
【０００８】
次に、図２２に示すように、層間シリコン酸化膜１１１に所定のエッチングを施すことにより、所定のコンタクトホール１１１ａ〜１１１ｅがそれぞれ形成される。次に、図２３に示すように、素子形成領域Ａではコンタクトホール１１１ａ〜１１１ｃ内に、コレクタ電極１１７、エミッタ電極１１６およびベース電極１１５がそれぞれ形成される。周辺領域Ｂでは、抵抗素子１１０ｂに接続される電極１１８が形成される。このようにして、バイポーラトランジスタを有する半導体装置が形成される。
【０００９】
【発明が解決しようとする課題】
上述したように、従来のバイポーラトランジスタを備えた半導体装置の製造方法では、エミッタ引出し電極１１０ａと抵抗素子１１０ｂは同じポリシリコン膜１１０から形成される。ポリシリコン膜１１０は多くの結晶が集合することによって形成された膜であり、各結晶はグレイン（結晶粒）と呼ばれる。
【００１０】
ポリシリコン膜１１０に注入された砒素等の不純物は、グレインとグレインとの間のグレインバウンダリ（結晶粒界）に沿って拡散がより進行する。
【００１１】
近年、半導体装置の微細化に伴いエミッタ拡散層１１３を形成するために露出させる半導体基板１０１の領域が狭くなって、図２４に示すように、その領域内に位置するグレインの数が少なくなる。グレインの数が少なくなるということは、その領域内に位置する、または、接触するグレインバウンダリも少なくなる。
【００１２】
さらに、微細化に伴って、熱処理の低温化あるいは熱処理時間の短縮が行なわれて、不純物の拡散も行なわれにくくなる。
【００１３】
このような結果、ポリシリコン膜１１０からエミッタ拡散層を形成するための不純物が露出した半導体基板１０１の表面から所定の深さにまで十分に拡散せずに、エミッタ拡散層１１３がより浅く形成されることになる。
【００１４】
エミッタ拡散層１１３の深さが浅いと、ベース電流のリークの増加、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等の電気的特性が悪化する問題が生じた。
【００１５】
一方、図２５に示すように、抵抗素子１１０ｂにおいては、グレインサイズのばらつきによって抵抗素子１１０ｂの抵抗値がばらついてしまい、抵抗素子１１０ｂの抵抗値の精度が悪化するという問題があった。
【００１６】
本発明は上記問題点を解決するためになされたものであり、１つの目的は、上述した電気的特性の悪化が抑制されるとともに、抵抗素子の抵抗値のばらつきが低減される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明の１つの局面における半導体装置は、第１導電型の第１不純物領域と第２導電型の第２不純物領域と絶縁膜と開口部と導電体部とを備えている。第１導電型の第１不純物領域は半導体基板の主表面に形成されている。第２導電型の第２不純物領域は、第１不純物領域によって下方と側方から取囲まれるように、第１不純物領域の表面に形成されている。絶縁膜は、第１不純物領域および第２不純物領域を覆うように半導体基板上に形成されている。開口部は絶縁膜に形成され、第２不純物領域の表面を露出する。導電体部は開口部内を含む絶縁膜上に形成され、第２不純物領域と電気的に接続されている。その導電体部は多結晶膜から形成されている。多結晶膜では、開口部の底の第２不純物領域の表面に接触する部分の結晶粒サイズは、絶縁膜の上面上に位置する部分の結晶粒サイズよりも小さい。
【００１８】
この構造によれば、導電体部に導入された所定の不純物によって半導体基板の領域に第２不純物領域が形成される場合に、不純物は導電体部をなす多結晶膜の結晶粒界から半導体基板の表面を経て形成されることになる。このとき、開口部の底に位置する部分の多結晶膜の結晶粒サイズが絶縁膜の上面に位置する結晶粒サイズよりも小さいことで、半導体基板の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。なお、この明細書でいう結晶粒サイズとは、後述するように、単位長さあたりに存在する結晶粒の数の逆数として定義される。
【００１９】
開口部は所定の幅とその所定の幅よりも長い奥行きを有して形成され、第２不純物領域の表面に接触する部分の結晶粒サイズは所定の幅よりも小さいことが好ましい。
【００２０】
これにより、開口部の底にはより多くの結晶粒界が存在することになって、多結晶膜から不純物が十分に半導体基板の領域に拡散して所望の深さの第２不純物領域が確実に形成される。
【００２１】
また、絶縁膜上に多結晶膜と同じ層から形成された抵抗素子を備え、その抵抗素子では膜厚方向に１つの結晶粒が形成されていることが好ましい。
【００２２】
これにより、抵抗素子をなす多結晶膜の結晶粒としてその大きさが比較的大きくなって、抵抗値のばらつきが低減される。
【００２３】
さらに、半導体基板の主表面に、第１不純物領域を下方と側方から取囲むように形成された第２導電型の第３不純物領域を備えていることが好ましい。
【００２４】
この場合には、第１不純物領域をベース、第２不純物領域をエミッタおよび第３不純物領域をコレクタとするバイポーラトランジスタが構成され、特にエミッタとなる第２不純物領域が所望の深さであることで、バイポーラトランジスタにおけるベース電流のリーク、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等の電気的特性の悪化が抑制される。
【００２５】
本発明の他の局面における半導体装置の製造方法の第１の方法は以下の工程を備えている。半導体基板上に第１導電型の第１不純物領域を形成する。その第１不純物領域を覆うように、半導体基板上に絶縁膜を形成する。その絶縁膜に第１不純物領域の表面を露出する開口部を形成する。露出した第１不純物領域の表面にダメージを与えることにより結晶欠陥を生じさせる。露出した第１不純物領域の表面を含む絶縁膜上に多結晶膜を形成する。多結晶膜に第２導電型の所定の不純物を導入する。多結晶膜に導入された所定の不純物を第１不純物領域の表面から内部に向かって拡散させて、第２導電型の第２不純物領域を形成する。多結晶膜に加工を施すことにより、第２不純物領域に電気的に接続される導電体部を形成する。
【００２６】
この製造方法によれば、露出した第１不純物領域（半導体基板）の表面に結晶欠陥がより多く生じることで、多結晶膜において結晶粒サイズが大きくなる条件のもとで成膜を行なっても、露出した第１不純物領域の表面近傍に形成される多結晶膜の部分では表面に生じた結晶欠陥を反映して結晶粒サイズが比較的小さくなる。結晶粒サイズが小さくなることで、第１不純物領域の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て所定の不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００２７】
具体的に結晶欠陥を生じさせる工程は、開口部を形成する際に絶縁膜に施されるエッチングによって露出した第１不純物領域の表面に結晶欠陥を生じさせること、露出した第１不純物領域の表面に不純物を注入することによって結晶欠陥を生じさせること、あるいは、露出した第１不純物領域の表面をプラズマの雰囲気に晒すことによって結晶欠陥を生じさせることを含んでいることが好ましい。
【００２８】
このような処理を施すことによって、第１不純物領域（半導体基板）の表面に比較的容易に結晶欠陥が生じる。
【００２９】
本発明の他の局面における半導体装置の製造方法の第２の方法は以下の工程を備えている。半導体基板上に第１導電型の第１不純物領域を形成する。その第１不純物領域を覆うように、半導体基板上に絶縁膜を形成する。その絶縁膜に第１不純物領域の表面を露出する開口部を形成する。開口部内を含む絶縁膜上に多結晶膜を形成する。その多結晶膜に第２導電型の所定の不純物を導入する。多結晶膜の上方から結晶粒の成長を促進するための促進不純物を多結晶膜に導入する。多結晶膜の結晶粒を成長させる。多結晶膜に導入された所定の不純物を第１不純物領域の表面から内部に向かって拡散させて、第２導電型の第２不純物領域を形成する。多結晶膜に加工を施すことにより、第２不純物領域に電気的に接続される導電体部を形成する。
【００３０】
この製造方法によれば、多結晶膜に結晶粒の成長を促進する促進不純物が導入される際に、絶縁膜の上に位置する多結晶膜の部分には促進不純物が比較的容易に導入される一方、開口部内に位置する第１不純物領域の表面に接触する部分では促進不純物はほとんど導入されない。これにより、結晶粒サイズが比較的小さくなる条件のもとで多結晶膜が形成されても、絶縁膜上に位置する多結晶膜の部分では結晶粒が成長してより大きくなるが、第１不純物領域の表面に接触する部分では結晶粒はほとんど成長しない。結晶粒がほとんど成長しないことで、第１不純物領域の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て所定の不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００３１】
具体的に、促進不純物を多結晶膜に導入する工程では、促進不純物として遷移金属が注入されることが好ましい。
【００３２】
これにより、多結晶膜の結晶粒を熱処理を加えるだけで容易に成長させることができる。
【００３３】
また、多結晶膜に加工を施すことにより絶縁膜上に抵抗素子を形成する工程を備え、導電体部を形成する工程と抵抗素子を形成する工程とは同時に行なわれることが好ましい。
【００３４】
特に、絶縁膜上に位置する多結晶膜の部分では結晶粒は比較的大きくなるため、同じ多結晶膜から同時に結晶粒の比較的小さい導電体部が形成されるとともに、結晶粒の比較的大きい抵抗素子が形成されることになる。このようにして形成された比較的大きな結晶粒を有する抵抗素子では、抵抗値のばらつきが低減される。
【００３５】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法について説明する。まず、図１に示すように、半導体基板１上にＮ−エピタキシャル層２が形成される。そのＮ−エピタキシャル層２に、素子形成領域を区画するためのフィールド酸化膜３が形成される。
【００３６】
次に、半導体基板１上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚約１００〜４００ｎｍ（１０００〜４０００Å）のポリシリコン膜（図示せず）が形成される。その後図２に示すように、外部ベース拡散層となる所定の不純物、たとえばボロン（Ｂ）または二弗化ボロン（ＢＦ２）が、注入エネルギ２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１４〜１×１０１６／ｃｍ２の条件のもとで、そのポリシリコン膜に注入される。そのポリシリコン膜に所定のエッチングを施すことにより、外部ベース引出し電極４が形成される。
【００３７】
次に、図３に示すように、外部ベース引出し電極４を覆うように半導体基板１上に、たとえばＣＶＤ法により膜厚約１００〜４００ｎｍ（１０００〜４０００Å）のシリコン酸化膜５が形成される。
【００３８】
次に、図４に示すように、シリコン酸化膜５上に所定のレジストパターン６が形成される。レジストパターン６をマスクとしてシリコン酸化膜５および外部ベース電極４に異方性エッチングを施すことにより、ベース領域となる開口部２１が形成される。
【００３９】
次に、図５に示すように、たとえば温度８００〜９００℃のもとで約１時間酸化処理を施すことにより、外部ベース電極４に注入されたボロン等が半導体基板１の表面から内部に向かって拡散して外部ベース拡散層７が形成される。なお、このとき、露出した半導体基板１の表面等には比較的薄いシリコン酸化膜８が形成される。
【００４０】
次に、たとえばボロン（Ｂ）または二弗化ボロン（ＢＦ２）が、注入エネルギ２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１３〜１×１０１５／ｃｍ２の条件のもとで、半導体基板１に注入される。この注入はリンクベース注入として、外部ベース拡散層７と後で形成される真性ベース拡散層とを繋ぐ。
【００４１】
その後、シリコン酸化膜５上に、たとえばＣＶＤ法により膜厚約１００〜５００ｎｍ（１０００〜５０００Å）のシリコン酸化膜（図示せず）が形成される。酸化膜エッチング装置を用い、比較的大きなパワー、たとえば３００〜１０００Ｗの条件のもとでそのシリコン酸化膜に異方性エッチング（エッチバック）を施すことにより半導体基板１の表面を露出させて、図６に示すように、サイドウォール酸化膜９が形成される。このようにして、エミッタ開口２２として半導体基板１の表面が露出される。
【００４２】
次に、図７に示すように、真性ベース拡散層を形成するための不純物、たとえばボロン（Ｂ）または二弗化ボロン（ＢＦ２）が、注入エネルギ２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１４〜１×１０１６／ｃｍ２の条件のもとで、真性ベース注入として半導体基板１に注入される。
【００４３】
次に、真性ベース拡散層をなす不純物の導電型とは逆導電型の不純物、たとえばアンチモン（Ｓｂ）、砒素（Ａｓ）または窒素（Ｎ）等が、比較的低い注入エネルギ５ＫｅＶ〜１５ＫｅＶと、比較的低いドーズ量１×１０１１〜１×１０１３／ｃｍ２の条件のもとで、半導体基板１に注入される。
【００４４】
さらに、レジスト除去等に使用されるプラズマ処理装置を用い、たとえば８００〜１５００Ｗの比較的大きなパワー条件のもとで、露出している半導体基板１の表面にプラズマが照射される。
【００４５】
このような注入処理、エッチング処理およびプラズマ処理が施されることによって、露出している半導体基板１の表面にはダメージが与えられてより多くの結晶欠陥が生じることになる。
【００４６】
次に、図８に示すように、ＣＶＤ法により膜厚に対してグレインサイズの大きさがより大きくなる条件、たとえば比較的低い温度４００〜６５０℃のもとで膜厚約１００〜４００ｎｍ（１０００〜４０００Å）のポリシリコン膜１０（またはアモルファスシリコン膜）がシリコン酸化膜５上に形成される。
【００４７】
このとき、露出している半導体基板１の表面の近傍に位置するポリシリコン膜１０の部分では、表面に生じた結晶欠陥を反映してグレインサイズが比較的小さくなる。
【００４８】
なお、この部分におけるグレンインサイズは、実施の形態２において説明するように、露出した半導体基板１の表面のサイズ（エミッタサイズ）の寸法の短い方よりも小さいことが望ましい。
【００４９】
一方、シリコン酸化膜５上に位置するポリシリコン膜１０の部分では、結晶欠陥の影響を受けずにグレインサイズは比較的大きくなる。また、周辺領域Ｂに位置するポリシリコン膜１０の部分においても、結晶欠陥の影響を受けないためグレインサイズは比較的大きくなる。特にこれら部分では、膜厚方向に対して１つのグレインが形成されていることが望ましい。
【００５０】
ここで、この明細書におけるグレインサイズは平均のグレインサイズとして次のように定義される。グレインが形成されたポリシリコン膜の表面の情報（たとえば、電子顕微鏡写真等）に基づき、まず、適当な長さの直線上に位置するグレインの数が求められて、その長さとグレインの数から単位長さ（たとえば長さ１μｍ）あたりに存在する平均のグレイン数が求められる。その平均のグレイン数の逆数を算出することで、そのポリシリコン膜における平均のグレインサイズが求められる。
【００５１】
その後、エミッタ拡散層となる所定の不純物、たとえば砒素（Ａｓ）またはリン（Ｐ）が、注入エネルギ３０ＫｅＶ〜６０ＫｅＶ、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の条件のもとで、エミッタ注入としてポリシリコン膜１０に注入される。
【００５２】
図９に示すように、そのポリシリコン膜１０に所定のパターニングを施すことにより、素子形成領域Ａではエミッタ引出し電極１０ａが形成され、周辺領域Ｂでは抵抗素子１０ｂが形成される。
【００５３】
そのエミッタ引出し電極１０ａおよび抵抗素子１０ｂを覆うように、ＣＶＤ法により膜厚約３００〜１０００ｎｍ（３０００〜１００００Å）の層間シリコン酸化膜１１が形成される。
【００５４】
次に、たとえば温度８００〜９００℃のもとで約１時間の熱処理を施すことにより、素子形成領域Ａでは、真性ベース注入として注入されたボロン等が拡散して真性ベース拡散層１２が形成される。また、リンクベース注入として注入されたボロン等が拡散してリンクベース拡散層１４が形成されて、外部ベース拡散層７と真性ベース拡散層１２とが繋がれる。さらに、エミッタ注入として注入された砒素が拡散してエミッタ拡散層１３が形成される。
【００５５】
周辺領域Ｂでは、エミッタ注入として抵抗素子１０ｂに注入された砒素が、導電に寄与する状態（活性化状態）になる。
【００５６】
次に、図１０に示すように、層間シリコン酸化膜１１に所定のエッチングを施すことにより、所定のコンタクトホール１１ａ〜１１ｅがそれぞれ形成される。次に、図１１に示すように、コンタクトホール１１ａ〜１１ｅを埋めるように、たとえばスパッタ法によりアルミニウム膜（図示せず）が形成される。
【００５７】
そのアルミニウム膜に所定のパターニングを施すことにより、素子形成領域Ａでは、コンタクトホール１１ａ内にＮ−エピタキシャル層２に接続されるコレクタ電極１７が形成され、コンタクトホール１１ｂ内にエミッタ引出し電極１０ａに接続されるエミッタ電極１６が形成され、コンタクトホール１１ｃ内に外部ベース引出し電極４に接続されるベース電極１５が形成される。
【００５８】
周辺領域Ｂでは、抵抗素子１０ｂに接続される電極１８が形成される。このようにして、素子形成領域ＡにバイポーラトランジスタＴが形成された半導体装置が得られる。
【００５９】
上述した製造方法によれば、図７に示す工程において施される注入処理、エッチング処理およびプラズマ処理によって、露出した半導体基板１の表面にダメージが与えられて結晶欠陥がより多く生じることになる。
【００６０】
そのため、この後形成されるポリシリコン膜１０においてグレインサイズが大きくなる条件のもとで成膜を行なっても、図１２に示すように、露出した半導体基板１の表面近傍に形成されるポリシリコン膜１０の部分では表面に生じた結晶欠陥を反映してグレインサイズが比較的小さくなる。
【００６１】
一方、シリコン酸化膜５上に位置するポリシリコン膜１０の部分および周辺領域Ｂに位置するポリシリコン膜１０の部分（図１１参照）では結晶欠陥の影響を受けないため、そのグレインサイズは表面近傍に位置するポリシリコン膜１０の部分のグレインサイズよりも十分に大きくなる。
【００６２】
これにより、露出した半導体基板１の表面に接触するグレインの数が従来の半導体装置の場合よりも多くなり、その表面に接触するグレインバウンダリも多くなる。その結果、ポリシリコン膜１０からエミッタ拡散層１３を形成するための不純物が半導体基板の表面を経て所定の深さにまで十分に拡散し、所望の深さを有するエミッタ拡散層１３が形成されることになる。そして、所望の深さを有するエミッタ拡散層１３が形成されることで、バイポーラトランジスタを有する半導体装置におけるベース電流のリーク、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等が抑制される。
【００６３】
一方、シリコン酸化膜５上に位置するポリシリコン膜１０の部分ではグレインサイズは比較的大きく、この部分から形成される抵抗素子１０ｂでは抵抗値のばらつきが低減して精度の高い抵抗素子１０ｂが形成されることになる。
【００６４】
このように、エミッタ引出し電極１０ａに要求されるグレインサイズの条件と、抵抗素子１０ｂに要求されるグレインサイズの条件とは相反しているが、ポリシリコン膜１０を形成する際に結晶欠陥を利用して部分的にグレインサイズを変えることにより、エミッタ引出し電極１０ａと抵抗素子１０ｂとにそれぞれ要求されるグレインサイズの条件の最適化を図ることができる。
【００６５】
実施の形態２
本発明の実施の形態２に係る半導体装置の製造方法について説明する。まず実施の形態１において説明した図１から図６に示す工程を経た後、図１３に示すように、ＣＶＤ法により、たとえば比較的高い温度６００〜８００℃のもとで膜厚約１００〜４００ｎｍ（１０００〜４０００Å）のポリシリコン膜１０（またはアモルファスシリコン膜）がシリコン酸化膜５上に形成される。
【００６６】
この成膜条件は、ポリシリコン膜１０のグレインサイズが比較的小さくなる条件であり、サイドウォール酸化膜９を形成する工程（図６参照）において露出した半導体基板１の表面に対して、グレインサイズが小さくなることが望ましい。
【００６７】
この露出した半導体基板１の領域の表面から不純物が拡散することでエミッタ拡散層が形成されることから、この領域の大きさはエミッタサイズと呼ばれる。この場合には、図１４に示すように、エミッタサイズは幅Ｗ×奥行きＬとして定義される。グレインサイズとしては、このエミッタサイズのうち寸法の短い方の幅Ｗよりも小さいことが望ましい。
【００６８】
その後、図１５に示すように、エミッタ拡散層となる所定の不純物、たとえば砒素（Ａｓ）またはリン（Ｐ）が、注入エネルギ３０ＫｅＶ〜６０ＫｅＶ、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の条件のもとで、ポリシリコン膜１０に注入される。
【００６９】
次に、グレインの成長を促進するための所定の不純物として、たとえばニッケル（Ｎｉ）が、注入エネルギ５ＫｅＶ〜３０ＫｅＶ、ドーズ量１×１０１２〜１×１０１６／ｃｍ２の条件のもとで、ポリシリコン膜１０に注入される。このとき、シリコン酸化膜５上に位置するポリシリコン膜１０の部分には、十分にニッケルが注入される。一方、サイドウォール酸化膜９の下部付近に位置するポリシリコン膜１０の部分は段差の下部に位置するため、ニッケルはほとんど注入されないことになる。
【００７０】
図１６に示すように、そのポリシリコン膜１０に所定のパターニングを施すことにより、素子形成領域Ａではエミッタ引出し電極１０ａが形成され、周辺領域Ｂでは抵抗素子１０ｂが形成される。
【００７１】
そのエミッタ引出し電極１０ａおよび抵抗素子１０ｂを覆うように、ＣＶＤ法により膜厚約３００〜１０００ｎｍ（３０００〜１００００Å）の層間シリコン酸化膜１１が形成される。
【００７２】
次に、たとえば温度８００〜９００℃のもとで約１時間の熱処理を施すことにより、素子形成領域Ａでは、真性ベース注入として注入されたボロン等が拡散して真性ベース拡散層１２が形成される。また、エミッタ注入として注入された砒素が拡散してエミッタ拡散層１３が形成される。
【００７３】
周辺領域Ｂでは、エミッタ注入として抵抗素子１０ｂに注入された砒素が、導電に寄与する状態（活性化状態）になる。
【００７４】
そして、図１７および図１８に示すように、シリコン酸化膜５の上に位置するエミッタ引出し電極１０ａおよび抵抗素子１０ｂに対応する部分ではグレインの成長が促進されて、グレインサイズが比較的大きくなる。特にこれら部分では、膜厚方向に対して１つのグレインが形成されていることが望ましい。
【００７５】
一方、サイドウォール酸化膜９の下部付近に位置するエミッタ引出し電極１０ａの部分ではグレインの成長は促進されないため、グレインサイズは比較的小さいままである。
【００７６】
その後、実施の形態１において説明した図１０および図１１に示す工程と同様の工程を経て、素子形成領域ＡではバイポーラトランジスタＴが形成され、周辺領域Ｂでは抵抗素子１０ｂが形成された半導体装置が得られる。
【００７７】
上述した製造方法によれば、図１３に示される工程において、グレインサイズが比較的小さくなる条件のもとでポリシリコン膜１０が形成される。そのポリシリコン膜１０に対して、グレインの成長を促進するための所定の不純物として、たとえばニッケル（Ｎｉ）が注入される。
【００７８】
このとき、シリコン酸化膜５上に位置するポリシリコン膜１０の部分には、十分にニッケルが注入されて、サイドウォール酸化膜９の下部付近に位置するポリシリコン膜１０の部分には段差のためにニッケルはほとんど注入されない。
【００７９】
これにより、その後の熱処理によって、シリコン酸化膜５の上に位置するエミッタ引出し電極１０ａおよび抵抗素子１０ｂの部分ではグレインの成長が促進されて、グレインサイズが比較的大きくなる。
【００８０】
一方、サイドウォール酸化膜９の下部付近に位置するエミッタ引出し電極１０ａの部分ではグレインの成長は促進されないため、グレインサイズは比較的小さい状態のままである。
【００８１】
このことにより、エミッタ拡散層１３内に位置するグレインの数が従来の半導体装置の場合よりも多くなり、エミッタ拡散層１３に接触するグレインバウンダリも多くなる。その結果、ポリシリコン膜１０からエミッタ拡散層１３を形成するための不純物がその領域の所定の深さにまで十分に拡散して、所望の深さを有するエミッタ拡散層１３が形成されることになる。そして、所望の深さを有するエミッタ拡散層１３が形成されることで、バイポーラトランジスタを有する半導体装置におけるベース電流のリーク、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等が抑制される。
【００８２】
一方、シリコン酸化膜５上に位置するポリシリコン膜１０の部分ではグレインが成長してグレインサイズは比較的大きなり、この部分から形成される抵抗素子１０ｂでは抵抗値のばらつきが低減して精度の高い抵抗素子１０ｂが形成されることになる。
【００８３】
このように、エミッタ引出し電極１０ａに要求されるグレインサイズの条件と、抵抗素子１０ｂに要求されるグレインサイズの条件とは相反しているが、ポリシリコン膜１０を形成した後のグレインの成長を部分的に抑制することによってグレインサイズを変えることにより、エミッタ引出し電極１０ａと抵抗素子１０ｂとにそれぞれ要求されるグレインサイズの条件の最適化を図ることができる。
【００８４】
なお、上述した実施の形態では、ポリシリコン膜１０のグレインの成長を促進するための不純物としてニッケルを例に挙げて説明したが、この他に、コバルト（Ｃｏ）、鉄（Ｆｅ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、インジウム（Ｉｎ）等の遷移金属を注入してもよい。
【００８５】
また、上述した各実施の形態では、半導体装置としてバイポーラトランジスタを備えた半導体装置を例に挙げて説明したが、バイポーラトランジスタに限られず、ポリシリコン膜等の多結晶膜に導入された所定の不純物を半導体基板の一導電型の不純物領域に拡散させることにより他の導電型の不純物領域を形成する場合に広く適用することができて、所望の深さの不純物領域を形成することができる。
【００８６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８７】
【発明の効果】
本発明の１つの局面における半導体装置によれば、導電体部に導入された所定の不純物によって半導体基板の領域に第２不純物領域が形成される場合に、不純物は導電体部をなす多結晶膜の結晶粒界から半導体基板の表面を経て形成されることになる。このとき、開口部の底に位置する部分の多結晶膜の結晶粒サイズが絶縁膜の上面に位置する結晶粒サイズよりも小さいことで、半導体基板の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００８８】
開口部は所定の幅とその所定の幅よりも長い奥行きを有して形成され、第２不純物領域の表面に接触する部分の結晶粒サイズは所定の幅よりも小さいことが好ましく、これにより、開口部の底にはより多くの結晶粒界が存在することになって、多結晶膜から不純物が十分に半導体基板の領域に拡散して所望の深さの第２不純物領域が確実に形成される。
【００８９】
また、絶縁膜上に多結晶膜と同じ層から形成された抵抗素子を備え、その抵抗素子では膜厚方向に１つの結晶粒が形成されていることが好ましく、これにより、抵抗素子をなす多結晶膜の結晶粒としてその大きさが比較的大きくなって、抵抗値のばらつきが低減される。
【００９０】
さらに、半導体基板の主表面に、第１不純物領域を下方と側方から取囲むように形成された第２導電型の第３不純物領域を備えていることが好ましく、この場合には、第１不純物領域をベース、第２不純物領域をエミッタおよび第３不純物領域をコレクタとするバイポーラトランジスタが構成され、特にエミッタとなる第２不純物領域が所望の深さであることで、バイポーラトランジスタにおけるベース電流のリーク、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等の電気的特性の悪化が抑制される。
【００９１】
本発明の他の局面における半導体装置の製造方法の第１の方法によれば、露出した第１不純物領域（半導体基板）の表面に結晶欠陥がより多く生じることで、多結晶膜において結晶粒サイズが大きくなる条件のもとで成膜を行なっても、露出した第１不純物領域の表面近傍に形成される多結晶膜の部分では表面に生じた結晶欠陥を反映して結晶粒サイズが比較的小さくなる。結晶粒サイズが小さくなることで、第１不純物領域の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て所定の不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００９２】
具体的に結晶欠陥を生じさせる工程は、開口部を形成する際に絶縁膜に施されるエッチングによって露出した第１不純物領域の表面に結晶欠陥を生じさせること、露出した第１不純物領域の表面に不純物を注入することによって結晶欠陥を生じさせること、あるいは、露出した第１不純物領域の表面をプラズマの雰囲気に晒すことによって結晶欠陥を生じさせることを含んでいることが好ましく、このような処理を施すことによって、第１不純物領域（半導体基板）の表面に比較的容易に結晶欠陥が生じる。
【００９３】
本発明の他の局面における半導体装置の製造方法の第２の方法によれば、多結晶膜に結晶粒の成長を促進する促進不純物が導入される際に、絶縁膜の上に位置する多結晶膜の部分には促進不純物が比較的容易に導入される一方、開口部内に位置する第１不純物領域の表面に接触する部分では促進不純物はほとんど導入されない。これにより、結晶粒サイズが比較的小さくなる条件のもとで多結晶膜が形成されても、絶縁膜上に位置する多結晶膜の部分では結晶粒が成長してより大きくなるが、第１不純物領域の表面に接触する部分では結晶粒はほとんど成長しない。結晶粒がほとんど成長しないことで、第１不純物領域の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て所定の不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００９４】
具体的に、促進不純物を多結晶膜に導入する工程では、促進不純物として遷移金属が注入されることが好ましく、これにより、多結晶膜の結晶粒を熱処理を加えるだけで容易に成長させることができる。
【００９５】
また、多結晶膜に加工を施すことにより絶縁膜上に抵抗素子を形成する工程を備え、導電体部を形成する工程と抵抗素子を形成する工程とは同時に行なわれることが好ましく、特に、絶縁膜上に位置する多結晶膜の部分では結晶粒は比較的大きくなるため、同じ多結晶膜から結晶粒の比較的小さい導電体部が形成されるとともに、結晶粒の比較的大きい抵抗素子が形成されることになる。このようにして形成された比較的大きな結晶粒を有する抵抗素子では、抵抗値のばらつきが低減される。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、エミッタ引出し電極を示す部分拡大断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】同実施の形態において、エミッタサイズを説明するための部分断面斜視図である。
【図１５】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、エミッタ引出し電極を示す部分拡大断面図である。
【図１８】同実施の形態において、抵抗素子を示す部分拡大断面図である。
【図１９】従来の半導体装置の製造方法の一工程を示す断面図である。
【図２０】図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】従来の半導体装置において、エミッタ引出し電極を示す部分拡大断面図である。
【図２５】従来の半導体装置において、抵抗素子を示す部分拡大断面図である。
【符号の説明】
１ 半導体基板、２ Ｎ−エピタキシャル層、３ フィールド酸化膜、４ 外部ベース引出し電極、５、８ シリコン酸化膜、９ サイドウォール酸化膜、１０ ポリシリコン膜、１０ａ エミッタ引出し電極、１０ｂ 抵抗素子、１１ 層間シリコン酸化膜、１１ａ〜１１ｅ コンタクトホール、１２ 真性ベース拡散層、１３ エミッタ拡散層、１４ リンクベース拡散層、１５ ベース電極、１６ エミッタ電極、１７ コレクタ電極、２１ 開口部、２２ エミッタ開口。
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、バイポーラトランジスタと抵抗素子を備えた半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来のバイポーラトランジスタを備えた半導体装置の製造方法について説明する。図１９に示すように、フィールド酸化膜１０３によって区画された半導体基板１０１の素子形成領域Ａに外部ベース電極１０４が形成される。
【０００３】
その外部ベース電極１０４の上方から、外部ベース拡散層を形成するための所定の不純物が注入される。その後、シリコン酸化膜１０５が形成される。そのシリコン酸化膜１０５に所定のエッチングを施すことによって、ベース領域を形成するための開口部が形成される。このエッチングよって半導体基板１０１の表面が多少エッチングが施されることになる。
【０００４】
熱処理を施すことにより、外部ベース電極１０４に注入された所定の不純物が半導体基板１０１へ拡散して外部ベース拡散層１０７が形成される。このとき、露出した半導体基板１０１の表面等には比較的薄いシリコン酸化膜１０８が形成される。
【０００５】
次に真性ベース拡散層を形成するための所定の不純物が注入される。開口部を覆うようにシリコン酸化膜が形成されて異方性エッチングが施されることで、サイドウォール酸化膜１０９が形成される。一方、周辺領域Ｂでは、このとき、フィールド酸化膜１０３上にシリコン酸化膜１０５が形成された状態にある。
【０００６】
次に、図２０に示すように、シリコン酸化膜１０５上にポリシリコン膜１１０（または、アモルファスシリコン膜）が形成される。そのポリシリコン膜１１０に砒素が注入される。次に、図２１に示すように、所定のエッチングを施すことにより素子形成領域Ａではエミッタ引出し電極１１０ａが形成され、周辺領域Ｂでは抵抗素子１１０ｂが形成される。その後、エミッタ引出し電極１１０ａおよび抵抗素子１１０ｂを覆うように層間シリコン酸化膜１１１が形成される。
【０００７】
さらに、熱処理を施すことにより、注入された所定の不純物が拡散されて真性ベース拡散層１１２が形成される。また、同時にエミッタ引出し電極１１０ａ中に注入された砒素が半導体基板１０１へ拡散されてエミッタ拡散層１１３が形成される。さらに、抵抗素子１１０ｂが活性化される。
【０００８】
次に、図２２に示すように、層間シリコン酸化膜１１１に所定のエッチングを施すことにより、所定のコンタクトホール１１１ａ〜１１１ｅがそれぞれ形成される。次に、図２３に示すように、素子形成領域Ａではコンタクトホール１１１ａ〜１１１ｃ内に、コレクタ電極１１７、エミッタ電極１１６およびベース電極１１５がそれぞれ形成される。周辺領域Ｂでは、抵抗素子１１０ｂに接続される電極１１８が形成される。このようにして、バイポーラトランジスタを有する半導体装置が形成される。
【０００９】
【発明が解決しようとする課題】
上述したように、従来のバイポーラトランジスタを備えた半導体装置の製造方法では、エミッタ引出し電極１１０ａと抵抗素子１１０ｂは同じポリシリコン膜１１０から形成される。ポリシリコン膜１１０は多くの結晶が集合することによって形成された膜であり、各結晶はグレイン（結晶粒）と呼ばれる。
【００１０】
ポリシリコン膜１１０に注入された砒素等の不純物は、グレインとグレインとの間のグレインバウンダリ（結晶粒界）に沿って拡散がより進行する。
【００１１】
近年、半導体装置の微細化に伴いエミッタ拡散層１１３を形成するために露出させる半導体基板１０１の領域が狭くなって、図２４に示すように、その領域内に位置するグレインの数が少なくなる。グレインの数が少なくなるということは、その領域内に位置する、または、接触するグレインバウンダリも少なくなる。
【００１２】
さらに、微細化に伴って、熱処理の低温化あるいは熱処理時間の短縮が行なわれて、不純物の拡散も行なわれにくくなる。
【００１３】
このような結果、ポリシリコン膜１１０からエミッタ拡散層を形成するための不純物が露出した半導体基板１０１の表面から所定の深さにまで十分に拡散せずに、エミッタ拡散層１１３がより浅く形成されることになる。
【００１４】
エミッタ拡散層１１３の深さが浅いと、ベース電流のリークの増加、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等の電気的特性が悪化する問題が生じた。
【００１５】
一方、図２５に示すように、抵抗素子１１０ｂにおいては、グレインサイズのばらつきによって抵抗素子１１０ｂの抵抗値がばらついてしまい、抵抗素子１１０ｂの抵抗値の精度が悪化するという問題があった。
【００１６】
本発明は上記問題点を解決するためになされたものであり、１つの目的は、上述した電気的特性の悪化が抑制されるとともに、抵抗素子の抵抗値のばらつきが低減される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明の１つの局面における半導体装置は、第１導電型の第１不純物領域と第２導電型の第２不純物領域と絶縁膜と開口部と導電体部とを備えている。第１導電型の第１不純物領域は半導体基板の主表面に形成されている。第２導電型の第２不純物領域は、第１不純物領域によって下方と側方から取囲まれるように、第１不純物領域の表面に形成されている。絶縁膜は、第１不純物領域および第２不純物領域を覆うように半導体基板上に形成されている。開口部は絶縁膜に形成され、第２不純物領域の表面を露出する。導電体部は開口部内を含む絶縁膜上に形成され、第２不純物領域と電気的に接続されている。その導電体部は多結晶膜から形成されている。多結晶膜では、開口部の底の第２不純物領域の表面に接触する部分の結晶粒サイズは、絶縁膜の上面上に位置する部分の結晶粒サイズよりも小さい。
【００１８】
この構造によれば、導電体部に導入された所定の不純物によって半導体基板の領域に第２不純物領域が形成される場合に、不純物は導電体部をなす多結晶膜の結晶粒界から半導体基板の表面を経て形成されることになる。このとき、開口部の底に位置する部分の多結晶膜の結晶粒サイズが絶縁膜の上面に位置する結晶粒サイズよりも小さいことで、半導体基板の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。なお、この明細書でいう結晶粒サイズとは、後述するように、単位長さあたりに存在する結晶粒の数の逆数として定義される。
【００１９】
開口部は所定の幅とその所定の幅よりも長い奥行きを有して形成され、第２不純物領域の表面に接触する部分の結晶粒サイズは所定の幅よりも小さいことが好ましい。
【００２０】
これにより、開口部の底にはより多くの結晶粒界が存在することになって、多結晶膜から不純物が十分に半導体基板の領域に拡散して所望の深さの第２不純物領域が確実に形成される。
【００２１】
また、絶縁膜上に多結晶膜と同じ層から形成された抵抗素子を備え、その抵抗素子では膜厚方向に１つの結晶粒が形成されていることが好ましい。
【００２２】
これにより、抵抗素子をなす多結晶膜の結晶粒としてその大きさが比較的大きくなって、抵抗値のばらつきが低減される。
【００２３】
さらに、半導体基板の主表面に、第１不純物領域を下方と側方から取囲むように形成された第２導電型の第３不純物領域を備えていることが好ましい。
【００２４】
この場合には、第１不純物領域をベース、第２不純物領域をエミッタおよび第３不純物領域をコレクタとするバイポーラトランジスタが構成され、特にエミッタとなる第２不純物領域が所望の深さであることで、バイポーラトランジスタにおけるベース電流のリーク、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等の電気的特性の悪化が抑制される。
【００２５】
本発明の他の局面における半導体装置の製造方法の第１の方法は以下の工程を備えている。半導体基板上に第１導電型の第１不純物領域を形成する。その第１不純物領域を覆うように、半導体基板上に絶縁膜を形成する。その絶縁膜に第１不純物領域の表面を露出する開口部を形成する。露出した第１不純物領域の表面にダメージを与えることにより結晶欠陥を生じさせる。露出した第１不純物領域の表面を含む絶縁膜上に多結晶膜を形成する。多結晶膜に第２導電型の所定の不純物を導入する。多結晶膜に導入された所定の不純物を第１不純物領域の表面から内部に向かって拡散させて、第２導電型の第２不純物領域を形成する。多結晶膜に加工を施すことにより、第２不純物領域に電気的に接続される導電体部を形成する。
【００２６】
この製造方法によれば、露出した第１不純物領域（半導体基板）の表面に結晶欠陥がより多く生じることで、多結晶膜において結晶粒サイズが大きくなる条件のもとで成膜を行なっても、露出した第１不純物領域の表面近傍に形成される多結晶膜の部分では表面に生じた結晶欠陥を反映して結晶粒サイズが比較的小さくなる。結晶粒サイズが小さくなることで、第１不純物領域の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て所定の不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００２７】
具体的に結晶欠陥を生じさせる工程は、開口部を形成する際に絶縁膜に施されるエッチングによって露出した第１不純物領域の表面に結晶欠陥を生じさせること、露出した第１不純物領域の表面に不純物を注入することによって結晶欠陥を生じさせること、あるいは、露出した第１不純物領域の表面をプラズマの雰囲気に晒すことによって結晶欠陥を生じさせることを含んでいることが好ましい。
【００２８】
このような処理を施すことによって、第１不純物領域（半導体基板）の表面に比較的容易に結晶欠陥が生じる。
【００２９】
本発明の他の局面における半導体装置の製造方法の第２の方法は以下の工程を備えている。半導体基板上に第１導電型の第１不純物領域を形成する。その第１不純物領域を覆うように、半導体基板上に絶縁膜を形成する。その絶縁膜に第１不純物領域の表面を露出する開口部を形成する。開口部内を含む絶縁膜上に多結晶膜を形成する。その多結晶膜に第２導電型の所定の不純物を導入する。多結晶膜の上方から結晶粒の成長を促進するための促進不純物を多結晶膜に導入する。多結晶膜の結晶粒を成長させる。多結晶膜に導入された所定の不純物を第１不純物領域の表面から内部に向かって拡散させて、第２導電型の第２不純物領域を形成する。多結晶膜に加工を施すことにより、第２不純物領域に電気的に接続される導電体部を形成する。
【００３０】
この製造方法によれば、多結晶膜に結晶粒の成長を促進する促進不純物が導入される際に、絶縁膜の上に位置する多結晶膜の部分には促進不純物が比較的容易に導入される一方、開口部内に位置する第１不純物領域の表面に接触する部分では促進不純物はほとんど導入されない。これにより、結晶粒サイズが比較的小さくなる条件のもとで多結晶膜が形成されても、絶縁膜上に位置する多結晶膜の部分では結晶粒が成長してより大きくなるが、第１不純物領域の表面に接触する部分では結晶粒はほとんど成長しない。結晶粒がほとんど成長しないことで、第１不純物領域の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て所定の不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００３１】
具体的に、促進不純物を多結晶膜に導入する工程では、促進不純物として遷移金属が注入されることが好ましい。
【００３２】
これにより、多結晶膜の結晶粒を熱処理を加えるだけで容易に成長させることができる。
【００３３】
また、多結晶膜に加工を施すことにより絶縁膜上に抵抗素子を形成する工程を備え、導電体部を形成する工程と抵抗素子を形成する工程とは同時に行なわれることが好ましい。
【００３４】
特に、絶縁膜上に位置する多結晶膜の部分では結晶粒は比較的大きくなるため、同じ多結晶膜から同時に結晶粒の比較的小さい導電体部が形成されるとともに、結晶粒の比較的大きい抵抗素子が形成されることになる。このようにして形成された比較的大きな結晶粒を有する抵抗素子では、抵抗値のばらつきが低減される。
【００３５】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法について説明する。まず、図１に示すように、半導体基板１上にＮ−エピタキシャル層２が形成される。そのＮ−エピタキシャル層２に、素子形成領域を区画するためのフィールド酸化膜３が形成される。
【００３６】
次に、半導体基板１上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚約１００〜４００ｎｍ（１０００〜４０００Å）のポリシリコン膜（図示せず）が形成される。その後図２に示すように、外部ベース拡散層となる所定の不純物、たとえばボロン（Ｂ）または二弗化ボロン（ＢＦ２）が、注入エネルギ２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１４〜１×１０１６／ｃｍ２の条件のもとで、そのポリシリコン膜に注入される。そのポリシリコン膜に所定のエッチングを施すことにより、外部ベース引出し電極４が形成される。
【００３７】
次に、図３に示すように、外部ベース引出し電極４を覆うように半導体基板１上に、たとえばＣＶＤ法により膜厚約１００〜４００ｎｍ（１０００〜４０００Å）のシリコン酸化膜５が形成される。
【００３８】
次に、図４に示すように、シリコン酸化膜５上に所定のレジストパターン６が形成される。レジストパターン６をマスクとしてシリコン酸化膜５および外部ベース電極４に異方性エッチングを施すことにより、ベース領域となる開口部２１が形成される。
【００３９】
次に、図５に示すように、たとえば温度８００〜９００℃のもとで約１時間酸化処理を施すことにより、外部ベース電極４に注入されたボロン等が半導体基板１の表面から内部に向かって拡散して外部ベース拡散層７が形成される。なお、このとき、露出した半導体基板１の表面等には比較的薄いシリコン酸化膜８が形成される。
【００４０】
次に、たとえばボロン（Ｂ）または二弗化ボロン（ＢＦ２）が、注入エネルギ２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１３〜１×１０１５／ｃｍ２の条件のもとで、半導体基板１に注入される。この注入はリンクベース注入として、外部ベース拡散層７と後で形成される真性ベース拡散層とを繋ぐ。
【００４１】
その後、シリコン酸化膜５上に、たとえばＣＶＤ法により膜厚約１００〜５００ｎｍ（１０００〜５０００Å）のシリコン酸化膜（図示せず）が形成される。酸化膜エッチング装置を用い、比較的大きなパワー、たとえば３００〜１０００Ｗの条件のもとでそのシリコン酸化膜に異方性エッチング（エッチバック）を施すことにより半導体基板１の表面を露出させて、図６に示すように、サイドウォール酸化膜９が形成される。このようにして、エミッタ開口２２として半導体基板１の表面が露出される。
【００４２】
次に、図７に示すように、真性ベース拡散層を形成するための不純物、たとえばボロン（Ｂ）または二弗化ボロン（ＢＦ２）が、注入エネルギ２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１４〜１×１０１６／ｃｍ２の条件のもとで、真性ベース注入として半導体基板１に注入される。
【００４３】
次に、真性ベース拡散層をなす不純物の導電型とは逆導電型の不純物、たとえばアンチモン（Ｓｂ）、砒素（Ａｓ）または窒素（Ｎ）等が、比較的低い注入エネルギ５ＫｅＶ〜１５ＫｅＶと、比較的低いドーズ量１×１０１１〜１×１０１３／ｃｍ２の条件のもとで、半導体基板１に注入される。
【００４４】
さらに、レジスト除去等に使用されるプラズマ処理装置を用い、たとえば８００〜１５００Ｗの比較的大きなパワー条件のもとで、露出している半導体基板１の表面にプラズマが照射される。
【００４５】
このような注入処理、エッチング処理およびプラズマ処理が施されることによって、露出している半導体基板１の表面にはダメージが与えられてより多くの結晶欠陥が生じることになる。
【００４６】
次に、図８に示すように、ＣＶＤ法により膜厚に対してグレインサイズの大きさがより大きくなる条件、たとえば比較的低い温度４００〜６５０℃のもとで膜厚約１００〜４００ｎｍ（１０００〜４０００Å）のポリシリコン膜１０（またはアモルファスシリコン膜）がシリコン酸化膜５上に形成される。
【００４７】
このとき、露出している半導体基板１の表面の近傍に位置するポリシリコン膜１０の部分では、表面に生じた結晶欠陥を反映してグレインサイズが比較的小さくなる。
【００４８】
なお、この部分におけるグレンインサイズは、実施の形態２において説明するように、露出した半導体基板１の表面のサイズ（エミッタサイズ）の寸法の短い方よりも小さいことが望ましい。
【００４９】
一方、シリコン酸化膜５上に位置するポリシリコン膜１０の部分では、結晶欠陥の影響を受けずにグレインサイズは比較的大きくなる。また、周辺領域Ｂに位置するポリシリコン膜１０の部分においても、結晶欠陥の影響を受けないためグレインサイズは比較的大きくなる。特にこれら部分では、膜厚方向に対して１つのグレインが形成されていることが望ましい。
【００５０】
ここで、この明細書におけるグレインサイズは平均のグレインサイズとして次のように定義される。グレインが形成されたポリシリコン膜の表面の情報（たとえば、電子顕微鏡写真等）に基づき、まず、適当な長さの直線上に位置するグレインの数が求められて、その長さとグレインの数から単位長さ（たとえば長さ１μｍ）あたりに存在する平均のグレイン数が求められる。その平均のグレイン数の逆数を算出することで、そのポリシリコン膜における平均のグレインサイズが求められる。
【００５１】
その後、エミッタ拡散層となる所定の不純物、たとえば砒素（Ａｓ）またはリン（Ｐ）が、注入エネルギ３０ＫｅＶ〜６０ＫｅＶ、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の条件のもとで、エミッタ注入としてポリシリコン膜１０に注入される。
【００５２】
図９に示すように、そのポリシリコン膜１０に所定のパターニングを施すことにより、素子形成領域Ａではエミッタ引出し電極１０ａが形成され、周辺領域Ｂでは抵抗素子１０ｂが形成される。
【００５３】
そのエミッタ引出し電極１０ａおよび抵抗素子１０ｂを覆うように、ＣＶＤ法により膜厚約３００〜１０００ｎｍ（３０００〜１００００Å）の層間シリコン酸化膜１１が形成される。
【００５４】
次に、たとえば温度８００〜９００℃のもとで約１時間の熱処理を施すことにより、素子形成領域Ａでは、真性ベース注入として注入されたボロン等が拡散して真性ベース拡散層１２が形成される。また、リンクベース注入として注入されたボロン等が拡散してリンクベース拡散層１４が形成されて、外部ベース拡散層７と真性ベース拡散層１２とが繋がれる。さらに、エミッタ注入として注入された砒素が拡散してエミッタ拡散層１３が形成される。
【００５５】
周辺領域Ｂでは、エミッタ注入として抵抗素子１０ｂに注入された砒素が、導電に寄与する状態（活性化状態）になる。
【００５６】
次に、図１０に示すように、層間シリコン酸化膜１１に所定のエッチングを施すことにより、所定のコンタクトホール１１ａ〜１１ｅがそれぞれ形成される。次に、図１１に示すように、コンタクトホール１１ａ〜１１ｅを埋めるように、たとえばスパッタ法によりアルミニウム膜（図示せず）が形成される。
【００５７】
そのアルミニウム膜に所定のパターニングを施すことにより、素子形成領域Ａでは、コンタクトホール１１ａ内にＮ−エピタキシャル層２に接続されるコレクタ電極１７が形成され、コンタクトホール１１ｂ内にエミッタ引出し電極１０ａに接続されるエミッタ電極１６が形成され、コンタクトホール１１ｃ内に外部ベース引出し電極４に接続されるベース電極１５が形成される。
【００５８】
周辺領域Ｂでは、抵抗素子１０ｂに接続される電極１８が形成される。このようにして、素子形成領域ＡにバイポーラトランジスタＴが形成された半導体装置が得られる。
【００５９】
上述した製造方法によれば、図７に示す工程において施される注入処理、エッチング処理およびプラズマ処理によって、露出した半導体基板１の表面にダメージが与えられて結晶欠陥がより多く生じることになる。
【００６０】
そのため、この後形成されるポリシリコン膜１０においてグレインサイズが大きくなる条件のもとで成膜を行なっても、図１２に示すように、露出した半導体基板１の表面近傍に形成されるポリシリコン膜１０の部分では表面に生じた結晶欠陥を反映してグレインサイズが比較的小さくなる。
【００６１】
一方、シリコン酸化膜５上に位置するポリシリコン膜１０の部分および周辺領域Ｂに位置するポリシリコン膜１０の部分（図１１参照）では結晶欠陥の影響を受けないため、そのグレインサイズは表面近傍に位置するポリシリコン膜１０の部分のグレインサイズよりも十分に大きくなる。
【００６２】
これにより、露出した半導体基板１の表面に接触するグレインの数が従来の半導体装置の場合よりも多くなり、その表面に接触するグレインバウンダリも多くなる。その結果、ポリシリコン膜１０からエミッタ拡散層１３を形成するための不純物が半導体基板の表面を経て所定の深さにまで十分に拡散し、所望の深さを有するエミッタ拡散層１３が形成されることになる。そして、所望の深さを有するエミッタ拡散層１３が形成されることで、バイポーラトランジスタを有する半導体装置におけるベース電流のリーク、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等が抑制される。
【００６３】
一方、シリコン酸化膜５上に位置するポリシリコン膜１０の部分ではグレインサイズは比較的大きく、この部分から形成される抵抗素子１０ｂでは抵抗値のばらつきが低減して精度の高い抵抗素子１０ｂが形成されることになる。
【００６４】
このように、エミッタ引出し電極１０ａに要求されるグレインサイズの条件と、抵抗素子１０ｂに要求されるグレインサイズの条件とは相反しているが、ポリシリコン膜１０を形成する際に結晶欠陥を利用して部分的にグレインサイズを変えることにより、エミッタ引出し電極１０ａと抵抗素子１０ｂとにそれぞれ要求されるグレインサイズの条件の最適化を図ることができる。
【００６５】
実施の形態２
本発明の実施の形態２に係る半導体装置の製造方法について説明する。まず実施の形態１において説明した図１から図６に示す工程を経た後、図１３に示すように、ＣＶＤ法により、たとえば比較的高い温度６００〜８００℃のもとで膜厚約１００〜４００ｎｍ（１０００〜４０００Å）のポリシリコン膜１０（またはアモルファスシリコン膜）がシリコン酸化膜５上に形成される。
【００６６】
この成膜条件は、ポリシリコン膜１０のグレインサイズが比較的小さくなる条件であり、サイドウォール酸化膜９を形成する工程（図６参照）において露出した半導体基板１の表面に対して、グレインサイズが小さくなることが望ましい。
【００６７】
この露出した半導体基板１の領域の表面から不純物が拡散することでエミッタ拡散層が形成されることから、この領域の大きさはエミッタサイズと呼ばれる。この場合には、図１４に示すように、エミッタサイズは幅Ｗ×奥行きＬとして定義される。グレインサイズとしては、このエミッタサイズのうち寸法の短い方の幅Ｗよりも小さいことが望ましい。
【００６８】
その後、図１５に示すように、エミッタ拡散層となる所定の不純物、たとえば砒素（Ａｓ）またはリン（Ｐ）が、注入エネルギ３０ＫｅＶ〜６０ＫｅＶ、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の条件のもとで、ポリシリコン膜１０に注入される。
【００６９】
次に、グレインの成長を促進するための所定の不純物として、たとえばニッケル（Ｎｉ）が、注入エネルギ５ＫｅＶ〜３０ＫｅＶ、ドーズ量１×１０１２〜１×１０１６／ｃｍ２の条件のもとで、ポリシリコン膜１０に注入される。このとき、シリコン酸化膜５上に位置するポリシリコン膜１０の部分には、十分にニッケルが注入される。一方、サイドウォール酸化膜９の下部付近に位置するポリシリコン膜１０の部分は段差の下部に位置するため、ニッケルはほとんど注入されないことになる。
【００７０】
図１６に示すように、そのポリシリコン膜１０に所定のパターニングを施すことにより、素子形成領域Ａではエミッタ引出し電極１０ａが形成され、周辺領域Ｂでは抵抗素子１０ｂが形成される。
【００７１】
そのエミッタ引出し電極１０ａおよび抵抗素子１０ｂを覆うように、ＣＶＤ法により膜厚約３００〜１０００ｎｍ（３０００〜１００００Å）の層間シリコン酸化膜１１が形成される。
【００７２】
次に、たとえば温度８００〜９００℃のもとで約１時間の熱処理を施すことにより、素子形成領域Ａでは、真性ベース注入として注入されたボロン等が拡散して真性ベース拡散層１２が形成される。また、エミッタ注入として注入された砒素が拡散してエミッタ拡散層１３が形成される。
【００７３】
周辺領域Ｂでは、エミッタ注入として抵抗素子１０ｂに注入された砒素が、導電に寄与する状態（活性化状態）になる。
【００７４】
そして、図１７および図１８に示すように、シリコン酸化膜５の上に位置するエミッタ引出し電極１０ａおよび抵抗素子１０ｂに対応する部分ではグレインの成長が促進されて、グレインサイズが比較的大きくなる。特にこれら部分では、膜厚方向に対して１つのグレインが形成されていることが望ましい。
【００７５】
一方、サイドウォール酸化膜９の下部付近に位置するエミッタ引出し電極１０ａの部分ではグレインの成長は促進されないため、グレインサイズは比較的小さいままである。
【００７６】
その後、実施の形態１において説明した図１０および図１１に示す工程と同様の工程を経て、素子形成領域ＡではバイポーラトランジスタＴが形成され、周辺領域Ｂでは抵抗素子１０ｂが形成された半導体装置が得られる。
【００７７】
上述した製造方法によれば、図１３に示される工程において、グレインサイズが比較的小さくなる条件のもとでポリシリコン膜１０が形成される。そのポリシリコン膜１０に対して、グレインの成長を促進するための所定の不純物として、たとえばニッケル（Ｎｉ）が注入される。
【００７８】
このとき、シリコン酸化膜５上に位置するポリシリコン膜１０の部分には、十分にニッケルが注入されて、サイドウォール酸化膜９の下部付近に位置するポリシリコン膜１０の部分には段差のためにニッケルはほとんど注入されない。
【００７９】
これにより、その後の熱処理によって、シリコン酸化膜５の上に位置するエミッタ引出し電極１０ａおよび抵抗素子１０ｂの部分ではグレインの成長が促進されて、グレインサイズが比較的大きくなる。
【００８０】
一方、サイドウォール酸化膜９の下部付近に位置するエミッタ引出し電極１０ａの部分ではグレインの成長は促進されないため、グレインサイズは比較的小さい状態のままである。
【００８１】
このことにより、エミッタ拡散層１３内に位置するグレインの数が従来の半導体装置の場合よりも多くなり、エミッタ拡散層１３に接触するグレインバウンダリも多くなる。その結果、ポリシリコン膜１０からエミッタ拡散層１３を形成するための不純物がその領域の所定の深さにまで十分に拡散して、所望の深さを有するエミッタ拡散層１３が形成されることになる。そして、所望の深さを有するエミッタ拡散層１３が形成されることで、バイポーラトランジスタを有する半導体装置におけるベース電流のリーク、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等が抑制される。
【００８２】
一方、シリコン酸化膜５上に位置するポリシリコン膜１０の部分ではグレインが成長してグレインサイズは比較的大きなり、この部分から形成される抵抗素子１０ｂでは抵抗値のばらつきが低減して精度の高い抵抗素子１０ｂが形成されることになる。
【００８３】
このように、エミッタ引出し電極１０ａに要求されるグレインサイズの条件と、抵抗素子１０ｂに要求されるグレインサイズの条件とは相反しているが、ポリシリコン膜１０を形成した後のグレインの成長を部分的に抑制することによってグレインサイズを変えることにより、エミッタ引出し電極１０ａと抵抗素子１０ｂとにそれぞれ要求されるグレインサイズの条件の最適化を図ることができる。
【００８４】
なお、上述した実施の形態では、ポリシリコン膜１０のグレインの成長を促進するための不純物としてニッケルを例に挙げて説明したが、この他に、コバルト（Ｃｏ）、鉄（Ｆｅ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、インジウム（Ｉｎ）等の遷移金属を注入してもよい。
【００８５】
また、上述した各実施の形態では、半導体装置としてバイポーラトランジスタを備えた半導体装置を例に挙げて説明したが、バイポーラトランジスタに限られず、ポリシリコン膜等の多結晶膜に導入された所定の不純物を半導体基板の一導電型の不純物領域に拡散させることにより他の導電型の不純物領域を形成する場合に広く適用することができて、所望の深さの不純物領域を形成することができる。
【００８６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８７】
【発明の効果】
本発明の１つの局面における半導体装置によれば、導電体部に導入された所定の不純物によって半導体基板の領域に第２不純物領域が形成される場合に、不純物は導電体部をなす多結晶膜の結晶粒界から半導体基板の表面を経て形成されることになる。このとき、開口部の底に位置する部分の多結晶膜の結晶粒サイズが絶縁膜の上面に位置する結晶粒サイズよりも小さいことで、半導体基板の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００８８】
開口部は所定の幅とその所定の幅よりも長い奥行きを有して形成され、第２不純物領域の表面に接触する部分の結晶粒サイズは所定の幅よりも小さいことが好ましく、これにより、開口部の底にはより多くの結晶粒界が存在することになって、多結晶膜から不純物が十分に半導体基板の領域に拡散して所望の深さの第２不純物領域が確実に形成される。
【００８９】
また、絶縁膜上に多結晶膜と同じ層から形成された抵抗素子を備え、その抵抗素子では膜厚方向に１つの結晶粒が形成されていることが好ましく、これにより、抵抗素子をなす多結晶膜の結晶粒としてその大きさが比較的大きくなって、抵抗値のばらつきが低減される。
【００９０】
さらに、半導体基板の主表面に、第１不純物領域を下方と側方から取囲むように形成された第２導電型の第３不純物領域を備えていることが好ましく、この場合には、第１不純物領域をベース、第２不純物領域をエミッタおよび第３不純物領域をコレクタとするバイポーラトランジスタが構成され、特にエミッタとなる第２不純物領域が所望の深さであることで、バイポーラトランジスタにおけるベース電流のリーク、電流利得ｈＦＥの低減およびエミッタ・ベース間の耐圧の低下等の電気的特性の悪化が抑制される。
【００９１】
本発明の他の局面における半導体装置の製造方法の第１の方法によれば、露出した第１不純物領域（半導体基板）の表面に結晶欠陥がより多く生じることで、多結晶膜において結晶粒サイズが大きくなる条件のもとで成膜を行なっても、露出した第１不純物領域の表面近傍に形成される多結晶膜の部分では表面に生じた結晶欠陥を反映して結晶粒サイズが比較的小さくなる。結晶粒サイズが小さくなることで、第１不純物領域の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て所定の不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００９２】
具体的に結晶欠陥を生じさせる工程は、開口部を形成する際に絶縁膜に施されるエッチングによって露出した第１不純物領域の表面に結晶欠陥を生じさせること、露出した第１不純物領域の表面に不純物を注入することによって結晶欠陥を生じさせること、あるいは、露出した第１不純物領域の表面をプラズマの雰囲気に晒すことによって結晶欠陥を生じさせることを含んでいることが好ましく、このような処理を施すことによって、第１不純物領域（半導体基板）の表面に比較的容易に結晶欠陥が生じる。
【００９３】
本発明の他の局面における半導体装置の製造方法の第２の方法によれば、多結晶膜に結晶粒の成長を促進する促進不純物が導入される際に、絶縁膜の上に位置する多結晶膜の部分には促進不純物が比較的容易に導入される一方、開口部内に位置する第１不純物領域の表面に接触する部分では促進不純物はほとんど導入されない。これにより、結晶粒サイズが比較的小さくなる条件のもとで多結晶膜が形成されても、絶縁膜上に位置する多結晶膜の部分では結晶粒が成長してより大きくなるが、第１不純物領域の表面に接触する部分では結晶粒はほとんど成長しない。結晶粒がほとんど成長しないことで、第１不純物領域の表面にはより多くの結晶粒界が接触することになる。これにより、この結晶粒界から第１不純物領域の表面を経て所定の不純物が第１不純物領域内の所定の深さにまで十分に拡散して、所望の深さの第２不純物領域が形成される。その結果、第２不純物領域が浅いことに伴うリーク電流や耐圧等の電気的特性の悪化が抑制される。
【００９４】
具体的に、促進不純物を多結晶膜に導入する工程では、促進不純物として遷移金属が注入されることが好ましく、これにより、多結晶膜の結晶粒を熱処理を加えるだけで容易に成長させることができる。
【００９５】
また、多結晶膜に加工を施すことにより絶縁膜上に抵抗素子を形成する工程を備え、導電体部を形成する工程と抵抗素子を形成する工程とは同時に行なわれることが好ましく、特に、絶縁膜上に位置する多結晶膜の部分では結晶粒は比較的大きくなるため、同じ多結晶膜から結晶粒の比較的小さい導電体部が形成されるとともに、結晶粒の比較的大きい抵抗素子が形成されることになる。このようにして形成された比較的大きな結晶粒を有する抵抗素子では、抵抗値のばらつきが低減される。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、エミッタ引出し電極を示す部分拡大断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】同実施の形態において、エミッタサイズを説明するための部分断面斜視図である。
【図１５】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、エミッタ引出し電極を示す部分拡大断面図である。
【図１８】同実施の形態において、抵抗素子を示す部分拡大断面図である。
【図１９】従来の半導体装置の製造方法の一工程を示す断面図である。
【図２０】図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】従来の半導体装置において、エミッタ引出し電極を示す部分拡大断面図である。
【図２５】従来の半導体装置において、抵抗素子を示す部分拡大断面図である。
【符号の説明】
１ 半導体基板、２ Ｎ−エピタキシャル層、３ フィールド酸化膜、４ 外部ベース引出し電極、５、８ シリコン酸化膜、９ サイドウォール酸化膜、１０ ポリシリコン膜、１０ａ エミッタ引出し電極、１０ｂ 抵抗素子、１１ 層間シリコン酸化膜、１１ａ〜１１ｅ コンタクトホール、１２ 真性ベース拡散層、１３ エミッタ拡散層、１４ リンクベース拡散層、１５ ベース電極、１６ エミッタ電極、１７ コレクタ電極、２１ 開口部、２２ エミッタ開口。
Claims (11)
- 半導体基板の主表面に形成された第１導電型の第１不純物領域と、
前記第１不純物領域によって下方と側方から取囲まれるように、前記第１不純物領域の表面に形成された第２導電型の第２不純物領域と、
前記第１不純物領域および前記第２不純物領域を覆うように前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成され、前記第２不純物領域の表面を露出する開口部と、
前記開口部内を含む前記絶縁膜上に形成され、前記第２不純物領域と電気的に接続される導電体部と
を備え、
前記導電体部は多結晶膜から形成され、
前記多結晶膜では、前記開口部の底の前記第２不純物領域の表面に接触する部分の結晶粒サイズは、前記絶縁膜の上面上に位置する部分の結晶粒サイズよりも小さい、半導体装置。 - 前記開口部は所定の幅と前記所定の幅よりも長い奥行きを有して形成され、
前記第２不純物領域の表面に接触する部分の前記結晶粒サイズは、前記所定の幅よりも小さい、請求項１記載の半導体装置。 - 前記絶縁膜上に前記多結晶膜と同じ層から形成された抵抗素子を備え、
前記抵抗素子では、膜厚方向に１つの結晶粒が形成された、請求項１または２に記載の半導体装置。 - 前記半導体基板の主表面に、前記第１不純物領域を下方と側方から取囲むように形成された第２導電型の第３不純物領域を備えた、請求項１〜３のいずれかに記載の半導体装置。
- 半導体基板上に第１導電型の第１不純物領域を形成する工程と、
前記第１不純物領域を覆うように、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に前記第１不純物領域の表面を露出する開口部を形成する工程と、
露出した前記第１不純物領域の表面にダメージを与えることにより結晶欠陥を生じさせる工程と、
露出した前記第１不純物領域の表面を含む前記絶縁膜上に多結晶膜を形成する工程と、
前記多結晶膜に第２導電型の所定の不純物を導入する工程と、
前記多結晶膜に導入された前記所定の不純物を前記第１不純物領域の表面から内部に向かって拡散させて、第２導電型の第２不純物領域を形成する工程と
前記多結晶膜に加工を施すことにより、前記第２不純物領域に電気的に接続される導電体部を形成する工程と、
を備えた、半導体装置の製造方法。 - 前記結晶欠陥を生じさせる工程は、前記開口部を形成する際に前記絶縁膜に施されるエッチングによって露出した前記第１不純物領域の表面に結晶欠陥を生じさせることを含む、請求項５記載の半導体装置の製造方法。
- 前記結晶欠陥を生じさせる工程は、露出した前記第１不純物領域の表面に不純物を注入することによって結晶欠陥を生じさせることを含む、請求項５または６に記載の半導体装置の製造方法。
- 前記結晶欠陥を生じさせる工程は、露出した前記第１不純物領域の表面をプラズマの雰囲気に晒すことによって結晶欠陥を生じさせることを含む、請求項５〜７のいずれかに記載の半導体装置の製造方法。
- 半導体基板上に第１導電型の第１不純物領域を形成する工程と、
前記第１不純物領域を覆うように、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に前記第１不純物領域の表面を露出する開口部を形成する工程と、
前記開口部内を含む前記絶縁膜上に多結晶膜を形成する工程と、
前記多結晶膜に第２導電型の所定の不純物を導入する工程と、
前記多結晶膜の上方から結晶粒の成長を促進するための促進不純物を前記多結晶膜に導入する工程と、
前記多結晶膜の結晶粒を成長させる工程と、
前記多結晶膜に導入された前記所定の不純物を前記第１不純物領域の表面から内部に向かって拡散させて、第２導電型の第２不純物領域を形成する工程と、
前記多結晶膜に加工を施すことにより、前記第２不純物領域に電気的に接続される導電体部を形成する工程と、
を備えた、半導体装置の製造方法。 - 前記促進不純物を前記多結晶膜に導入する工程では、前記促進不純物として遷移金属が注入される、請求項９記載の半導体装置の製造方法。
- 前記多結晶膜に加工を施すことにより前記絶縁膜上に抵抗素子を形成する工程を備え、
前記導電体部を形成する工程と前記抵抗素子を形成する工程とは同時に行なわれる、請求項５〜１０のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002159015A JP2004006466A (ja) | 2002-05-31 | 2002-05-31 | 半導体装置およびその製造方法 |
| US10/279,055 US6707130B2 (en) | 2002-05-31 | 2002-10-24 | Bipolar device with polycrystalline film contact and resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002159015A JP2004006466A (ja) | 2002-05-31 | 2002-05-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004006466A true JP2004006466A (ja) | 2004-01-08 |
Family
ID=29561562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002159015A Pending JP2004006466A (ja) | 2002-05-31 | 2002-05-31 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6707130B2 (ja) |
| JP (1) | JP2004006466A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103430310A (zh) * | 2010-12-20 | 2013-12-04 | 达尔捷特科半导体有限公司 | 具有提高的切换速度及提高的交叉控制及增加的输出电压的互补达林顿射极跟随器 |
| US9379175B2 (en) | 2013-12-26 | 2016-06-28 | Mediatek Inc. | Integrated circuits and fabrication methods thereof |
| US11948991B2 (en) | 2021-12-09 | 2024-04-02 | Nanya Technology Corporation | Semiconductor structure having an electrical contact |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4579600A (en) * | 1983-06-17 | 1986-04-01 | Texas Instruments Incorporated | Method of making zero temperature coefficient of resistance resistors |
| KR910005401B1 (ko) * | 1988-09-07 | 1991-07-29 | 경상현 | 비결정 실리콘을 이용한 자기정렬 트랜지스터 제조방법 |
| JP3705733B2 (ja) | 1992-04-30 | 2005-10-12 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3156878B2 (ja) | 1992-04-30 | 2001-04-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5541124A (en) * | 1993-02-28 | 1996-07-30 | Sony Corporation | Method for making bipolar transistor having double polysilicon structure |
| JP2679647B2 (ja) * | 1994-09-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
| US6051872A (en) * | 1997-02-28 | 2000-04-18 | Sanyo Electric Co., Ltd. | Semiconductor integration device and fabrication method of the same |
| US6114744A (en) * | 1997-03-14 | 2000-09-05 | Sanyo Electric Company | Semiconductor integration device and fabrication method of the same |
-
2002
- 2002-05-31 JP JP2002159015A patent/JP2004006466A/ja active Pending
- 2002-10-24 US US10/279,055 patent/US6707130B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6707130B2 (en) | 2004-03-16 |
| US20030222277A1 (en) | 2003-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2699921B2 (ja) | 半導体装置の製造方法 | |
| JP2004134719A (ja) | 半導体素子の製造方法 | |
| JPS61180482A (ja) | バイポーラトランジスタを製造する方法 | |
| JPS62237754A (ja) | 半導体集積回路装置及びその製造方法 | |
| US20090079010A1 (en) | Nickel silicide formation for semiconductor components | |
| JP2004006466A (ja) | 半導体装置およびその製造方法 | |
| JPH0521448A (ja) | 半導体装置の製造方法 | |
| TW200522263A (en) | Method for forming conductive line of semiconductor device | |
| KR100645839B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP3680417B2 (ja) | 半導体装置 | |
| JP2000307060A (ja) | 抵抗素子の製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| US20040115924A1 (en) | Method of manufacturing semiconductor device | |
| JPH11330439A (ja) | 超薄型ｓｏｉ静電気放電保護素子の形成方法 | |
| JP2004047934A (ja) | 低接触抵抗を有するプラグ装置及びその製造方法 | |
| JP4090009B2 (ja) | 半導体装置の製造方法 | |
| JPH11214620A (ja) | 半導体コンデンサおよびこれを備えた半導体装置並びにその製造方法 | |
| US7091100B2 (en) | Polysilicon bipolar transistor and method of manufacturing it | |
| RU2244985C1 (ru) | Способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JP2004022720A (ja) | 半導体装置 | |
| KR100935247B1 (ko) | 바이폴라 접합 트랜지스터의 제조방법 | |
| KR100640161B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2002043523A (ja) | 半導体装置およびその製造方法 | |
| JPH10509279A (ja) | 横型バイポーラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050519 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061031 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080819 |