DE19634178A1 - Bipolares Halbleiterbauteil und Verfahren zu dessen Herstellung - Google Patents
Bipolares Halbleiterbauteil und Verfahren zu dessen HerstellungInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 92
- 229920005591 polysilicon Polymers 0.000 claims abstract description 92
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 30
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 7
- 239000000243 solution Substances 0.000 claims abstract 3
- 125000006850 spacer group Chemical group 0.000 claims description 37
- 150000002500 ions Chemical class 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000007669 thermal treatment Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 239000012670 alkaline solution Substances 0.000 claims 2
- 230000000717 retained effect Effects 0.000 claims 1
- 238000002347 injection Methods 0.000 abstract description 18
- 239000007924 injection Substances 0.000 abstract description 18
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 239000002019 doping agent Substances 0.000 abstract description 3
- 239000002585 base Substances 0.000 abstract 2
- 239000003513 alkali Substances 0.000 abstract 1
- 238000001312 dry etching Methods 0.000 description 13
- 230000008021 deposition Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
Description
Die Erfindung betrifft ein Herstellungsverfahren eines
Halbleiterbauteils, insbesondere ein bipolares
Halbleiterbauteil und ein Verfahren zu dessen Herstellung.
Bei Halbleiterbauteilen, insbesondere bei einem bipolaren
Halbleiterbauteil, sind der Integrationsgrad und die
Betriebsgeschwindigkeitscharakteristika sehr wichtige
Faktoren. Ebenso wurden Reduktionsmöglichkeiten der Größe
und die Verbesserung der Zuverlässigkeit der Bauteile
erforscht und rege untersucht.
Besonders wurde ein bipolares Halbleiterbauteil mit einer
selbstjustierenden Doppel-Polysilicium-Emitter-Basis-
Anordnungen vorgeschlagen, um den Integrationsgrad und die
Geschwindigkeitscharakteristik zu verbessern, und das
weiterhin die Effekte aufweist, daß die parasitäre
Übergangskapazität und der parasitäre Widerstand vermindert
sind. Bei der Herstellung eines solchen bipolaren
Halbleiterbauteils mit der oben genannten Emitter-Basis-
Anordnung ist jedoch ein zusätzlicher Prozeß zum Ausbilden
einer Seitenwandabstandsschicht erforderlich, wenn ein
flachliegender Übergang und ein feines Muster auf einem
Halbleitersubstrat ausgebildet werden. Die
Seitenwandabstandsschicht wird ebenfalls durch eine gut
bekannte Trockenätztechnik, wie RIE (reaktives Ionenätzen),
ausgebildet. In diesem Fall verursacht ein solches
Trockenätzen dadurch ein schwerwiegendes Problem, daß die
Substratoberfläche des Bauteils beschädigt wird. Eines der
herkömmlichen, bipolaren Halbleiterbauteile mit der
vorstehend erwähnten Emitter-Basis-Anordnung ist in Fig. 1
dargestellt.
Das herkömmliche, bipolare Halbleiterbauteil von Fig. 1
kann durch die folgenden Verfahrensschritte hergestellt
werden. Zuerst werden ein aktiver Bereich und ein
Feldbereich auf einem Halbleitersubstrat 10 ausgebildet,
welches eine vergrabene Schicht 11 aufweist, die wiederum
als ein Kollektor wirkt. Nach dem Abscheiden einer Basis-
Polysiliciumschicht 14 auf dem Substrat 10, wird als
nächstes ein in der Technik gut bekanntes LOCOS-Verfahren
(lokale Oxidation von Silicium) durchgeführt, um den
Feldbereich zu oxidieren und um so eine Feldoxidschicht 13
auszubilden. Nach dem Ausbilden eines Emitterbereichs
mittels Trockenätzen sowie Photolithographie, wird durch
eine Fremdstoff-Ionenimplantation in Richtung des Substrats
10 ein Fremdstoff-Injektionsbereich für einen
innenliegenden Basis-Kontakt ausgebildet und eine
Oxidabstandsschicht 16 wird zwischen der Basis-
Polysiliciumschicht 14 und dem Emitter-Polysilicium 15
ausgebildet, um sie elektrisch voneinander zu isolieren.
Dann wird eine thermische Behandlung durchgeführt, um durch
Ionendiffusion des Fremdstoff-Injektionsbereichs einen
innenliegenden Basis-Kontaktbereich auszubilden und um
durch Diffusion der Ionen von der Basis-Polysiliciumschicht
14 in Richtung des Substrats 10 einen außenliegenden
Kontaktbereich 17 auszubilden.
Beim vorstehend beschriebenen, herkömmlichen Verfahren wird
die Substratoberfläche während des Trockenätzens zum
teilweisen Entfernen der Basis-Polysiliciumschicht 14 zur
Ausbildung des Emitter-Kontaktbereichs 18 unvermeidlich
beschädigt. Aufgrund einer Schädigung der
Substratoberfläche, wird folglich das durch das
herkömmliche Verfahren hergestellte, bipolare Bauteil
verschlechtert.
Zusätzlich kann beim vorstehend beschriebenen Verfahren die
Substratoberfläche schwerwiegend beschädigt werden, weil
die Oxid-Abstandsschicht zum elektrischen Isolieren des
Emitters und der Basis durch Trockenätzen ausgebildet wird,
wie z. B. RIE.
Fig. 2 ist eine vergrößerte Querschnittsansicht, die einen
Teil des Halbleiterbauteils von Fig. 1 darstellt. Wie dies
in Fig. 2 dargestellt ist, ist es schwierig die Breite Wc
des äußeren Basis-Kontaktbereichs 17 zu kontrollieren, weil
die Breite Wc des äußeren Basis-Kontaktbereichs 17, welcher
direkt mit der Basis-Polysiliciumschicht 14 in Kontakt
steht, durch den Vogelkopf (auch Vogelschnabel: seitliches
Wachstum des Oxids unter die Maske) der Feldoxidschicht 13
festgelegt wird.
Es ist daher eine Aufgabe der Erfindung ein bipolares
Halbleiterbauteil und ein Verfahren zu dessen Herstellung
vorzusehen, bei denen die Breite eines Fremdstoff-
Injektionsbereichs für einen Basiskontakt in Abhängigkeit
der Breite einer Seitenwandabstandsschicht festgelegt wird,
so daß die Größe des Fremdstoff-Injektionsbereichs
minimiert und eine Übergangskapazität darin reduziert
werden.
Ferner sollen ein bipolares Halbleiterbauteil und Verfahren
zu dessen Herstellung vorgesehen werden, bei denen die
Emitter-Elektrode und eine Basis-Elektrode selbstjustierend
ausgebildet werden und dadurch das Bauteil zu geringen
Kosten hergestellt werden kann.
Außerdem soll beim Verfahren zur Herstellung eines
bipolaren Halbleiterbauteils eine Beschädigung der
Substratoberfläche eines Elementausbildungsbereichs
verhindert werden, die durch anisotropes Trockenätzen zum
Ausbilden einer Basiselektrode durch eine Oxidschicht
verursacht werden kann, die auf einem Emitter- und einem
Basisbereich ausgebildet wird.
Zusätzlich soll beim Verfahren zur Herstellung eines
bipolaren Halbleiterbauteils eine Beschädigung der
Substratoberfläche durch Naßätzen verhindert werden, so daß
eine Verschlechterung der Bauteilcharakteristik verhindert
werden kann.
Ferner soll beim Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils eine Beschädigung der Substratoberfläche
verhindert werden, wenn ein Basis-Kontaktloch ausgebildet
wird.
Schließlich soll beim Verfahren zur Herstellung eines
bipolaren Halbleiterbauteils eine Beschädigung der
Substratoberfläche verhindert werden, so daß eine
Verschlechterung der Bauteilcharakteristik verhindert
werden kann.
Die vorstehende Aufgabe wird durch die im Anspruch 1, 17
bzw. 18 angegebenen Merkmale gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind in den
Unteransprüchen angegeben.
Die Erfindung wird nachstehend anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1 eine Querschnittsansicht, die den Aufbau eines
bipolaren Halbleiterbauteils darstellt, welches
gemäß einem herkömmlichen Verfahren hergestellt
wurde;
Fig. 2 eine vergrößerte Querschnittsansicht, die einen
Teil des bipolaren Halbleiterbauteils von Fig. 1
darstellt.
Fig. 3A bis 3J Ablaufdiagramme, die durch
aufeinanderfolgende Querschnittsdarstellungen die
Prozeßschritte eines neuen Verfahrens zum
Herstellen eines bipolaren Halbleiterbauteils
gemäß der Erfindung erläutern; und
Fig. 4 eine Querschnittsansicht, die den Aufbau eines
bipolaren Halbleiterbauteils darstellt, welches
durch das neue Verfahren der Erfindung
hergestellt wurde.
In Fig. 3A und 3B ist dargestellt, wie auf einem
Halbleitersubstrat 30 nacheinander eine Oxidschicht 32 und
eine Polysiliciumschicht 34 ausgebildet werden. Dann wird
eine strukturierte CVD- (chemische Gasphasenabscheidungs-)
Oxidschicht 36 durch Abscheiden und Strukturieren einer
CVD-Oxidschicht auf der Polysiliciumschicht 34 ausgebildet.
Nachdem eine Nitridschicht auf der Polysiliciumschicht 34
ausgebildet wurde, die die CVD-Oxidschicht 36 bedeckt, wie
dies in Fig. 3C dargestellt ist, wird als nächstes ein gut
bekannter, anisotroper Ätzprozeß durchgeführt. Dabei wird
auf beiden Seitenwänden der strukturierten CVD-Oxidschicht
36 eine Nitridabstandsschicht 38 ausgebildet. Nach der
Ausbildung der Nitridabstandsschicht 38 wird eine
thermische Oxidation durchgeführt, um auf der
Polysiliciumschicht 34 eine thermische Oxidschicht 40
aufzuwachsen, und dann wird eine Ionenimplantation
durchgeführt, um Fremdstoffionen durch die thermische
Oxidschicht 40 in die Polysiliciumschicht 34 hinein zu
injizieren. Der Fremdstoff-injizierte Teil der
Polysiliciumschicht 34 wird als eine Basis-Elektrode
verwendet.
Wie dies in Fig. 3D dargestellt ist, wird nach dem
Entfernen der Nitridabstandsschicht 38 durch selektives
Ätzen ein anisotroper Ätzprozeß durchgeführt, wobei die
CVD-Oxidschicht und die thermische Oxidschicht 40 als eine
Maske wirken, um die Polysiliciumschicht 34 selektiv zu
entfernen. Folglich werden Gräben 42 ausgebildet, um die
Polysiliciumschicht 34 in einen undotierten
Polysiliciumteil 34a und einen dotierten Polysiliciumteil
34b zu unterteilen.
Anschließend wird ein Oxidentfernungsprozeß durchgeführt,
um die thermischen Oxidschichten 40 und die CVD-Oxidschicht
36 auf der Oberfläche der Polysiliciumschicht 34 zusammen
mit der in den Gräben 42 freiliegenden Oxidschicht 32 zu
entfernen, wie dies in Fig. 3E dargestellt ist.
Wie sich den Fig. 3F und 3G entnehmen läßt, wird nach dem
Entfernen des undotierten Polysiliciumteils 34a zwischen
den Gräben 42, nacheinander eine Polysilicium-Abscheidung
und ein anisotropes Trockenätzen durchgeführt, mit dem
Ergebnis, daß eine Polysiliciumabstandsschicht 44 auf den
Seitenwänden des dotierten Polysiliciumteils 34b
ausgebildet wird, welche die Gräben 42 auffüllt. Beim
nächsten Schritt wird eine Fremdstoffionen-Injektion
durchgeführt, so daß dann die Polysiliciumabstandsschicht
44 eine Leitfähigkeit in Abhängigkeit der Ioneninjektion
aufweist.
Wie vorstehend beschrieben, kann die leitfähige
Polysiliciumabstandsschicht 44 in drei Prozeßschritten
hergestellt werden - durch die Polysiliciumabscheidung, das
anisotrope Trockenätzen und die Ioneninjektion. Die
Polysiliciumabstandsschicht kann jedoch auch durch zwei
Prozeßschritte ausgebildet werden - durch eine
Polysiliciumabscheidung, die gleichzeitig mit einer
Dotierstoffinjektion durchgeführt wird, was als "in situ-
Dotierung" bezeichnet wird, und anisotropes Trockenätzen.
Die Polysiliciumabstandsschicht 44 und der dotierte
Polysiliciumteil 34b wirken als eine Basis-Elektrode.
Beim Prozeßschritt zum Ausbilden der
Polysiliciumabstandsschicht 44 kann die Oxidschicht 32
zwischen den Gräben 42 verhindern, daß die
Substratoberfläche während des anisotropen Trockenätzens
zum Ausbilden der Basis-Elektrode beschädigt wird.
Weil, wie vorstehend beschrieben, die
Polysiliciumabstandsschicht 44 als ein Teil der Basis-
Elektrode verwendet wird und direkt auf einem Basis-
Kontaktbereich des Halbleitersubstrats ausgebildet ist,
diffundieren die Fremdstoffionen in der
Polysiliciumabstandsschicht 44 bei einer nachfolgenden
thermischen Oxidation in das darunterliegende
Halbleitersubstrat 30 hinein. Folglich wird ein Basis-
Kontaktbereich 48 ausgebildet. Weil bei diesem
Ausführungsbeispiel die Breite des Basis-Kontaktbereichs 48
durch die Breite der Polysiliciumabstandsschicht 44
festgelegt wird, kann der Basis-Kontaktbereich 48 in seiner
Größe minimiert werden, was zu einer Verminderung einer
Kontaktkapazität führt. Folglich kann die
Hochgeschwindigkeitscharakteristik des bipolaren
Halbleiterbauteils verbessert werden.
Wie dies in Fig. 3H dargestellt ist, wird nach der
Ausbildung der Polysiliciumabstandsschicht 44 die
thermische Oxidation durchgeführt, um andererseits eine
thermische Oxidschicht 46 mit einer Kontaktöffnung zur
Oxidschicht 32 auszubilden. Gleichzeitig wird während der
thermischen Oxidation durch Diffusion von Fremdstoffionen
der Abstandsschicht 44 in das Substrat 41 hinein der Basis-
Kontaktbereich 48 ausgebildet. Auch wird, falls auf der
gesamten Oberfläche des Substrats eine Nitridschicht
ausgebildet ist und durch das anisotrope Trockenätzen
selektiv entfernt wurde, eine Nitridabstandsschicht 52 auf
der Seitenwand der Oxidschicht 46 ausgebildet, wie dies in
Fig. 3H dargestellt ist. Eine Ionenimplantation, die die
Nitridabstandsschicht 52 als eine Maske verwendet, wird
durchgeführt, um einen intrinsischen Basisbereich 50 direkt
unterhalb der Oxidschicht 32 auszubilden. Der intrinsische
Basisbereich 50 wird durch Injektion von Fremdstoffionen
durch die Oxidschicht 32 in das Substrat hinein
ausgebildet. Weil die Kontaktöffnung durch die
Nitridabstandsschicht 52 weiter verkleinert wird, kann die
Breite des intrinsischen Basisbereichs 50 leicht
kontrolliert werden. Der intrinsische Basisbereich 50 weist
den gleichen Leitfähigkeitstyp wie der Basis-Kontaktbereich
48 auf.
Falls, entsprechend Fig. 3E, die durch die
Nitridabstandsschicht 52 abgegrenzte Oxidschicht 32 durch
Naßätzen selektiv entfernt wird, wird ein Emitter-
Kontaktloch 54 ausgebildet. Da das Naßätzen eingesetzt
wird, um die Oxidschicht 32 selektiv zu entfernen, kann
eine Oberflächenbeschädigung des Halbleitersubstrats 30
verhindert werden. Falls das Emitter-Kontaktloch 54 mittels
Trockenätzen ausgebildet wird, wird die Oberfläche des
Halbleitersubstrats 30 beschädigt.
Schließlich wird das Kontaktloch 54 mit einem
Polysiliciummaterial aufgefüllt, das die gesamte Oberfläche
des Substrats bedeckt, um somit eine Emitter-
Polysiliciumschicht auszubilden. Eine Ioneninjektion wird
durchgeführt, damit die Emitter-Polysiliciumschicht
leitfähig wird, und dann wird nacheinander eine
Ioneninjektion und ein gut bekanntes, selektives Ätzen an
der Emitter-Polysiliciumschicht durchgeführt, um eine
leitfähige Emitter-Elektrode 56 auszubilden, wie dies in
Fig. 3J dargestellt ist. Ebenfalls wird durch eine
thermische Behandlung ein Fremdstoff-Injektionsbereich 58
für einen Emitter-Kontakt ausgebildet. Während der
thermischen Behandlung diffundieren Fremdstoffionen der
Emitter-Elektrode 56 in den intrinsischen Basis-Bereich 50
hinein, um den Fremdstoff-injizierten Bereich 58 direkt
unterhalb der Emitter-Elektrode 56 auszubilden.
Wie vorstehend beschrieben, kann die Emitter-Elektrode 56
gemäß der drei Prozeßschritte ausgebildet werden -
Polysiliciumabscheidung, Ioneninjektion und selektives
Ätzen. Die Emitter-Elektrode 56 kann jedoch auch durch zwei
Prozeßschritte ausgebildet werden - durch eine
Polysiliciumabscheidung mit gleichzeitiger Ioneninjektion,
dies wird "in situ-Dotierung" genannt, und selektives
Ätzen.
Da, wie vorstehend beschrieben, gemäß dem
Herstellungsverfahren des bipolaren Halbleiterbauteils ein
Emitter und eine Basis selbstjustierend ohne die Verwendung
einer Maske ausgebildet werden, ist es unnötig eine
Maskenanordnung in Betracht zu ziehen. Daher ist keine
hochpräzise und teuere Halbleiterherstellungsvorrichtung
zum Strukturieren des Emitters und der Basis des bipolaren
Halbleiterbauteils notwendig.
Da ebenfalls die Breite eines Fremdstoff-Injektionsbereichs
für einen Basis-Kontakt durch die Breite einer
Abstandsschicht festgelegt ist, die aus einer dotierten
Polysiliciumschicht zusammengesetzt ist und als ein Teil
der Basis verwendet wird, kann die Größe des Fremdstoff-
Injektionsbereichs für einen Basis-Kontakt verringert
werden, so daß eine Übergangskapazität darin verringert
werden kann. Folglich weist das bipolare Halbleiterbauteil
eine für hohe Geschwindigkeiten geeignete
Betriebscharakteristik auf.
Da sich zusätzlich auf dem Emitter und der Basis eine
Oxidschicht befindet, die im durch die Abstandsschicht
abgegrenzten Bereich gelegen ist, kann die Oberfläche des
Substrats gegen eine Beschädigung geschützt werden, die
während eines anisotropen Trockenätzens auftritt, das
wiederum zum Ausbilden eines Basis-Kontakts notwendig ist.
Da weiterhin bei dem neuen Verfahren der Erfindung ein
Naßätzen verwendet werden kann, um eine auf einem
Fremdstoff-Injektionsbereich für einen Emitter-Kontakt
ausgebildete Oxidschicht selektiv zu entfernen, kann im
Vergleich zum Trockenätzen, welches zum Ausbilden eines
Fremdstoff-Injektionsbereichs für den Emitter-Kontakt
verwendet wird, eine Verschlechterung der
Bauteilcharakteristik verhindert werden.
Fig. 4 stellt den Aufbau eines bipolaren Halbleiterbauteils
dar, welches durch das neue Verfahren der Erfindung
hergestellt wurde. Das bipolare Halbleiterbauteil weist
eine Oxidschicht 32, die auf dem Halbleiterbauteil
ausgebildet ist und sich bis zu einer Feldoxidschicht 31
erstreckt; eine erste Polysiliciumschicht, die durch die
Oxidschicht 32 auf einem Emitter-Kontaktbereich hindurch
ausgebildet ist, um als eine Emitter-Elektrode 56 zu dienen;
eine zweite Polysiliciumschicht 34, die auf der
Feldoxidschicht 31 und der ersten Oxidschicht 32
ausgebildet ist, um als eine Basis-Elektrode zu dienen;
eine Abstandsschicht 44, die auf beiden Seitenwänden der
zweiten Polysiliciumschicht 34 und durch die Oxidschicht 32
hindurch ausgebildet ist; und eine isolierende Schicht 46
zum elektrischen isolieren der ersten Polysiliciumschicht
von der zweiten Polysiliciumschicht 34 auf.
Claims (21)
1. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils, das die Schritte aufweist:
nacheinander Ausbilden einer ersten Oxidschicht (32) und einer Polysiliciumschicht (34) auf einem Halbleitersubstrat;
Ausbilden einer zweiten Oxidschicht (36) mit einem gewünschten Muster auf der Polysiliciumschicht (34);
Ausbilden einer ersten Abstandsschicht (38) auf beiden Seitenwänden der zweiten Oxidschicht (36);
Ausbilden einer dritten Oxidschicht (40) auf der Polysiliciumschicht (34);
selektives Injizieren von Fremdstoffionen durch die dritte Oxidschicht (40) in die Polysiliciumschicht (34) hinein, um einen undotierten Polysiliciumteil (34a) und einen dotierten Polysiliciumteil (34b) darin auszubilden;
nach Entfernen der ersten Abstandsschicht (38), selektives Entfernen der Polysiliciumschicht (34) bis zur ersten Oxidschicht (32) durch eine Ätztechnik, die die zweite Oxidschicht (36) als eine Maske verwendet, um zwei Gräben (42) auszubilden;
Entfernen der zweiten Oxidschicht (36) und dritten Oxidschicht (40) zusammen mit einem in den Gräben freiliegenden Teil der ersten Oxidschicht (32);
selektives Entfernen der undotierten Polysiliciumschicht (34a) zwischen den zwei Gräben;
Ausbilden einer zweiten Abstandsschicht (44) auf den Seitenwänden der dotierten Polysiliciumschicht (34b);
Ausführen einer thermischen Oxidation, um eine vierte Oxidschicht (46) darauf auszubilden, die einen Teil der Oberfläche der ersten Oxidschicht (32) freiliegend läßt, und wobei gleichzeitig Fremdstoffionen der zweiten Abstandsschicht (44) in das Halbleitersubstrat (30) hinein diffundieren, um einen Basis-Kontaktbereich (48) auszubilden;
Ausbilden einer dritten Abstandsschicht (52) auf beiden Seitenwänden der vierten Oxidschicht (46);
Injizieren von Fremdstoffionen durch den freiliegenden Teil der Oberfläche der ersten Oxidschicht (32) in das Substrat (30) hinein, um einen intrinsischen Basis-Bereich (50) auszubilden;
selektives Entfernen des freiliegenden Teils der ersten Oxidschicht (32), um ein Emitter-Kontaktloch (54) auszubilden;
Ausfüllen des Emitter-Kontaktlochs mit einem Polysiliciummaterial, um eine Emitter-Elektrode (56) auszubilden; und
durch Verwendung einer thermischen Behandlung, Diffundieren von Fremdstoffionen des Polysiliciummaterials in den intrinsischen Basis-Bereich (50) hinein, um einen Emitter-Kontaktbereich auszubilden.
nacheinander Ausbilden einer ersten Oxidschicht (32) und einer Polysiliciumschicht (34) auf einem Halbleitersubstrat;
Ausbilden einer zweiten Oxidschicht (36) mit einem gewünschten Muster auf der Polysiliciumschicht (34);
Ausbilden einer ersten Abstandsschicht (38) auf beiden Seitenwänden der zweiten Oxidschicht (36);
Ausbilden einer dritten Oxidschicht (40) auf der Polysiliciumschicht (34);
selektives Injizieren von Fremdstoffionen durch die dritte Oxidschicht (40) in die Polysiliciumschicht (34) hinein, um einen undotierten Polysiliciumteil (34a) und einen dotierten Polysiliciumteil (34b) darin auszubilden;
nach Entfernen der ersten Abstandsschicht (38), selektives Entfernen der Polysiliciumschicht (34) bis zur ersten Oxidschicht (32) durch eine Ätztechnik, die die zweite Oxidschicht (36) als eine Maske verwendet, um zwei Gräben (42) auszubilden;
Entfernen der zweiten Oxidschicht (36) und dritten Oxidschicht (40) zusammen mit einem in den Gräben freiliegenden Teil der ersten Oxidschicht (32);
selektives Entfernen der undotierten Polysiliciumschicht (34a) zwischen den zwei Gräben;
Ausbilden einer zweiten Abstandsschicht (44) auf den Seitenwänden der dotierten Polysiliciumschicht (34b);
Ausführen einer thermischen Oxidation, um eine vierte Oxidschicht (46) darauf auszubilden, die einen Teil der Oberfläche der ersten Oxidschicht (32) freiliegend läßt, und wobei gleichzeitig Fremdstoffionen der zweiten Abstandsschicht (44) in das Halbleitersubstrat (30) hinein diffundieren, um einen Basis-Kontaktbereich (48) auszubilden;
Ausbilden einer dritten Abstandsschicht (52) auf beiden Seitenwänden der vierten Oxidschicht (46);
Injizieren von Fremdstoffionen durch den freiliegenden Teil der Oberfläche der ersten Oxidschicht (32) in das Substrat (30) hinein, um einen intrinsischen Basis-Bereich (50) auszubilden;
selektives Entfernen des freiliegenden Teils der ersten Oxidschicht (32), um ein Emitter-Kontaktloch (54) auszubilden;
Ausfüllen des Emitter-Kontaktlochs mit einem Polysiliciummaterial, um eine Emitter-Elektrode (56) auszubilden; und
durch Verwendung einer thermischen Behandlung, Diffundieren von Fremdstoffionen des Polysiliciummaterials in den intrinsischen Basis-Bereich (50) hinein, um einen Emitter-Kontaktbereich auszubilden.
2. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem beim Schritt
des selektiven Entfernens der undotierten
Polysiliciumschicht (34a) eine alkalische Lösung als Lösung
zum Entfernen der undotierten Polysiliciumschicht verwendet
wird.
3. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem die auf der
Polysiliciumschicht (34a) ausgebildete zweite Oxidschicht
(36) eine Oxidschicht ist, die durch eine chemische
Gasphasenabscheidung abgeschieden wird.
4. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem der Schritt
des Ausbildens der ersten Abstandsschicht (38) den Schritt
des Abscheidens einer isolierenden Schicht auf der
Polysiliciumschicht sowie der zweiten Oxidschicht (36) und
den Schritt des Entfernens der isolierenden Schicht durch
einen anisotropen Ätzprozeß aufweist, so daß die
isolierende Schicht nur auf den Seitenwänden der zweiten
Oxidschicht (36) erhalten bleibt.
5. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 4, bei dem die erste
Abstandsschicht (38) aus einer Nitridschicht hergestellt
wird.
6. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem die dritte
Oxidschicht (40) eine thermische Oxidschicht ist, welche
durch eine thermische Oxidation hergestellt wird.
7. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem der Schritt
des selektiven Entfernens der Polysiliciumschicht einen
Schritt des anisotropen Ätzens der Polysiliciumschicht
aufweist.
8. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem die zweite
Abstandsschicht (44) als ein Teil einer Basis-Elektrode
verwendet wird.
9. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1 oder 8, bei dem die
zweite Abstandsschicht (44) aus einer Polysiliciumschicht
mit einem ersten Leitfähigkeitstyp hergestellt wird.
10. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem der dotierte
Polysiliciumteil und die zweite Abstandsschicht (44) eine
Basis-Elektrode darstellen.
11. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem der Basis-
Kontaktbereich mit einem Fremdstoff eines zweiten
Leitfähigkeitstyps injiziert wird, der sich von einem
ersten Leitfähigkeitstyp unterscheidet.
12. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem der
intrinsische Basis-Bereich (50) mit einem Fremdstoff eines
zweiten Leitfähigkeitstyps injiziert wird.
13. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem die dritte
Abstandsschicht (52) eine Nitridschicht ist.
14. Verfahren zur Herstellung eines bipolaren Halbleiter
bauteils gemäß Anspruch 1, bei dem der Schritt des
selektiven Entfernens der ersten Oxidschicht den Schritt
eines Naßätzens der ersten Oxidschicht unter Verwendung der
dritten Oxidschicht (40) als eine Maske aufweist.
15. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 1, bei dem der Schritt
des Auffüllens des Polysiliciummaterials zum Ausbilden der
Emitter-Elektrode (56) die Schritte des Ausbildens einer
Polysiliciumschicht darauf und Injizieren eines Fremdstoffs
in die Polysiliciumschicht hinein aufweist, so daß die
Polysiliciumschicht leitfähig wird.
16. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils gemäß Anspruch 2, bei dem die alkalische
Lösung eine KOH-Lösung ist.
17. Verfahren zur Herstellung eines bipolaren
Halbleiterbauteils, das die Schritte aufweist:
aufeinanderfolgendes Ausbilden einer ersten Oxidschicht (32) und einer Polysiliciumschicht (34) auf einem Halbleitersubstrat (30);
Ausbilden einer zweiten Oxidschicht (36) mit einem gewünschten Muster auf der Polysiliciumschicht (34);
Ausbilden einer ersten Abstandsschicht (38) auf beiden Seitenwänden der zweiten Oxidschicht (36);
Ausbilden einer dritten Oxidschicht (40) auf der Polysiliciumschicht (34);
selektives Injizieren von Fremdstoffionen durch die dritte Oxidschicht (40) hindurch in die zweite Polysiliciumschicht (34) hinein, um darin einen undotierten Polysiliciumteil (34a) und einen dotierten Polysiliciumteil (34b) auszubilden;
nach dem Entfernen der ersten Abstandsschicht (38), selektives Entfernen der Polysiliciumschicht bis zur ersten Oxidschicht (32) durch eine Ätztechnik, die die zweite Oxidschicht (36) als eine Maske verwendet, um zwei Gräben auszubilden;
Entfernen der zweiten Oxidschicht (36) und der dritten Oxidschicht (40) zusammen mit einem in den Gräben freiliegenden Teil der ersten Oxidschicht (32);
selektives Entfernen der undotierten Polysiliciumschicht (34a) zwischen den zwei Gräben;
Ausbilden einer zweiten Abstandsschicht (44) auf den Seitenwänden auf der dotierten Polysiliciumschicht (34b);
Ausbilden einer vierten Oxidschicht (46) auf dem dotierten Polysiliciumteil (34b) und auf der zweiten Abstandsschicht (44);
Ausführen einer thermischen Behandlung, um Fremdstoffionen von der zweiten Abstandsschicht (44) in das Halbleitersubstrat (30) hinein zu injizieren und um einen Basis-Kontaktbereich (48) auszubilden;
Injizieren von Fremdstoffionen durch den freiliegenden Teil der Oberfläche der ersten Oxidschicht (32) hindurch in das Substrat (30) hinein, um einen intrinsischen Basis- Bereich (50) auszubilden;
Ausbilden einer dritten Abstandsschicht (52) auf beiden Seitenwänden der vierten Oxidschicht (46);
selektives Entfernen des freiliegenden Teils der ersten Oxidschicht (32), um ein Emitter-Kontaktloch (54) auszubilden;
Auffüllen des Emitter-Kontaktlochs mit einem Polysiliciummaterial, um eine Emitter-Elektrode (56) auszubilden; und
unter Verwendung einer thermischen Behandlung, Diffundieren von Fremdstoffionen des zweiten Polysiliciummaterials in den intrinsischen Basisbereich (50) hinein, um einen Emitter-Kontaktbereich auszubilden.
aufeinanderfolgendes Ausbilden einer ersten Oxidschicht (32) und einer Polysiliciumschicht (34) auf einem Halbleitersubstrat (30);
Ausbilden einer zweiten Oxidschicht (36) mit einem gewünschten Muster auf der Polysiliciumschicht (34);
Ausbilden einer ersten Abstandsschicht (38) auf beiden Seitenwänden der zweiten Oxidschicht (36);
Ausbilden einer dritten Oxidschicht (40) auf der Polysiliciumschicht (34);
selektives Injizieren von Fremdstoffionen durch die dritte Oxidschicht (40) hindurch in die zweite Polysiliciumschicht (34) hinein, um darin einen undotierten Polysiliciumteil (34a) und einen dotierten Polysiliciumteil (34b) auszubilden;
nach dem Entfernen der ersten Abstandsschicht (38), selektives Entfernen der Polysiliciumschicht bis zur ersten Oxidschicht (32) durch eine Ätztechnik, die die zweite Oxidschicht (36) als eine Maske verwendet, um zwei Gräben auszubilden;
Entfernen der zweiten Oxidschicht (36) und der dritten Oxidschicht (40) zusammen mit einem in den Gräben freiliegenden Teil der ersten Oxidschicht (32);
selektives Entfernen der undotierten Polysiliciumschicht (34a) zwischen den zwei Gräben;
Ausbilden einer zweiten Abstandsschicht (44) auf den Seitenwänden auf der dotierten Polysiliciumschicht (34b);
Ausbilden einer vierten Oxidschicht (46) auf dem dotierten Polysiliciumteil (34b) und auf der zweiten Abstandsschicht (44);
Ausführen einer thermischen Behandlung, um Fremdstoffionen von der zweiten Abstandsschicht (44) in das Halbleitersubstrat (30) hinein zu injizieren und um einen Basis-Kontaktbereich (48) auszubilden;
Injizieren von Fremdstoffionen durch den freiliegenden Teil der Oberfläche der ersten Oxidschicht (32) hindurch in das Substrat (30) hinein, um einen intrinsischen Basis- Bereich (50) auszubilden;
Ausbilden einer dritten Abstandsschicht (52) auf beiden Seitenwänden der vierten Oxidschicht (46);
selektives Entfernen des freiliegenden Teils der ersten Oxidschicht (32), um ein Emitter-Kontaktloch (54) auszubilden;
Auffüllen des Emitter-Kontaktlochs mit einem Polysiliciummaterial, um eine Emitter-Elektrode (56) auszubilden; und
unter Verwendung einer thermischen Behandlung, Diffundieren von Fremdstoffionen des zweiten Polysiliciummaterials in den intrinsischen Basisbereich (50) hinein, um einen Emitter-Kontaktbereich auszubilden.
18. Bipolares Halbleiterbauteil, bei dem ein Basis-
Kontaktbereich (48) eines ersten Leitfähigkeitstyps und ein
Emitter-Kontaktbereich eines zweiten Leitfähigkeitstyps,
der auf dem Basis-Kontaktbereich (48) ausgebildet ist, in
einem aktiven Bereich ausgebildet sind, der durch eine
Feldoxidschicht (31) auf einem Halbleitersubstrat
abgegrenzt wird, wobei das Bauteil aufweist:
eine Oxidschicht (32), die auf dem Halbleiterbauteil ausgebildet ist und sich bis zur Feldoxidschicht (31) erstreckt;
eine erste Polysiliciumschicht, die durch die Oxidschicht auf dem Emitter-Kontaktbereich hindurchgehend ausgebildet ist, um als eine Emitter-Elektrode (56) zu dienen;
eine zweite Polysiliciumschicht (34), die auf der Feldoxidschicht (31) und auf der ersten Oxidschicht (32) ausgebildet ist, um als eine Basis-Elektrode zu dienen;
eine Abstandsschicht (44), die auf beiden Seitenwänden der zweiten Polysiliciumschicht (34) und durch die Oxidschicht (32) hindurch ausgebildet ist; und
eine isolierende Schicht (46) zum elektrischen Isolieren der ersten Polysiliciumschicht gegen die zweite Polysiliciumschicht (34).
eine Oxidschicht (32), die auf dem Halbleiterbauteil ausgebildet ist und sich bis zur Feldoxidschicht (31) erstreckt;
eine erste Polysiliciumschicht, die durch die Oxidschicht auf dem Emitter-Kontaktbereich hindurchgehend ausgebildet ist, um als eine Emitter-Elektrode (56) zu dienen;
eine zweite Polysiliciumschicht (34), die auf der Feldoxidschicht (31) und auf der ersten Oxidschicht (32) ausgebildet ist, um als eine Basis-Elektrode zu dienen;
eine Abstandsschicht (44), die auf beiden Seitenwänden der zweiten Polysiliciumschicht (34) und durch die Oxidschicht (32) hindurch ausgebildet ist; und
eine isolierende Schicht (46) zum elektrischen Isolieren der ersten Polysiliciumschicht gegen die zweite Polysiliciumschicht (34).
19. Bipolares Halbleiterbauteil gemäß Anspruch 18, bei dem
die Abstandsschicht (44) eine leitfähige
Polysiliciumschicht ist.
20. Bipolares Halbleiterbauteil gemäß Anspruch 18 oder 19,
bei dem die isolierende Schicht (46) aus einer Oxidschicht
hergestellt ist.
21. Bipolares Halbleiterbauteil gemäß Anspruch 18 oder 19,
bei dem die isolierende Schicht (46) eine thermische
Oxidschicht und eine Nitridschicht (52), die auf beiden
Seitenwänden der thermischen Oxidschicht ausgebildet ist,
aufweist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950032835A KR100191270B1 (ko) | 1995-09-29 | 1995-09-29 | 바이폴라 반도체장치 및 그의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19634178A1 true DE19634178A1 (de) | 1997-04-03 |
DE19634178C2 DE19634178C2 (de) | 2003-07-31 |
Family
ID=19428483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19634178A Expired - Lifetime DE19634178C2 (de) | 1995-09-29 | 1996-08-23 | Verfahren zur Herstellung eines bipolaren Halbleiterbauteils |
Country Status (4)
Country | Link |
---|---|
US (1) | US5721147A (de) |
JP (1) | JPH0997799A (de) |
KR (1) | KR100191270B1 (de) |
DE (1) | DE19634178C2 (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100248504B1 (ko) * | 1997-04-01 | 2000-03-15 | 윤종용 | 바이폴라 트랜지스터 및 그의 제조 방법 |
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KR100270965B1 (ko) | 1998-11-07 | 2000-12-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
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1995
- 1995-09-29 KR KR1019950032835A patent/KR100191270B1/ko not_active IP Right Cessation
-
1996
- 1996-01-24 JP JP8010314A patent/JPH0997799A/ja active Pending
- 1996-08-23 DE DE19634178A patent/DE19634178C2/de not_active Expired - Lifetime
- 1996-09-11 US US08/712,289 patent/US5721147A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0997799A (ja) | 1997-04-08 |
KR100191270B1 (ko) | 1999-06-15 |
KR970018249A (ko) | 1997-04-30 |
US5721147A (en) | 1998-02-24 |
DE19634178C2 (de) | 2003-07-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8304 | Grant after examination procedure | ||
8364 | No opposition during term of opposition | ||
R071 | Expiry of right |