DE102004063590B4 - Verfahren zum Bilden eines Siliziumquantenpunktes und Verfahren zum Fertigen einer Halbleiterspeichervorrichtung, die denselben verwendet - Google Patents

Verfahren zum Bilden eines Siliziumquantenpunktes und Verfahren zum Fertigen einer Halbleiterspeichervorrichtung, die denselben verwendet Download PDF

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Abstract

Verfahren zum Bilden eines Siliziumquantenpunktes mit den Schritten:
aufeinanderfolgendes Bilden eines Padoxidfilms (110) und eines Opferisolationsfilms (120) auf einem Siliziumsubstrat (100),
Bilden einer Wandschicht (125), indem der Opferisolationsfilm (120) selektiv geätzt wird,
Bilden eines Spacers (135) an der seitlichen Oberfläche der Wandschicht (125),
Entfernen der Wandschicht (125),
Entfernen des Padoxidfilms (110), wobei der Spacer (135) als Maske verwendet wird,
Bilden einer Siliziumstruktur (140), indem das Siliziumsubstrat (100) bis zu einer vorbestimmten Dicke geätzt wird, wobei der Spacer (135) als Maske verwendet wird,
Bilden eines Barrierenfilms (150), um die obere Oberfläche und die seitliche Oberfläche der Siliziumstruktur (140) zu vergraben,
Anwenden eines isotropen Ätzens auf das Substrat (100), wobei der Barrierenfilm (150) als Maske verwendet wird, sodass das mit dem Barrierenfilm (150) vergrabene untere Ende der Siliziumstruktur (140) partiell geätzt wird, und
Bilden eines Gateoxidfilms (160) durch Oxidieren des isotrop geätzten Substrats...

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Fertigen eines Siliziumquantenpunktes und ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung, die denselben verwendet.
  • Es ist vorauszusehen, dass die Verwendung eines MOS-Aufbaus als grundlegende Schaltvorrichtung ihre Grenzen erreichen wird, da die Packungsdichte der Vorrichtungen zunimmt. Im Fall des MOS-Aufbaus mit einer Packungsdichte der Vorrichtung über einen 4 Gigabyte DRAM-Bereich hinaus wird ein Schaltvorgang unter Verwendung einer Gatespannung gemäß den Prinzipien der Arbeitsweise einer MOS-Vorrichtung unmöglich, da der Abstand zwischen Source und Drain zu gering wird. Mit anderen Worten ist die Integration des MOS-Aufbaus typischerweise auf einen DRAM mit ungefähr 4 Gigabyte begrenzt, weil aufgrund von Tunneln zwischen Source und Drain und durch einen Gateoxidfilm hindurch, selbst wenn keine Gatespannung angelegt ist, Fehlfunktionen der Vorrichtung auftreten. Um eine Vorrichtung der Gigabyte- oder Terabyte-Klasse zu fertigen, sollte daher eine andere Form von Vorrichtung als der gegenwärtige MOS-Aufbau angewandt werden. Die Form von Vorrichtung, die von vielen Forschungsgruppen vorgeschlagen wird, ist der SET (Single Electron Transistor oder Einzelelektronentransistor).
  • Der SET ist eine Vorrichtung, die den sogenannten Coulombblockadeeffekt anwendet, der auf Quanteneffekte zurückzuführen ist, die sich durch die Wechselwirkung zwischen Elektronen mit einer Abmessung im Nanometermaßstab zeigen, wodurch jedes weitere Tunneln von Ladungen während des Prozesses eines Tunnelns von Ladungsträgern, wie etwa Elektronen oder Löchern, durch einen Isolierfilm unterdrückt wird, so dass der einzelne Strom von diskreten Elektronen gesteuert werden kann.
  • Das Prinzip des Coulombblockadeeffekts, der durch ein SET-Tunneln hervorgerufen wird, ist wie folgt.
  • Wenn die Gesamtkapazität, die durch einen Bereich hervorgerufen wird, in den Elektronen durch Tunneln eintreten, sehr klein ist, kann ein Ladungseffekt der diskreten Elektronen beobachtet werden. Wenn eine Ladungsenergie e2/2C der diskreten Elektronenladung größer als eine Energie kBT einer thermischen Schwingung ist, keine Spannungszunahme von außen angelegt wird und die Temperatur konstant bleibt, kann ein Elektron nicht die Energie haben, die erforderlich ist, um einen Kondensator durch Tunneln aufzuladen. Dementsprechend tritt kein weiteres Tunneln auf, sobald ein Elektron geladen ist. Das heißt, sobald ein Elektron, das zuvor getunnelt hat und in einem Kondensator aufgeladen wurde, hervorruft, dass eine niedrige Spannung, die einen Pegel von zumindest einem Spannungsabfall an dem Kondensator aufweist, an das nächste Elektron angelegt wird, erreicht das nächste Elektron nicht das Energieniveau, das zum Laden durch Tunneln erforderlich ist, und somit tritt kein weiteres Tunneln auf. Dieser Effekt einer Unterdrückung eines weiteren Tunnelns aufgrund von Elektronen, die bereits getunnelt haben, wird Coulombblockadeeffekt genannt.
  • Im Allgemeinen weist der SET-Aufbau, der den Coulombblockadeeffekt zeigt, wie ein MOS-Aufbau, eine Source, einen Drain und ein Gate mit einem Kanal auf, der leitende Quantenpunkte zur Erleichterung eines diskreten Elektronenstromes besitzt. Daher besteht der Kanal aus einem isolierenden Material und den leitenden Quantenpunkten, wodurch ein Elektronenstrom durch die Verwendung eines diskreten Tunnelns erleichtert wird.
  • Um eine Nanovorrichtung unter Verwendung der Quantenpunkte zu fertigen, ist eine Technologie, die eine Ausbildung des Quantenpunktes mit den Kristalleigenschaften eines Einkristalltyps ermöglicht, und die Technologie zum Ausbilden eines feinen und gleichmäßigen Quantenpunktes erforderlich.
  • Die herkömmlichen Technologien zum Bilden der Quantenpunkte sind das Verfahren der Verwendung von Lithographie und das Verfahren der Abscheidung von SiO2, während ein hohes Siliziumverhältnis hergestellt wird, um einen Siliziumquantenpunkt zu bilden.
  • In der JP 08-288499 A ist ein Verfahren zur Herstellung einer Halbleitervorrichtung beschrieben, bei dem ein Quantendraht auf einem Substrat gebildet wird, indem eine Siliziumschicht unter Verwendung einer Spacerstruktur als Maske anisotrop geätzt wird.
  • Die US 6,346,436 B1 offenbart ein Verfahren zur Bildung eines Quantendrahtes auf einem Halbleitersubstrat. Es wird eine dünne Aussparung in einem Oxidfilm gebildet, welcher sich auf einem Siliziumsubstrat befindet. Die Quantendrahtstruktur entsteht durch epitaxiales Aufwachsen im Bereich der Aussparung.
  • Die US 6,351,007 B1 beschreibt ebenfalls ein Verfahren zur Bildung einer Quantendrahtstruktur auf einem Halbleitersubstrat. Bei diesem Verfahren wird auf einem Substrat ein schmaler Überstandsabschnitt erzeugt, der zwischen einer Nitridschicht und einer Oxidschicht hervorragt. Die Quantendrahtstruktur wird durch epitaxiales Aufwachsen entlang des Überstandsabschnitts gebildet und anschließend zur Isolierung in einen Oxidfilm eingebettet.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Bilden eines Siliziumquantenpunktes im Nanometermaßstab bereitzustellen, der feine und gleichmäßige Eigenschaften aufweist.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung im Nanometermaßstab unter Verwendung des Siliziumquantenpunktes bereitzustellen.
  • Zum Lösen dieser Aufgaben stellt die vorliegende Erfindung ein Verfahren zum Bilden eines Siliziumquantenpunktes gemäß Patentanspruch 1 und ein Verfahren Fertigen einer Halbleitervorrichtung, die denselben verwendet gemäß Patentanspruch 9, bereit.
  • Genauer stellt die vorliegende Erfindung ein Verfahren zum Bilden eines Siliziumquantenpunktes bereit mit den Schritten: aufeinanderfolgendes Bilden eines Padoxidfilms und eines Opferisolationsfilms auf einem Siliziumsubstrat, Bilden einer Wandschicht, indem der Opferisolationsfilm selektiv geätzt wird, Bilden eines Spacers an der seitlichen Oberfläche der Wandschicht, Entfernen der Wandschicht, Entfernen des Padoxidfilms, wobei der Spacer als Maske verwendet wird, Ätzen des Siliziumsubstrats bis zu einer vorbestimmten Dicke, wobei der Spacer als Maske verwendet wird, wodurch eine Siliziumstruktur gebildet wird, Bilden eines Barrierenfilms zum Vergraben der oberen Oberfläche und der seitlichen Oberfläche der Siliziumstruktur, Anwenden eines isotropen Ätzens auf das Substrat, wobei der Barrierenfilm als Maske verwendet wird, sodass das untere Ende der mit dem Barrierenfilm vergrabenen Siliziumstruktur partiell geätzt wird, und Bilden eines Gateoxidfilms durch Oxidieren des isotrop geätzten Substrats mit einer Wärmebehandlung, sodass ein Teil der Siliziumstruktur in dem Gateoxidfilm verbleibt.
  • Es ist hier bevorzugt, dass der Opferisolationsfilm aus einem Nitridfilm gebildet wird.
  • Es ist auch bevorzugt, dass der Opferisolationsfilm mit einer Dicke im Bereich von 100 nm bis 200 nm gebildet wird.
  • Der Schritt des Bildens eines Spacers an der seitlichen Oberfläche einer Wandschicht umfasst die Schritte: Abscheiden eines Oxidfilms bis zu einer vorbestimmten Dicke an der vorderen Oberfläche des Substrats, das eine Wandschicht aufweist, und Rückätzen des Oxidfilms.
  • Es ist bevorzugt, dass der Oxidfilm mit einer Dicke im Bereich von 50 nm bis 200 nm gebildet wird.
  • Es ist bevorzugt, dass die Siliziumstruktur mit einer Dicke im Bereich von 50 nm bis 200 nm gebildet wird.
  • Es ist bevorzugt, dass der Gateoxidfilm mit einer Dicke im Bereich von 5 nm bis 20 nm gebildet wird.
  • Es ist bevorzugt, dass der Barrierenfilm mit einer Dicke im Bereich von 20 nm bis 50 nm gebildet wird.
  • Ein Verfahren zum Fertigen einer Halbleiterspeichervorrichtung umfasst die Schritte: aufeinanderfolgendes Bilden eines Padoxidfilms und eines Opferisolationsfilms auf einem Siliziumsubstrat, Bilden einer Wand schicht, indem der Opferisolationsfilm selektiv geätzt wird, Bilden eines Spacers an der seitlichen Oberfläche der Wandschicht, Entfernen der Wandschicht, Entfernen des Padoxidfilms, wobei der Spacer als Maske verwendet wird, Ätzen des Siliziumsubstrats bis zu einer vorbestimmten Dicke, wobei der Spacer als Maske verwendet wird, wodurch eine Siliziumstruktur gebildet wird, Bilden eines Barrierenfilms zum Vergraben der oberen Oberfläche und der seitlichen Oberfläche der Siliziumstruktur, Anwenden eines isotropen Ätzens auf das Substrat, wobei der Barrierenfilm als Maske verwendet wird, sodass das untere Ende der mit dem Barrierenfilm vergrabenen Siliziumstruktur partiell geätzt wird, und Bilden eines Gateoxidfilms durch Oxidieren des isotrop geätzten Substrats mit einer Wärmebehandlung, sodass ein Teil der Siliziumstruktur in dem Gateoxidfilm verbleibt, Entfernen des Barrierenfilms, Bilden einer leitenden Schicht auf dem Gateoxidfilm, und selektives Entfernen der leitenden Schicht und des Gateoxidfilms, sodass eine Elektrode gebildet wird.
  • Es ist bevorzugt, dass die leitende Schicht für eine Elektrode mit einer Dicke im Bereich von 100 nm bis 250 nm unter Verwendung von Polysilizium gebildet wird.
  • Die Erfindung wird im Folgenden beispielhaft anhand der Zeichnungen beschrieben; in diesen ist bzw. sind:
  • 1 eine Schnittansicht, die knapp eine Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt; und
  • 2A2I Schnittansichten zur Erläuterung eines Verfahrens zum Fertigen einer Halbleiterspeichervorrichtung gemäß ei ner Ausführungsform der vorliegenden Erfindung, die in einer Prozessfolge gezeigt sind.
  • Es werden nun nachstehend bevorzugte Ausführungsformen der vorliegenden Erfindung ausführlich anhand der begleitenden Zeichnungen beschrieben.
  • In den Zeichnungen sind die Dicken der Schichten, Filme und Bereiche der Klarheit wegen übertrieben gezeigt. Gleiche Bezugszeichen bezeichnen durchgehend gleiche Elemente. Es ist einzusehen, dass, wenn ein Element, wie etwa eine Schicht, ein Film, ein Bereich oder ein Substrat als "auf einem anderen Element befindlich bezeichnet wird, es sich direkt auf dem anderen Element befinden kann oder auch dazwischen liegende Elemente vorhanden sein können.
  • 1 ist eine Schnittansicht, die knapp eine Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Wie es in 1 gezeigt ist, ist in einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung ein Gateisolationsfilm 160, der einen Oxidfilm umfasst, in einen bestimmten Bereich auf einem aktiven Bereich eines Siliziumsubstrats 100 gebildet, und es ist ein einzelner Siliziumquantenpunkt 145, der Polysilizium umfasst, vorgesehen. Ein Steuergate 170, das einen Leiter für eine Elektrode umfasst, ist auf dem Gateisolationsfilm 160 gebildet.
  • An dem Siliziumsubstrat 100 unter dem Steuergate 170 sind Source-/Drainbereiche 180 mit dem Steuergate 170 dazwischen gebildet. Die Source-/Drainbereiche 180 überlappen das Steuergate 170 teilweise.
  • Die in dem Siliziumsubstrat gebildete Siliziumstruktur ist in dem Gateisolationsfilm durch den thermischen Oxidationsprozess zum Bilden des Gateisolationsfilms isoliert, wodurch der Siliziumquantenpunkt gebildet wird. Eine Halbleiterspeichervorrichtung im Nanometermaßstab kann unter Verwendung eines Siliziumquantenpunktes gebildet werden.
  • Nachstehend wird ein Verfahren zum Fertigen der in 1 gezeigten Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung ausführlich anhand der 2A bis 2I und 1 beschrieben.
  • Die 2A bis 2I sind Schnittansichten zur Erläuterung eines Verfahrens zum Fertigen einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung, die in einer Prozessabfolge gezeigt sind.
  • Wie es in 2A gezeigt ist, wird ein Siliziumsubstrat 100 gebildet, in dem ein aktiver Bereich und ein inaktiver Bereich abgeteilt werden, und auf einem aktiven Bereich des Siliziumsubstrats 100 werden ein Padoxidfilm 110 und ein Opferisolationsfilm 120 gebildet. Der Padoxidfilm 110 dient dazu, die Spannung des Siliziumsubstrats 100 und des Opferoxidfilms 120 zu reduzieren. Der Padoxidfilm 110 wird mit einer Dicke im Bereich von 10 nm bis 20 nm gebildet, und der Opferisolationsfilm 120 wird mit einer Dicke im Bereich von 100 nm bis 200 nm gebildet. Der Opferisolationsfilm 120 wird vorzugsweise aus einem Material der Nitridreihe gebildet.
  • Wie es in 2B gezeigt ist, wird eine Wandschicht 125 mit dem Opferisolationsfilm gebildet, indem der Opferisolationsfilm selektiv geätzt wird. Die Wandschicht 125 ist eine Struktur, um einen Spacer zu bilden, der später beschrieben wird. Ein Oxidfilm 130 wird auf dem Substrat 100, das die Wandschicht 125 umfasst, mit einer vorbestimmten Dicke gebildet. Hier ist der Oxidfilm ein Film, um einen Spacer zu bilden, der die Größe des Quantenpunktes bestimmt. Es ist daher bevorzugt, dass der Oxidfilm 130 derart ausgebildet wird, dass er eine Dicke im Bereich von 50 nm bis 200 nm aufweist. Die Dicke kann jedoch gemäß der Entwurfsvorschrift oder den Prozesseigenschaften der Vorrichtung eingestellt werden.
  • Wie es in 2C und 2D gezeigt ist, wird der Spacer 135, der die Größe eines Quantenpunktes bestimmt, an der seitlichen Oberfläche der Wandschicht 125 gebildet, indem der Oxidfilm rückgeätzt wird und die Wandschicht 125 entfernt wird. Hier wird die Wandschicht 125 durch Nassätzen unter Verwendung einer Phosphorsäurelösung entfernt.
  • Wie es in 2E gezeigt ist, werden der Padoxidfilm 110 und das Siliziumsubstrat 100 bis zu der vorbestimmten Dicke entfernt, wobei der Spacer 135 als Maske verwendet, wodurch eine Siliziumstruktur 140 gebildet wird. Es ist bevorzugt, dass die Siliziumstruktur mit einer Dicke im Bereich von 50 nm bis 200 nm gebildet wird. Danach wird der Padoxidfilm 110, der auf der Siliziumstruktur 140 gebildet ist, entfernt.
  • Wie es in 2F gezeigt ist, wird ein Nitridfilm (nicht gezeigt) auf dem Substrat 100 einschließlich der Siliziumstruktur 140 abgeschieden und rückgeätzt, wodurch ein Barrierenfilm 150 gebildet wird, der die obere Oberfläche und die seitliche Oberfläche der Siliziumstruktur 140 vergräbt.
  • Es ist bevorzugt, dass der Barrierenfilm 150 mit einer Dicke im Bereich von 20 nm bis 50 nm gebildet wird.
  • Wie es in 2G gezeigt ist, wird ein isotropes Ätzen auf das Substrat 100, an dem der Barrierenfilm 150 gebildet ist, angewandt, wobei der Barrierenfilm 150 als Maske verwendet wird, wodurch das Substrat 100, zur selben Zeit zu der das mit dem Barrierenfilm 150 vergrabene untere Ende der Siliziumstruktur 140 partiell geätzt wird, bis zu der vorbestimmten Dicke partiell geätzt wird.
  • Wie es in 2H gezeigt ist, wird das freigelegte Siliziumsubstrat 100 durch den thermischen Oxidationsprozess oxidiert. Anschließend wird ein Teil des Barrierenfilms 150, der die seitliche Oberfläche der Siliziumstruktur 140 vergräbt, durch thermische Expansion in beide Seiten aufgeweitet, und Silizium (Si) auf der Oberfläche des Siliziumsubstrats 100 und ein Teil des Siliziums der Siliziumstruktur 140 werden durch die Si-O2-Bindung oxidiert, wodurch ein Gateoxidfilm 160 gebildet wird. Der Gateoxidfilm 160 wird bis zu einer Dicke im Bereich von 5 nm bis 20 nm, stärker bevorzugt 10 nm gebildet.
  • Während der Gateoxidfilm 160 durch den thermischen Oxidationsprozess gebildet wird, wird die Siliziumstruktur durch den Barrierenfilm 150, der an der oberen Oberfläche und der seitlichen Oberfläche der Siliziumstruktur 140 gebildet ist, nicht vollständig oxidiert, und ein Teil der Siliziumstruktur mit Abmessungen von einigen zehn nm verbleibt in dem Gateoxidfilm 160, wodurch ein Siliziumquantenpunkt 145 gebildet wird.
  • Wie es in 2I gezeigt ist, wird der Barrierenfilm entfernt, und eine leitende Schicht für eine Elektrode (nicht gezeigt), wie etwa Polysilizium, wird auf dem Gateoxidfilm 160 gebildet und anschließend selektiv geätzt, wodurch ein Steuergate 170 gebildet wird. Es ist bevorzugt, dass das Steuergate 170 mit der Dicke im Bereich von 100 nm bis 250 nm gebildet wird, aber es kann entsprechend seiner Verwendung unterschiedlich gebildet werden.
  • Wie in 1 gezeigt ist, werden leitende Fremdstoffionen in das Substrat 100 implantiert, wobei das Steuergate als Maske verwendet wird, wodurch Source-/Drainbereiche 180 gebildet werden.
  • Wie oben beschrieben ist, stellt die vorliegende Erfindung einen Siliziumquantenpunkt mit Nanometerabmessungen und feinen und gleichmäßigen Eigenschaften aufweist. Es kann auch leicht die Größe des Siliziumquantenpunktes gemäß einer Prozesscharakteristik eingestellt werden.

Claims (10)

  1. Verfahren zum Bilden eines Siliziumquantenpunktes mit den Schritten: aufeinanderfolgendes Bilden eines Padoxidfilms (110) und eines Opferisolationsfilms (120) auf einem Siliziumsubstrat (100), Bilden einer Wandschicht (125), indem der Opferisolationsfilm (120) selektiv geätzt wird, Bilden eines Spacers (135) an der seitlichen Oberfläche der Wandschicht (125), Entfernen der Wandschicht (125), Entfernen des Padoxidfilms (110), wobei der Spacer (135) als Maske verwendet wird, Bilden einer Siliziumstruktur (140), indem das Siliziumsubstrat (100) bis zu einer vorbestimmten Dicke geätzt wird, wobei der Spacer (135) als Maske verwendet wird, Bilden eines Barrierenfilms (150), um die obere Oberfläche und die seitliche Oberfläche der Siliziumstruktur (140) zu vergraben, Anwenden eines isotropen Ätzens auf das Substrat (100), wobei der Barrierenfilm (150) als Maske verwendet wird, sodass das mit dem Barrierenfilm (150) vergrabene untere Ende der Siliziumstruktur (140) partiell geätzt wird, und Bilden eines Gateoxidfilms (160) durch Oxidieren des isotrop geätzten Substrats (100) mit einer Wärmebehandlung, sodass ein Teil der Siliziumstruktur (140) in dem Gateoxidfilm (160) verbleibt.
  2. Verfahren zum Bilden eines Siliziumquantenpunktes nach Anspruch 1, dadurch gekennzeichnet, dass der Opferisolationsfilm (120) aus einem Nitridfilm gebildet wird.
  3. Verfahren zum Bilden eines Siliziumquantenpunktes nach Anspruch 1, dadurch gekennzeichnet, dass der Opferisolationsfilm (120) mit einer Dicke im Bereich von 100 nm bis 200 nm gebildet wird.
  4. Verfahren zum Bilden eines Siliziumquantenpunktes nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Bildens eines Spacers (135) an der seitlichen Oberfläche der Wandschicht (125) die Schritte umfasst: Abscheiden eines Oxidfilms (130) bis zu einer vorbestimmten Dicke an der vorderen Oberfläche des Substrats (100), das die Wandschicht (125) aufweist, und Rückätzen des Oxidfilms (130).
  5. Verfahren zum Bilden eines Siliziumquantenpunktes nach Anspruch 4, dadurch gekennzeichnet, dass der Oxidfilm (130) mit einer Dicke im Bereich von 50 nm bis 200 nm gebildet wird.
  6. Verfahren zum Bilden eines Siliziumquantenpunktes nach Anspruch 1, dadurch gekennzeichnet, dass die Siliziumstruktur (140) mit einer Dicke im Bereich von 50 nm bis 200 nm gebildet wird.
  7. Verfahren zum Bilden eines Siliziumquantenpunktes nach Anspruch 1, dadurch gekennzeichnet, dass der Gateoxidfilm (160) mit einer Dicke im Bereich von 5 nm bis 20 nm gebildet wird.
  8. Verfahren zum Bilden eines Siliziumquantenpunktes nach Anspruch 1, dadurch gekennzeichnet, dass der Barrierenfilm (150) mit einer Dicke im Bereich von 20 nm bis 50 nm gebildet wird.
  9. Verfahren zum Fertigen einer Halbleiterspeichervorrichtung mit den Schritten: Bilden eines Siliziumquantenpunktes nach einem der vorhergehenden Ansprüche, Entfernen des Barrierenfilms (150), Bilden einer leitenden Schicht (170) auf dem Gateoxidfilm (160), und selektives Entfernen der leitenden Schicht (170) und des Gateoxidfilms (160), sodass eine Elektrode gebildet wird.
  10. Verfahren zum Fertigen einer Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die leitende Schicht (170) mit einer Dicke im Bereich von 100 nm bis 250 nm unter Verwendung von Polysilizium gebildet wird.
DE102004063590A 2003-12-31 2004-12-30 Verfahren zum Bilden eines Siliziumquantenpunktes und Verfahren zum Fertigen einer Halbleiterspeichervorrichtung, die denselben verwendet Expired - Fee Related DE102004063590B4 (de)

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* Cited by examiner, † Cited by third party
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KR100526480B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 양자점을 이용한 비휘발성 메모리 제조 방법
KR100757328B1 (ko) 2006-10-04 2007-09-11 삼성전자주식회사 단전자 트랜지스터 및 그 제조 방법
KR100923193B1 (ko) * 2006-10-09 2009-10-22 충북대학교 산학협력단 나노스케일 다중접합 양자점 소자 및 그 제조방법
JP4772649B2 (ja) 2006-11-30 2011-09-14 株式会社東芝 半導体記憶素子の製造方法
KR100971210B1 (ko) 2007-12-26 2010-07-20 주식회사 동부하이텍 양자점 형성 및 그를 이용한 게이트 형성 방법
WO2009112510A1 (en) * 2008-03-11 2009-09-17 Nxp B.V. Quantum-dot device and position-controlled quantum-dot-fabrication method
US8242542B2 (en) 2009-02-24 2012-08-14 International Business Machines Corporation Semiconductor switching device employing a quantum dot structure
US8227300B2 (en) 2009-03-18 2012-07-24 International Business Machines Corporation Semiconductor switching circuit employing quantum dot structures
US8076217B2 (en) 2009-05-04 2011-12-13 Empire Technology Development Llc Controlled quantum dot growth
CN110137254B (zh) * 2019-04-30 2021-07-09 中国科学技术大学 半导体栅极电控量子点及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288499A (ja) * 1995-04-11 1996-11-01 Sony Corp 半導体量子細線デバイスの製造方法
US6346436B1 (en) * 1999-01-28 2002-02-12 Sharp Kabushiki Kaisha Quantum thin line producing method and semiconductor device
US6351007B1 (en) * 1999-02-10 2002-02-26 Sharp Kabushiki Kaisha Quantum thin line producing method and semiconductor device employing the quantum thin line

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100336817B1 (ko) 2000-05-16 2002-05-16 서한영 절연체 확산을 이용하여 콴텀도트를 만드는 방법과 상기콴텀도트를 이용한 단전자 디바이스

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288499A (ja) * 1995-04-11 1996-11-01 Sony Corp 半導体量子細線デバイスの製造方法
US6346436B1 (en) * 1999-01-28 2002-02-12 Sharp Kabushiki Kaisha Quantum thin line producing method and semiconductor device
US6351007B1 (en) * 1999-02-10 2002-02-26 Sharp Kabushiki Kaisha Quantum thin line producing method and semiconductor device employing the quantum thin line

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