KR0140996B1 - 자기정렬된 저도핑된 접합형성방법 - Google Patents

Abstract

본 발명은 반도체 기판에 게이트 절연막과 상기 게이트 절연막 상에 게이트 전극과, 상기 게이트 전극상에 절연막을 형성하는 공정과, 상기 게이트 절연막, 상기 게이트 전극 및 상기 절연막의 측면에 측벽 절연막을 형성하는 공정과, 상기 게이트 전극 양측의 상기 기판상에 도핑된 폴리실리콘층을 형성하는 공정과, 상기 도핑된 폴리실리콘층의 도펀트를 상기 기판내로 확산시켜 접합을 형성하는 공정을 포함하는 반도체 소자의 형성방법으로서, 스토리지노드와 접합영역을 연결시키는 개구부형성공정이 불필요하고, 기판의 접합영역과 금속을 연결시키는 부분에 패드폴리실리콘층을 형성함으로써 기판표면의 손상 문제를 방지할 수 있고 단차피복성(step coverage)을 개선할 수 있다.

Description

자기정렬된 저도핑된 접합형성방법

제1도는 종래의 공정에 따른 단면도.

제2도는 본 발명의 공정에 따른 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 필드 산화막

3 : 게이트 산화충 4 : 게이트 전극

5 : 측벽 LTO 6 : 스토리지 노드

본 발명은 반도체 제조공정에 있어서 접합형성방법에 관한 것으로, 특히 고성능소자에 적당하도록 한 자기정렬된 저도핑된 접합 형성방법에 관한 것이다.

종래의 반도체 제조공정 중 접합형성방법에 대하여 제1도를 참조하여 설명한다. 먼저 제1도(a)와 같이 필드 산화막(2)이 형성된 가판(1)상에 게이트 산화충(3)과 게이트 전극을 형성할 폴리사이드(4)(폴리-Ⅰ)를 증착하고, 폴리사이드(4) 상에 감광막(PR)을 형성하고 마스크를 사용하여 감광막 패턴을 형성하고, 감광막 패턴을 이용한 식각을 통하여 게이트 전극을 형성한 후, 감광막 패턴을 제거한다.

이어서, 제1도(b)와 같이 게이트 전극(4)의 패턴과 패턴이 연결되는 현상(리본 현상)을 방지하고 게이트 전극의 유효채널길이 감소를 방지하기 위하여, 화학적 기상 증착방법에 의한 저온 산화막(LTO, low temperature oxide)을 형성하고 이를 식각하여 측벽 산화막(5)을 형성한다.

다음에 제1도(c)와 같이 게이트 전극을 마스크로 이용하여 이온 주입 및 확산 공정을 실시하여 소오스 및 드레인 영역에 접합(junction)(6)을 형성한다. 이어서, 제1도(d)와 같이 게이트 전극(4)과 소오스 및 드레인 영역의 접합(6) 상에 있는 저온 산화막(7)을 식각하여 개구부를 형성한다. 여기서 저온 산화막(7)은 캐패시터의 스토리지 노드를 접합(7)과 연결시켜 주는 기능을 한다. 그리고 제1도(e)와 같이 캐패시터의 스토리지 노드를 구성하는 폴리실리콘층을 개구부 및 저온 산화막(7) 상에 형성하고 마스크 작업 및 식각을 통하여 스토리지 노드(8)를 형성한다.

이와 같이 종래에는 매립접촉부를 위해 마스크 작업을 실시해야 하고 마스크 작업시 게이트 전극과의 정렬을 정확히 해야 한다.

또한 후에 실시되는 공정 중 메탈/Si 접촉 형성시 정확한 정렬이 필요하며 스텝커버리지가 좋지 않아 메탈 증착 공정에 어려움이 있으며 고성능소장에 요구되는 특히 0.2㎛ 이하의 얕은 접합을 형성하기가 어렵다.

본 발명은 상기 문제점을 해결하기 위해서 자기정렬되는 저도핑된 접합형성방법을 제공함을 목적으로 한다.

이하 제2도를 참조하여 필드 산화막 형성 후 본 발명의 자기 정렬 저도핑된 접합 형성 방법을 상세히 설명한다.

먼저 제2도(a)와 같이 필드 산화막(2)이 형성된 기판(1) 상에 게이트 산화충(3) 및 게이트 전극 을 형성하기 위한 폴리사이드(4)(폴리-Ⅰ)를 증착하고, 폴리사이드(4) 상에 화학적 기상 증착에 의한 저온 산화막(9)을 증착한다. 마스크 작업 및 식각을 통하여 폴리사이드(4) 및 저온 산화막(9)에 게이트 전극을 형성한다. 여기서, 저온 산화막(9)은 캐패시터의 스토리지 노드와 게이트 전극(4)을 분리시키는 기능을 한다. 이어서, 제2도(b)와 같이 게이트 전극(4)의 측벽을 스토리지 노드와 격리시키기 위해 저온 산화막을 형성하고 식각하여 측벽 산화막(5)을 형성한다.

다음으로, 제2도(c)와 같이 저온 산화막(9), 측벽 산화막(5) 및 기판(1) 상에 스토리지 노드로 사용되기 위한 폴리실리콘층(10)(폴리-Ⅱ)을 증착하고, 이온 주입을 통하여 폴리실리콘층(10)을 도핑한다. 이어서, 제2도(d)와 같이 폴리실리콘층(10)에 대한 마스크 작업 및 식각을 통하여 게이트 전극(4)의 양측의 기판(1), 저온 산화막(9) 및 측벽 산화막(5) 상에 패드폴리실리콘층을 형성한다. 그리고 열처리(annealing) 공정을 실시하여 폴리실리콘층(10) 내의 도펀트(dopant)를 기판(1) 내로 확산시켜 저농도로 도핑된 얕은 접합(shallow junction)을 형성한다. 여기서, 캐패시터의 스토리지 노드와 접합의 연결은 종래기술과 같이 개구부를 형성하는 것이 아니고, 게이트 전극(4) 상의 저온 산화막(9)과 측벽 산화막(5)의 형성에 의한 자기 정렬방식에 의해 이루어지고, 이때 저온 산화막(9) 및 측벽 산화막(5)을 형성하기 위한 저온 산화막의 두께는 1000∼5000Å 정도이다. 그리고 제2도(c)에서 폴리-Ⅱ 이온주입작업으로 도핑할 때 도펀트 농도는 폴리-Ⅱ의 표면부터 폴리-Ⅱ와 게이트 위의 LTO와의 계면 사이에 있도록 이온주입한다. 이온 주입시, N-MOS 셀인 경우 인과 비소 이온 중 한가지 또는 둘 모두 이온으로 병행 사용하고 P-MOS 셀인 경우 보론으로 도핑한다. 폴리-Ⅱ 도핑을 위한 이온의 도즈(dose)는 실시예에 의하면 1.0E15 ions/㎠부터 5E16 ions/㎠으로 주입된다.

본 발명은 종래기술에 비하여 스토리지 노드와 접합 영역을 연결시키는 개구부형성 공정이 불필요하고, 또한 기판의 접합 영역과 금속을 연결시키는 부분(비트 라인과 연결되는 부분)에 패드폴리실리콘층이 접합 영역 및 접합 영역의 인근의 저온 산화막 및 축벽 산화막 상에 형성되므로써 금속층(비트 라인)과 연결시 정렬할 수 있는 여유가 있으며, 실리콘으로 구성되는 기판과 금속이 직접적으로 접하여 발생하는 스파이크 현상에 의한 기판 표면의 손상 문제를 패드폴리실리콘층에 의한 완충 역할에 의해 방지할 수 있고 패드폴리실리콘층에 의해 단차 피복성(step coverage)을 개선할 수 있다.

또한 폴리패드(폴리-Ⅱ)를 임플란트로 하여 도핑하고 폴리실리콘층 내의 도펀트를 기판내로 확산시켜 접합을 형성함으로써 종래 보다 얕은 접합 즉 0.2㎛ 이하의 접합부가 얻어지고 게이트 위의 LTO 두께의 증가로 인해서 캐패시터 용량 증대 효과를 얻을 수 있다.

Claims (1)

1. 반도체 소자의 제조방법에 있어서, 반도체 기판에 게이트 절연막과 상기 게이트 절연막 상에 게이트 전극과, 상기 게이트 전극상에 절연막을 형성하는 공정과, 상기 게이트 절연막, 상기 게이트 전극 및 상기 절연막의 측면에 측벽 절연막을 형성하는 공정과, 상기 게이트 전극 양측의 상기 기판상에 도핑된 폴리실리콘층을 형성하는 공정과, 상기 도핑된 폴리실리콘층의 도펀트를 상기 기판내로 확산시켜 접합을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.

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