KR950034672A - 반도체 집적회로장치의 제조방법 - Google Patents

반도체 집적회로장치의 제조방법 Download PDF

Info

Publication number
KR950034672A
KR950034672A KR1019950003412A KR19950003412A KR950034672A KR 950034672 A KR950034672 A KR 950034672A KR 1019950003412 A KR1019950003412 A KR 1019950003412A KR 19950003412 A KR19950003412 A KR 19950003412A KR 950034672 A KR950034672 A KR 950034672A
Authority
KR
South Korea
Prior art keywords
annealing
film
silicon layer
layer
silicon
Prior art date
Application number
KR1019950003412A
Other languages
English (en)
Other versions
KR100365963B1 (ko
Inventor
후미오 오오츠카
유우스케 노나카
아츠미 아오키
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰토무, 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가나이 쓰토무
Publication of KR950034672A publication Critical patent/KR950034672A/ko
Application granted granted Critical
Publication of KR100365963B1 publication Critical patent/KR100365963B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

실리사이드 구조의 MISFET를 형성하는데 있어서, MISFET에서 게이트전극을 형성하는 다결정실리콘막이 게이트 절연막의 측면상에 고n형 불순물 농도를 가지는 제1실리콘막과 게이트 전극의 표면측 상에 저n형 불순물 농도를 가지는 제2실리콘막으로 구성된다. 또한, Ti막은 제2실리콘막 상에 퇴적된다. Ti막과 제2실리콘막을 적당한 다른 온도로 두번 어닐되어서 실리사이드 반응을 촉진해서 제2실리콘막에서 저저항 실리사이드를 형성한다.

Description

반도체 집적회로장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1~14도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도.

Claims (12)

  1. (a)반도체 기판상에 상기 기판의 주면상에 형성된 제1실리콘층과 상기 제1실리콘층에 형성된 제2실리콘층을 설치하되, 상기 제1실리콘층은 상기 제2실리콘층 보다 높은 n형 전도체의 불순물 농도를 가지도록 하는 스텝과, (b)상기 제1및 제2실리콘층을 패턴닝해서 MISFET의 게이트전극패턴을 형성하는 스텝과, (c)스텝(d)후, 상기 주면의 상부에 제1의 절연막을 퇴적하는 스텝과, (e)스텝(d)후, 상기 주면, 상기 게이트전극패턴, 사이드월 스패이샤의 상부에 고 융접 금속막을 퇴적하는 스텝과, (f)제1어닐을 행하고, 상기 게이트전극 패턴 형상의 제2실리콘층과 상기 고융점 금속막과의 사이에서 실리사이드 반응시켜서 상기 제2실리콘층 중에 제1실리사이드층을 형성하는 스텝과, (g)스텝(f)후, 상기 상면상에 남겨진 고융점 금속막을 제거하는 스텝과, (h)스텝(g)후, 상기 제1어닐링보다도 고온의 제2어닐링을 행하고, 제1실리사이드층을 저저항화한 제2실리사이드층을 형성하며, 상기 제1반도체층은 2×1020atoms/cm3이상의 불순물 농도를 가지고, 상기 제2반도체층은 1×1020atoma/cm3이하의 불순물 농도를 가지며, 상기 제2실리사이드층과 상기 제1실리사이드층과의 계면의 불순물 농도가 1×1020atoms/cm3이하로 되도록한 스텝을 구비하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1어닐링의 온도는 650~700。C이고, 상기 제2어닐링의 온도는 800~900。C이며, 상기 고융점 금속막은 Ti막이고, 상기 제2반도체막의 막두께는 상기 고융점 금속막의 2배 이상인 반도체 장치의 제조방법.
  3. 제2항에 있어서, (i)상기 스텝(g)후 상기 주면상에 인을 포함한 층간절연막을 퇴적하는 스텝을 더 포함하되, 상기 제2어닐링은 스텝(i)후에 행하여지고, 제2어닐링은 상기 층간절연막의 밀도를 강화하도록 한 반도체 장치의 제조방법.
  4. (a)반도체 기판상에 상기 기판의 주면상에 형성된 제1실리콘층과 상기 제1실리콘층에 형성된 제2실리콘층을 설치하고, 상기 제1실리콘층은 상기 제2실리콘층보다 높은 불순물 농도를 가지는 스텝과, (b)상기 제1및 제2실리콘층을 패턴닝해서 MISFET의 게이트전극패턴을 형성하는 스텝과, (c)스텝(b)후, 상기 주면의 상부에 제1절연막을 퇴적하는 스텝과, (d)상기 제1절연막을 에칭하여 상기 게이트전극 패턴의 측벽상에 사이드월 스패이샤를 형성하는 스텝과, (e)상기 스텝(d)후에 상기 주면과 상기 게이트전극패턴 및 상기 사이드월 스패이샤상에 고융점 금속막(A)막을 퇴적하는 스텝과,(f)제1어닐링을 행하여 상기 게이트전극 형상의 제2실리콘층과 상기 고융점 금속막과의 상이에서 실리사이드 반응시켜서 상기 제2실리콘층 중에 제1실리사이드층(ASix;x＜2)을 형성하는 스텝, (g)스텝(f)후, 상기 사이드월 스패이샤와 상기 주면상에 남겨진 미반응 고융점 금속막을 제거하는 스텝, (h)스텝(g)후, 상기 제1어닐링보다도 고온의 제2어닐링을 행하여 상기 제1실리사이드층을 상기 제1실리사이드층보다 더 낮은 저항을 가지는 제2실리사이드층(ASi2)으로 바꾸고, 상기 제2실리사이드층이 상기 제1실리콘층에 접하도록 하는 스텝을 구비하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 제1실리콘막은 n형 불순물 농도가 2×1020atoms/cm3이상으로 하고, 상기 제2실리콘막은 n형 불순물 농도가 1×1020atoms/cm3이하로 하며, 상기 제2실리사이드층과 상기 제1실리콘층과의 계면의 불순물 농도는 1×1020atoms/cm3이하로만 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 제2의 실리콘막의 막두께를 상기 고융점 금속 막두께의 2배 이상으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 고융점 금속막이 Ti 막인 반도체 장치의 제조방법.
  8. 제5항에 있어서, 상기 제1어닐링 온도는 650~700。 범위인 반도체 장치의 제조방법.
  9. 제5항에 있어서, 상기 제2어닐링 온도는 850~900。 범위인 반도체 장치의 제조방법.
  10. 제9항에 있어서, (i)상기 스텝(h)후에 상기 주면상에 인을 포함하는 층간절연막을 퇴적하는 스텝과, (i)상기 중간절연막의 밀도를 강화하는 스텝을 더 구비하는 반도체장치의 제조방법.
  11. 제5항에 있어서, (i)상기 스텝(g)후에 상기 주면상에 인을 포함하는 층간절연막을 퇴적하는 스텝을 더 구비하고, 상기 층간절연막은 상기 제2어닐링에 의해 밀도를 강화시킴과 동시에 상기 제1실리사이드층은 상기 제2어닐링으로 저항을 감소시키도록 한 반도체 장치의 제조방법.
  12. 제9항에 있어서, 제2실리사이드층을 가지는 상기 게이트전극패턴은 10Ω/sq 이하의 저항을 가지는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950003412A 1994-03-01 1995-02-22 반도체집적회로장치의제조방법 KR100365963B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP94-31066 1994-03-01
JP3106694 1994-03-01
JP94-313838 1994-12-16
JP6313838A JPH07297400A (ja) 1994-03-01 1994-12-16 半導体集積回路装置の製造方法およびそれにより得られた半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR950034672A true KR950034672A (ko) 1995-12-28
KR100365963B1 KR100365963B1 (ko) 2003-03-04

Family

ID=26369514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950003412A KR100365963B1 (ko) 1994-03-01 1995-02-22 반도체집적회로장치의제조방법

Country Status (3)

Country Link
US (1) US5512502A (ko)
JP (1) JPH07297400A (ko)
KR (1) KR100365963B1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0146522B1 (ko) * 1995-03-22 1998-11-02 김주용 반도체 소자의 트랜지스터 제조방법
DE19510777C1 (de) * 1995-03-24 1996-06-05 Itt Ind Gmbh Deutsche Verfahren zum Herstellen einer CMOS-Struktur mit ESD-Schutz
US6465295B1 (en) * 1995-03-24 2002-10-15 Seiko Instruments Inc. Method of fabricating a semiconductor device
JP3014030B2 (ja) * 1995-05-31 2000-02-28 日本電気株式会社 半導体装置の製造方法
US5656546A (en) * 1995-08-28 1997-08-12 Taiwan Semiconductor Manufacturing Company Ltd Self-aligned tin formation by N2+ implantation during two-step annealing Ti-salicidation
US5981364A (en) * 1995-12-06 1999-11-09 Advanced Micro Devices, Inc. Method of forming a silicon gate to produce silicon devices with improved performance
JP2874626B2 (ja) * 1996-01-23 1999-03-24 日本電気株式会社 半導体装置の製造方法
JP2904341B2 (ja) * 1996-03-06 1999-06-14 日本電気株式会社 半導体装置およびその製造方法
US6613673B2 (en) 1996-07-16 2003-09-02 Micron Technology, Inc. Technique for elimination of pitting on silicon substrate during gate stack etch
US7078342B1 (en) 1996-07-16 2006-07-18 Micron Technology, Inc. Method of forming a gate stack
US7041548B1 (en) 1996-07-16 2006-05-09 Micron Technology, Inc. Methods of forming a gate stack that is void of silicon clusters within a metallic silicide film thereof
US6087254A (en) * 1996-07-16 2000-07-11 Micron Technology, Inc. Technique for elimination of pitting on silicon substrate during gate stack etch
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
JPH10173179A (ja) * 1996-12-11 1998-06-26 Toshiba Corp 半導体装置及び半導体装置の製造方法
US5723374A (en) * 1996-12-27 1998-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric spacer to prevent poly stringer in stacked capacitor DRAM technology
JP3635843B2 (ja) 1997-02-25 2005-04-06 東京エレクトロン株式会社 膜積層構造及びその形成方法
US5851891A (en) * 1997-04-21 1998-12-22 Advanced Micro Devices, Inc. IGFET method of forming with silicide contact on ultra-thin gate
US6838320B2 (en) * 2000-08-02 2005-01-04 Renesas Technology Corp. Method for manufacturing a semiconductor integrated circuit device
JPH10308454A (ja) * 1997-05-02 1998-11-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5933741A (en) * 1997-08-18 1999-08-03 Vanguard International Semiconductor Corporation Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors
US6376348B1 (en) * 1997-09-30 2002-04-23 Siemens Aktiengesellschaft Reliable polycide gate stack with reduced sheet resistance and thickness
KR100273987B1 (ko) * 1997-10-31 2001-02-01 윤종용 디램 장치 및 제조 방법
KR100257075B1 (ko) * 1998-01-13 2000-05-15 김영환 반도체 소자 및 그의 제조방법
TW396427B (en) * 1998-12-16 2000-07-01 United Microelectronics Corp Method for fabricating double gates in semiconductor
US6174762B1 (en) 1999-03-02 2001-01-16 International Business Machines Corporation Salicide device with borderless contact
JP3833903B2 (ja) * 2000-07-11 2006-10-18 株式会社東芝 半導体装置の製造方法
US6810398B2 (en) * 2000-11-06 2004-10-26 Avamar Technologies, Inc. System and method for unorchestrated determination of data sequences using sticky byte factoring to determine breakpoints in digital sequences
JP2006339441A (ja) * 2005-06-02 2006-12-14 Fujitsu Ltd 半導体装置の製造方法
US8492899B2 (en) 2010-10-14 2013-07-23 International Business Machines Corporation Method to electrodeposit nickel on silicon for forming controllable nickel silicide

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61150216A (ja) * 1984-12-24 1986-07-08 Hitachi Ltd 半導体装置の製造方法
US4774204A (en) * 1987-06-02 1988-09-27 Texas Instruments Incorporated Method for forming self-aligned emitters and bases and source/drains in an integrated circuit
KR920010062B1 (ko) * 1989-04-03 1992-11-13 현대전자산업 주식회사 반도체 장치의 실리사이드 형성방법
KR930008018B1 (ko) * 1991-06-27 1993-08-25 삼성전자 주식회사 바이씨모스장치 및 그 제조방법
US5341014A (en) * 1992-01-07 1994-08-23 Matsushita Electric Industrial Co., Ltd. Semiconductor device and a method of fabricating the same
JPH06140355A (ja) * 1992-10-26 1994-05-20 Nippon Steel Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JPH07297400A (ja) 1995-11-10
US5512502A (en) 1996-04-30
KR100365963B1 (ko) 2003-03-04

Similar Documents

Publication Publication Date Title
KR950034672A (ko) 반도체 집적회로장치의 제조방법
US4128670A (en) Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
KR920022372A (ko) 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조
KR940016626A (ko) 반도체장치 및 그 제조방법
KR940016484A (ko) 반도체장치 및 그 제조방법
JPS6213819B2 (ko)
JP2000353803A5 (ko)
CN105977292A (zh) 半导体装置及其制造方法
KR900005602A (ko) 반도체장치 및 그 제조방법
KR0158441B1 (ko) 반도체 소자 제조 방법
KR960009022A (ko) 자체정렬된 실리사이드 영역을 갖는 반도체 디바이스의 제조 방법
KR950021526A (ko) 반도체 장치 및 그의 제조방법
KR0161380B1 (ko) 반도체장치의 트랜지스터 및 그 제조방법
KR920015622A (ko) 집적 회로의 제조방법
KR950025908A (ko) 반도체소자 제조방법
KR20020016312A (ko) 텅스텐 게이트 형성방법
JP2003158196A5 (ko)
JP2000077549A5 (ko)
KR100431309B1 (ko) 반도체디바이스의금속배선형성방법
JPH039572A (ja) 半導体装置の製造方法
JPS5764927A (en) Manufacture of semiconductor device
JPH02288361A (ja) 半導体装置
KR930001439A (ko) 반도체 장치의 제조방법
KR100265228B1 (ko) 반도체 소자의 제조 방법
JPH06104428A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111118

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee