KR940016626A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

하프 미크론 이하의 접촉구를 매립하는 반도체 장치의 배선층 구조 및 그 제조 방법이 개시되어 있다. 반도체 기판상에 절연층을 형성하고, 절연층에 접촉구 또는 비아를 형성하고, CVD방법을 이용하여 접촉구를 매립한다. 다음에, 수득한 CVD금속층을 용융점 이하의 고온에서 진공열처리하여 그 표면을 평활하게 한후 그위에 신뢰성있는 스퍼터 금속층을 형성한다. CVD방법에 의해 접촉구가 매립되고, 신뢰성 있는 스퍼터 금속층을 적층 형성함으로써, 하프 미크론 이하의 접촉구를 매립하는 반도체 장치의 배선층을 형성할 수 있어, 차세대 반도체 장치의 배선층으로서 사용이 가능하다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 4 도 내지 제 7 도는 본 발명의 반도체 장치의 배선층의 예들을 나타내는 단면도들이고; 제 8 도 내지 제12도는 본 발명의 방법에 의한 반도체장치의 배선층 형성방법의 일 실시예를 나타내기 위한 개략도.

Claims (45)

  1. 반도체 웨이퍼상에 형성된 절연막; 상기 절연막에 형성된 요부; 상기 요부를 완전히 매립하고 평활한 표면을 갖는 CVD금속층; 상기 CVD금속층상에 형성되어 있고 스퍼터된 금속층으로 구성된 배선층을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 요부는 반도체 기판에 형성된 불순물 도핑영역을 노출시키는 접촉구 또는 반도체 장치의 하부 도전층과 상구 도전층의 전기적 접속을 위한 바아임을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 CVD금속층과 상기 CVD금속층과의 반응을 억제하기 위하여, 상기 CVD금속층하부에 형성된 확산 방지막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 확산 방지막은 상기 요부의 내면상에 연장되어 형성되어 있음을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서, 상기 확산 방지막은 상기 요부의 내면 및 절연막의 표면상에 형성되어 있음을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서, 상기 확산 방지막은 내화 금속 또는 내화 금속화합물로 구성되어 있음을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서, 상기 확산 방지막은 내화 금속으로 구성된 제 1 확산 방지막과 내화 금속화합물로 구성된 제 2 확산 방지막으로 구성된 복합막임을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 요부는 어스펙트비가 2.0 내지 6.0이고 크기가 0.2 내지 0.6㎛임을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 CVD금속층 하부에 형성되어 있는 핵 생성 활성(nucleation)층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 핵 생성층은, 실리콘, 구리 또는 이들의 조합으로 구성되거나, 내화 금속 및 내화 금속화합물로 구성된 군에서 선택된 어느 하나 이상의 물질로 구성되거나 수소 처리층 또는 실릴화층인 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서, 상기 CVD금속층과 스퍼터된 금속층 사이에 형성된 중간층을 더 포함함을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 중간층은 (111)배향성을 갖는 제 3 확산 방지막임을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 중간층이 실리콘층, 내화 금속 및 이들의 화합물로 구성된 것을 특징으로 하는 반도체 장치.
  14. 반도체 웨이퍼상에 형성된 절연막; 상기 절연막에 형성된 개구부; 상기 개구부를 완전히 매립하고 평탄한 표면을 갖는 CVD금속플러그; 상기 CVD금속플러그 및 상기 절연막층상에 형성되어 있고 스퍼터된 금속층으로 구성된 배선층을 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 개구부는 반도체 기판에 형성된 불순물 도핑영역을 노출시키는 접촉구 또는 반도체 장치의 하부 도전층과 상부 도전층의 전기적 접속을 위한 비아임을 특징으로 하는 반도체 장치.
  16. 제 1 항에 있어서, 상기 개구부의 내면 및 저면상에 형성되고, CVD금속층 하부에 형성된 확산 방지막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 확산 방지막은 내화 금속으로 구성된 제 1 확산 방지막과 내화 금속화합물로 구성된 제 2 확산 방지막으로 구성된 복합막임을 특징으로 하는 반도체 장치.
  18. 제14항에 있어서, 상기 개구부의 내면과 CVD금속플러그 사이에 형성되어 있는 핵 생성 활성(nucleation)층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 핵생성층은, 실리콘, 구리 또는 이들의 조합으로 구성되거나, 내화 금속 및 내화 금속화합물로 구성된 군에서 선택된 어느 하나 이상의 물질로 구성됨을 특징으로 하는 반도체 장치.
  20. 제14항에 있어서, 상기 CVD금속플러그 및 상기 절연막과 스퍼터된 금속층 사이에 형성된 중간층을 더포함함을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 중간층은 (111) 배향성을 갖는 제 3 확산 방지막임을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서, 상기 중간층이 실리콘층인 것을 특징으로 하는 반도체 장치.
  23. 반도체 기판상에 형성된 절연막; 상기 절연막에 형성된 개구부; 상기 개구부의 내면 및 저면 및 상기 절연막상에 형성되어 있는 확산 방지막; 상기 확산 방지막상에 형성되어 있는 핵 생성 활성층; 상기 개구부를 완전히 매립하고 평탄한 표면을 갖는 CVD금속층; 상기 CVD금속층상에 형성된 중간층; 상기 중간층상에 형성되어 있고 스퍼터된 금속층을 포함하는 반도체 장치.
  24. 반도체 기판상에 형성된 절연막; 상기 절연막에 형성된 개구부; 상기 개구부의 내면 및 저면상에 형성되어 있는 확산 방지막; 상기 확산 방지막 및 상기 절연 막상에 형성되어 있는 핵생성활성층; 상기 개구부를 완전히 매립하고 평탄한 표면을 갖는 CVD금속층; 상기 CVD금속층상에 형성된 중간층; 상기 중간층상에 형성되어 있고 스퍼터된 금속층을 포함하는 반도체 장치.
  25. 반도체 기판상에 형성된 절연막; 상기 절연막에 형성된 개구부; 상기 개구부의 내면 및 저면상에 형성된 확산 방지막; 상기 확산 방지막상에 형성된 핵생성활성층; 상기 개구부를 완전히 매립하고 평탄한 표면을 갖는 CVD금속플러그; 상기 CVD금속플러그 및 상기 절연막층상에 형성되어 있는 중간층; 상기 중간층상에 형성되어 있는 스퍼터된 금속층을 포함하는 반도체 장치.
  26. 반도체 기판상에 형성된 절연막; 상기 절연막에 형성된 개구부; 상기 개구부의 저면상에 형성된 확산 방지막; 상기 확산 방지막, 상기 개구부의 내면 및 상기 절연막상에 형성된 핵생성활성층; 상기 개구부을 완전히 매립하고 평탄한 표면을 갖는 CVD금속층; 상기 CVD금속층층상에 형성되어 있는 중간층; 상기 중간층상에 형성되어 있는 스퍼터된 금속층을 포함하는 반도체 장치.
  27. 반도체 기판상에 개구부를 갖는 절연막을 형성하고, 상기 개구부를 매립하는 금속층을 CVD방법에 의해 CVD금속층을 형성하고, 상기 CVD금속층을 열처리하여 그 표면이 평활한 CVD금속층을 수득하고, 상기 CVD금속층상에 스퍼터링 방법에 의해 신뢰성있는 스퍼터 금속층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서, 상기 CVD금속층은 TIBA, TIMA, DMAH 및 DIBAH로 구성된 군에서 선택된 유기 금속 화합물을 소오스로 이용하여 형성시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제27항에 있어서, 상기 CVD금속층을 형성하기 전에, 상기 CVD금속층과 상기 CVD금속층과 접촉하는 반도체 기판 또는 절연막과의 반응을 억제하기 위하여, 확산 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서, 상기 확산 방지막은 상기 개구부의 내면 및 저면 및 상기 절연막상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제29항에 있어서, 상기 확산 방지막은 상기 개구부의 저면상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제29항에 있어서, 상기 확산 방지막은 상기 개구부의 내면 및 저면 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제27항에 있어서, 상기 CVD금속층을 형성하기 전에, 상기 CVD금속층을 균일하게 형성하기 위하여 상기 CVD금속층이 형성되는 부위에 핵 생성 활성층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제34항에 있어서, 상기 핵 생성 활성층은 Ti, Mo, Ta 및 Zr로 구성된 군에서택된 내화 금속 또는 이들의 화합물로 구성된 군에서 선택될 어느 하나를 증착하여 형성시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제34항에 있어서, 상기 핵 생성 활성층은 수소 종단 또는 수소처리 하여 수득한 수소 처리중인 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제34항에 있어서, 상기 핵 생성 활성층은 실리콘을 스퍼터링하거나 실리콘 수소화물을 풀러쉬하여 수득한 실리콘층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제34항에 있어서, 상기 핵 생성 활성층은 실릴화 처리하여 수득한 실릴화층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제37항에 있어서, 상기 열처리 공정은 상기 CVD금속층을 구성하는 금속의 용융점 이하의 고온에서 진공을 깨지 않고, 연속적으로 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제 38 항에 있어서, 상기 열처리 공정은 0.6Tm 내지 Tm(Tm은 상기 CVD금속층을 구성하는 금속의 용융점이다)의 온도에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제 27 항에 있어서, 상기 스퍼터 금속층을 형성하기 전에, 상기 표면이 평활한 CVD금속층상에 중간층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제 41 항에 있어서, 상기 중간층으로서 우선 방위가 (111)인 TiN을 증착시켜 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제 27 항에 있어서, 상기 스퍼터 금속층은, 저온에서 스퍼터 금속층 소기 두께의 일부분을 먼저 증착하여 제 1 스퍼터 금속층을 형성하고, 상기 제 1 스퍼터 금속층을 용융점 이하의 고온에서 열처리한 후, 추가로 상기 스퍼터 금속층의 소정두께로 제 2 금속층을 증착하여 형성한 복합층으로 구성됨을 특징으로 하는 반도체 장치의 제조 방법.
  43. 반도체 기판 상에 CVD방법에 의해, 금속층을 형성하고, 상기 금속층을 상기 금속층을 구성하는 금속의 용융점이하의 고온에서 열처리하여 상기 금속층의 표면을 평활하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 반도체 기판상에 개구부를 갖는 절연막을 형성하고, 상기 개구부만을 선택적으로 매립하는 금속플러그를 CVD방법에 의해 형성하고, 상기 CVD금속플러그를 열처리하여 그 표면이 평활한 CVD금속플러그를 수득하고, 상기 CVD금속플러그 및 상기 절연막상에 스퍼터링 방법에 의해 신뢰성있는 스퍼터 금속층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 반도체 기판상에 절연막을 형성하고, 상기 절연막에 반도체 기판의 불순물 도핑영역을 노출시키는 접촉구를 형성하고, 상기 접촉구의 내면, 상기 반도체 기판의 노출된 표면 및 상기 절연막상에 확산 방지막을 형성하고, 상기 확산 방지막상에 핵생성활성층을 형성하고, 상기 핵생성활성층상에 상기 접촉구를 매립하는 금속층을 CVD방법에 의해 CVD금속층을 형성하고, 상기 CVD금속층을 열처리하여 그 표면이 평활한 CVD금속층을 수득하고, 상기 표면이 평활한 CVD금속층상에, 우선 방위가 (111)인 중간층을 형성하고, 상기 중간층상에 스퍼터링 방법에 의해 신뢰성있는 스퍼터 금속층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US08/341,982 US5572072A (en) 1992-12-30 1994-11-16 Semiconductor device having a multi-layer metallization structure
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US08/473,050 US5569961A (en) 1992-12-30 1995-06-07 Semiconductor device having a multi-layer metallization structure
US08/625,114 US5851917A (en) 1992-12-30 1996-04-01 Method for manufacturing a multi-layer wiring structure of a semiconductor device

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Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6051490A (en) * 1991-11-29 2000-04-18 Sony Corporation Method of forming wirings
US5561082A (en) * 1992-07-31 1996-10-01 Kabushiki Kaisha Toshiba Method for forming an electrode and/or wiring layer by reducing copper oxide or silver oxide
JP3491237B2 (ja) * 1993-09-24 2004-01-26 日本テキサス・インスツルメンツ株式会社 半導体装置の積層導電膜構造
JP3395299B2 (ja) * 1993-11-08 2003-04-07 ソニー株式会社 半導体装置の配線構造及び配線形成方法
US6159854A (en) * 1994-08-22 2000-12-12 Fujitsu Limited Process of growing conductive layer from gas phase
KR100413890B1 (ko) * 1995-03-02 2004-03-19 동경 엘렉트론 주식회사 반도체장치의제조방법및제조장치
US6348708B1 (en) * 1995-04-10 2002-02-19 Lg Semicon Co., Ltd. Semiconductor device utilizing a rugged tungsten film
JPH09102541A (ja) * 1995-10-05 1997-04-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6120844A (en) * 1995-11-21 2000-09-19 Applied Materials, Inc. Deposition film orientation and reflectivity improvement using a self-aligning ultra-thin layer
KR100440418B1 (ko) 1995-12-12 2004-10-20 텍사스 인스트루먼츠 인코포레이티드 저압,저온의반도체갭충전처리방법
US5773890A (en) * 1995-12-28 1998-06-30 Nippon Steel Corporation Semiconductor device that prevents peeling of a titanium nitride film
JP3695606B2 (ja) * 1996-04-01 2005-09-14 忠弘 大見 半導体装置及びその製造方法
US6239492B1 (en) * 1996-05-08 2001-05-29 Micron Technology, Inc. Semiconductor structure with a titanium aluminum nitride layer and method for fabricating same
US5663108A (en) * 1996-06-13 1997-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Optimized metal pillar via process
US5990507A (en) 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
TW314654B (en) * 1996-09-07 1997-09-01 United Microelectronics Corp Manufacturing method of conductive plug
GB2322963B (en) * 1996-09-07 1999-02-24 United Microelectronics Corp Method of fabricating a conductive plug
US5909637A (en) * 1996-09-20 1999-06-01 Sharp Microelectronics Technology, Inc. Copper adhesion to a diffusion barrier surface and method for same
US6001420A (en) * 1996-09-23 1999-12-14 Applied Materials, Inc. Semi-selective chemical vapor deposition
US5994218A (en) * 1996-09-30 1999-11-30 Kabushiki Kaisha Toshiba Method of forming electrical connections for a semiconductor device
US6265781B1 (en) * 1996-10-19 2001-07-24 Micron Technology, Inc. Methods and solutions for cleaning polished aluminum-containing layers, methods for making metallization structures, and the structures resulting from these methods
US6016012A (en) * 1996-11-05 2000-01-18 Cypress Semiconductor Corporation Thin liner layer providing reduced via resistance
GB2319532B (en) * 1996-11-22 2001-01-31 Trikon Equip Ltd Method and apparatus for treating a semiconductor wafer
US6071810A (en) * 1996-12-24 2000-06-06 Kabushiki Kaisha Toshiba Method of filling contact holes and wiring grooves of a semiconductor device
KR100414746B1 (ko) * 1996-12-31 2004-03-31 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
KR100227843B1 (ko) * 1997-01-22 1999-11-01 윤종용 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법
US5844318A (en) * 1997-02-18 1998-12-01 Micron Technology, Inc. Aluminum film for semiconductive devices
KR100243285B1 (ko) * 1997-02-27 2000-02-01 윤종용 고유전 커패시터 및 그 제조방법
US6268661B1 (en) * 1999-08-31 2001-07-31 Nec Corporation Semiconductor device and method of its fabrication
JP3304807B2 (ja) * 1997-03-13 2002-07-22 三菱電機株式会社 銅薄膜の成膜方法
US5913146A (en) * 1997-03-18 1999-06-15 Lucent Technologies Inc. Semiconductor device having aluminum contacts or vias and method of manufacture therefor
NL1005653C2 (nl) * 1997-03-26 1998-09-29 United Microelectronics Corp Werkwijze voor het fabriceren van een geleidende contactpen.
US6395629B1 (en) * 1997-04-16 2002-05-28 Stmicroelectronics, Inc. Interconnect method and structure for semiconductor devices
US6171957B1 (en) * 1997-07-16 2001-01-09 Mitsubishi Denki Kabushiki Kaisha Manufacturing method of semiconductor device having high pressure reflow process
KR100269878B1 (ko) 1997-08-22 2000-12-01 윤종용 반도체소자의금속배선형성방법
US6010960A (en) * 1997-10-29 2000-01-04 Advanced Micro Devices, Inc. Method and system for providing an interconnect having reduced failure rates due to voids
JP3201321B2 (ja) * 1997-11-10 2001-08-20 日本電気株式会社 配線用アルミニウム膜の形成方法
US6228764B1 (en) * 1997-11-12 2001-05-08 Lg Semicon Co., Ltd. Method of forming wiring in semiconductor device
KR100273989B1 (ko) * 1997-11-25 2001-01-15 윤종용 반도체장치의콘택형성방법
US6605531B1 (en) * 1997-11-26 2003-08-12 Applied Materials, Inc. Hole-filling technique using CVD aluminum and PVD aluminum integration
US6020266A (en) * 1997-12-31 2000-02-01 Intel Corporation Single step electroplating process for interconnect via fill and metal line patterning
US6906421B1 (en) * 1998-01-14 2005-06-14 Cypress Semiconductor Corporation Method of forming a low resistivity Ti-containing interconnect and semiconductor device comprising the same
US6376369B1 (en) 1998-02-12 2002-04-23 Micron Technology, Inc. Robust pressure aluminum fill process
US6136690A (en) * 1998-02-13 2000-10-24 Micron Technology, Inc. In situ plasma pre-deposition wafer treatment in chemical vapor deposition technology for semiconductor integrated circuit applications
US6022800A (en) * 1998-04-29 2000-02-08 Worldwide Semiconductor Manufacturing Corporation Method of forming barrier layer for tungsten plugs in interlayer dielectrics
US6547934B2 (en) 1998-05-18 2003-04-15 Applied Materials, Inc. Reduction of metal oxide in a dual frequency etch chamber
JPH11340228A (ja) * 1998-05-28 1999-12-10 Fujitsu Ltd Al合金配線を有する半導体装置
US6297147B1 (en) * 1998-06-05 2001-10-02 Applied Materials, Inc. Plasma treatment for ex-situ contact fill
JP3219056B2 (ja) * 1998-08-12 2001-10-15 日本電気株式会社 有機絶縁膜の加工方法
JP2000133712A (ja) * 1998-08-18 2000-05-12 Seiko Epson Corp 半導体装置の製造方法
US6277737B1 (en) 1998-09-02 2001-08-21 Micron Technology, Inc. Semiconductor processing methods and integrated circuitry
US6635562B2 (en) 1998-09-15 2003-10-21 Micron Technology, Inc. Methods and solutions for cleaning polished aluminum-containing layers
US6255192B1 (en) * 1998-09-29 2001-07-03 Conexant Systems, Inc. Methods for barrier layer formation
US7053002B2 (en) 1998-12-04 2006-05-30 Applied Materials, Inc Plasma preclean with argon, helium, and hydrogen gases
US6372301B1 (en) * 1998-12-22 2002-04-16 Applied Materials, Inc. Method of improving adhesion of diffusion layers on fluorinated silicon dioxide
JP3277909B2 (ja) * 1999-02-08 2002-04-22 日本電気株式会社 半導体装置及びその製造方法
GB2349392B (en) * 1999-04-20 2003-10-22 Trikon Holdings Ltd A method of depositing a layer
JP2000315687A (ja) * 1999-04-30 2000-11-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6821571B2 (en) 1999-06-18 2004-11-23 Applied Materials Inc. Plasma treatment to enhance adhesion and to minimize oxidation of carbon-containing layers
EP1069213A3 (en) * 1999-07-12 2004-01-28 Applied Materials, Inc. Optimal anneal technology for micro-voiding control and self-annealing management of electroplated copper
US6080657A (en) * 1999-07-16 2000-06-27 Taiwan Semiconductor Manufacturing Company Method of reducing AlCu hillocks
US7211512B1 (en) 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6416812B1 (en) * 2000-06-29 2002-07-09 International Business Machines Corporation Method for depositing copper onto a barrier layer
US6794311B2 (en) 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
US6509274B1 (en) 2000-08-04 2003-01-21 Applied Materials, Inc. Method for forming aluminum lines over aluminum-filled vias in a semiconductor substrate
DE10040465A1 (de) * 2000-08-18 2002-03-07 Infineon Technologies Ag Prozessführung für eine Metall/Metall-Kontaktherstellung
US6500757B1 (en) * 2000-11-03 2002-12-31 Advanced Micro Devices, Inc. Method and apparatus for controlling grain growth roughening in conductive stacks
US6555909B1 (en) * 2001-01-11 2003-04-29 Advanced Micro Devices, Inc. Seedless barrier layers in integrated circuits and a method of manufacture therefor
KR100455382B1 (ko) * 2002-03-12 2004-11-06 삼성전자주식회사 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
US6797620B2 (en) 2002-04-16 2004-09-28 Applied Materials, Inc. Method and apparatus for improved electroplating fill of an aperture
US20030224958A1 (en) * 2002-05-29 2003-12-04 Andreas Michael T. Solutions for cleaning polished aluminum-containing layers
US7311946B2 (en) * 2003-05-02 2007-12-25 Air Products And Chemicals, Inc. Methods for depositing metal films on diffusion barrier layers by CVD or ALD processes
KR20050011151A (ko) * 2003-07-22 2005-01-29 삼성전자주식회사 금속을 포함하는 전극들로 이루어진 캐패시터를 갖는반도체 소자의 형성방법
US7351656B2 (en) * 2005-01-21 2008-04-01 Kabushiki Kaihsa Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
US20070259457A1 (en) * 2006-05-04 2007-11-08 Texas Instruments Optical endpoint detection of planarization
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100842914B1 (ko) * 2006-12-28 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100875169B1 (ko) * 2007-07-26 2008-12-22 주식회사 동부하이텍 반도체 소자의 금속배선 형성방법
JP2009104916A (ja) * 2007-10-24 2009-05-14 Canon Inc 電子放出素子、電子源、画像表示装置および電子放出素子の製造方法
US20090130466A1 (en) * 2007-11-16 2009-05-21 Air Products And Chemicals, Inc. Deposition Of Metal Films On Diffusion Layers By Atomic Layer Deposition And Organometallic Precursor Complexes Therefor
US9024327B2 (en) 2007-12-14 2015-05-05 Cree, Inc. Metallization structure for high power microelectronic devices
KR20090069569A (ko) * 2007-12-26 2009-07-01 주식회사 동부하이텍 반도체소자 및 그 제조방법
JP5025679B2 (ja) * 2009-03-27 2012-09-12 株式会社東芝 半導体装置
US8975531B2 (en) 2013-01-22 2015-03-10 International Business Machines Corporation Composite copper wire interconnect structures and methods of forming
EP3132470B1 (en) * 2014-04-18 2019-02-06 Butterfly Network Inc. Ultrasonic transducers in complementary metal oxide semiconductor (cmos) wafers and related apparatus and methods
CN107026113B (zh) * 2016-02-02 2020-03-31 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法和系统
US10727120B2 (en) * 2018-08-23 2020-07-28 Globalfoundries Inc. Controlling back-end-of-line dimensions of semiconductor devices
CN110970364A (zh) * 2018-09-29 2020-04-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61183942A (ja) * 1985-02-08 1986-08-16 Fujitsu Ltd 半導体装置の製造方法
US4673623A (en) * 1985-05-06 1987-06-16 The Board Of Trustees Of The Leland Stanford Junior University Layered and homogeneous films of aluminum and aluminum/silicon with titanium and tungsten for multilevel interconnects
JPS62109341A (ja) * 1985-11-07 1987-05-20 Mitsubishi Electric Corp 半導体装置の製造方法
JPS62132848A (ja) * 1985-12-03 1987-06-16 Takeda Chem Ind Ltd 2,3−ジヒドロ−2−ジアゾ−3−オキソ安息香酸もしくはそのエステルならびにそれらの製造法
JPS62132348A (ja) * 1985-12-04 1987-06-15 Sony Corp 半導体装置の製造方法
EP0238690B1 (en) * 1986-03-27 1991-11-06 International Business Machines Corporation Process for forming sidewalls
JPS6390153A (ja) * 1986-10-03 1988-04-21 Hitachi Ltd 半導体装置の製造方法
JPS6397762A (ja) * 1986-10-15 1988-04-28 未来工業株式会社 シート材、及びこのシート材を使用する方形枠形成方法
JPS6399546A (ja) * 1986-10-16 1988-04-30 Hitachi Ltd 半導体装置の製造方法
JPS6399549A (ja) * 1986-10-16 1988-04-30 Nec Corp メモリ集積回路装置
US4924295A (en) * 1986-11-28 1990-05-08 Siemens Aktiengesellschaft Integrated semi-conductor circuit comprising at least two metallization levels composed of aluminum or aluminum compounds and a method for the manufacture of same
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US4826754A (en) * 1987-04-27 1989-05-02 Microelectronics Center Of North Carolina Method for anisotropically hardening a protective coating for integrated circuit manufacture
US4784973A (en) * 1987-08-24 1988-11-15 Inmos Corporation Semiconductor contact silicide/nitride process with control for silicide thickness
US4910580A (en) * 1987-08-27 1990-03-20 Siemens Aktiengesellschaft Method for manufacturing a low-impedance, planar metallization composed of aluminum or of an aluminum alloy
US4837183A (en) * 1988-05-02 1989-06-06 Motorola Inc. Semiconductor device metallization process
JPH026052A (ja) * 1988-06-21 1990-01-10 Toshiba Corp 通電加熱部材
JP2751223B2 (ja) * 1988-07-14 1998-05-18 セイコーエプソン株式会社 半導体装置およびその製造方法
JPH0666287B2 (ja) * 1988-07-25 1994-08-24 富士通株式会社 半導体装置の製造方法
US4998157A (en) * 1988-08-06 1991-03-05 Seiko Epson Corporation Ohmic contact to silicon substrate
JPH02159065A (ja) * 1988-12-13 1990-06-19 Matsushita Electric Ind Co Ltd コンタクト電極の形成方法
US5254872A (en) * 1989-03-14 1993-10-19 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2721023B2 (ja) * 1989-09-26 1998-03-04 キヤノン株式会社 堆積膜形成法
US4970176A (en) * 1989-09-29 1990-11-13 Motorola, Inc. Multiple step metallization process
DE69031903T2 (de) * 1989-11-30 1998-04-16 Sgs Thomson Microelectronics Verfahren zum Herstellen von Zwischenschicht-Kontakten
US5279990A (en) * 1990-03-02 1994-01-18 Motorola, Inc. Method of making a small geometry contact using sidewall spacers
JPH0437067A (ja) * 1990-05-31 1992-02-07 Canon Inc 半導体素子用電極及び該電極を有する半導体装置及びその製造方法
JPH0438875A (ja) * 1990-06-04 1992-02-10 Toshiba Corp 半導体装置およびその製造方法
JP3170791B2 (ja) * 1990-09-11 2001-05-28 ソニー株式会社 Al系材料膜のエッチング方法
JP2841976B2 (ja) * 1990-11-28 1998-12-24 日本電気株式会社 半導体装置およびその製造方法
JP2660359B2 (ja) * 1991-01-30 1997-10-08 三菱電機株式会社 半導体装置
CA2061119C (en) * 1991-04-19 1998-02-03 Pei-Ing P. Lee Method of depositing conductors in high aspect ratio apertures
US5124780A (en) * 1991-06-10 1992-06-23 Micron Technology, Inc. Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization
US5242860A (en) * 1991-07-24 1993-09-07 Applied Materials, Inc. Method for the formation of tin barrier layer with preferential (111) crystallographic orientation
US5378660A (en) * 1993-02-12 1995-01-03 Applied Materials, Inc. Barrier layers and aluminum contacts

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