KR950000108B1 - 다층 금속 배선방법 - Google Patents
다층 금속 배선방법 Download PDFInfo
- Publication number
- KR950000108B1 KR950000108B1 KR1019910023300A KR910023300A KR950000108B1 KR 950000108 B1 KR950000108 B1 KR 950000108B1 KR 1019910023300 A KR1019910023300 A KR 1019910023300A KR 910023300 A KR910023300 A KR 910023300A KR 950000108 B1 KR950000108 B1 KR 950000108B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- silicide
- via hole
- layer metal
- aluminum
- Prior art date
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
내용 없음.
Description
제 1 내지 3 도는 종래의 다층금속배선 공정도.
제 4 도는 본 발명의 다층금속배선 공정도.
제 5 도는 본 발명의 코스퍼터링(Co-Sputtering)을 위한 장치도.
* 도면의 주요부분에 대한 부호의 설명
11 : 하층금속 12 : 층간절연막
13 : 상층금속 14 : 기판지지대
15 : 웨이퍼 16 : 실리사이드 타겟
17 : 알루미늄 타겟
본 발명은 다층 금속배선 방법에 관한 것으로 특히, 내열 금속 실리사이드를 알루미늄과 동시에 스퍼터링하여 입히므로 실리사이드와 알루미늄의 혼합물에서 실리사이드 격자는 그대로 둔 채 알루미늄만 비아홀 깊은곳을 채우게 하는 공정에 관한 것이다.
16M 이상의 메모리 셀 제조에서 비아(VIA)의 구조는, 하층금속을 형성시킨 후 층간절연물질을 1μm정도 두께로 입히고 하층금속과 상층금속을 연결시키기 위한 비아를 대개 0.7μm 내지 0.4μm정도로 형성한다. 이때 형성된 0.3μ㎡의 정도의 면적에 1μm정도 높이의 홀을 채우기 위해 여러 가지 박막 기술이 이용되고 있다.
종래의 다층 금속 배선 공정을 보면 제 1 도에 도시된 바와 같이, 하층 금속(1)위에 산화막과 같은 층간절연막(2)을 입히고 층간절연막에 비아홀을 형성한다. 그 후 비아홀에 확산 방지 금속(barrier metal)(3)을 입히거나 텅스텐을 화학기상증착 방식으로 입히고 상층 금속(4)으로서 알루미늄(4)을 데포지션하는 방식으로 다층 메탈 구조를 형성하였다.
이러한 방식으로는 상층금속으로서 스텝 커버리지가 불량하여 접촉저항이 불리한 단점이 있다.
또한 종래의 기술로는 제 2 도에 도시한 바와 같이, 하층금속(1) 위에 층간 절연막(2)을 입히고, 상기 절연막(2)에 비아홀을 형성한 후 화학기상 증착법으로 텅스텐(5)을 두껍게(5000∼6000Å)입힌다. (제 2a 도). 이어서 제 2b 도와 같이 텅스텐(5)을 에치백하여 텅스텐 플러그(6)를 형성하고 상층 금속(7)으로서 알루미늄을 입힌다.
이러한 구조에서는 텅스텐 에치백시 산화막이 심하게 손상되며, 공정이 복잡하다는 문제점이 있다.
제 3 도는 종래 기술의 또다른 공정으로서, 하층금속(1) 위에 비아홀을 형성한 후 확산 방지금속(3)을 입히고 상층금속(4)으로서 알루미늄을 입히고(제 3a 도) 500℃로 열처리한다. (제 3b 도).
이러한 공정에서는 스텝 커버리지는 향상되지만, 실리콘 침전으로 인해서 전압인가시 배선이 끊어지는 문제점이 있다.
본 발명은 이러한 종래의 문제점을 해결하기 위한 것으로서, 첨부된 도면 제 4 도 및 제 5 도를 참조하여 상술하면 다음과 같다.
제 4a 도와 같이, 하층금속(11)위에 층간절연물질(12)을 입히고 비아홀을 형성한 후 실리사이드와 알루미늄의 혼합금속으로된 상층금속(13)을 동시에 스퍼터링으로 도포시킨다.
여기서, 실리사이드는 리프렉토리 금속(주기율표 상의 4A족, 5A족, 6A족, 7A족 금속)으로 대치하여 사용할 수도 있다.
계속해서 제 4b 도의 B와 같이 500℃정도로 열처리를 시켜주어 융점이 낮은 알루미늄 원자가 리플로우(Reflow)되면서 비아홀의 깊은 곳으로 흘러 들어가게 하고, 실리사이드 원자는 그대로 남게 하여서 비아홀의 상층금속의 스텝 커버리지를 향상시키게 된다.
제 5 도는 실리사이드와 알루미늄을 코스퍼터링(Co-Sputtering)시키는 장비의 구조도이다. 기판 지지대(14) 위에는 웨이퍼(15)가 놓이고 진공 챔버의 상부에 실리사이드 타켓(17)과 알루미늄 타켓(17)이 놓여서 동시에 웨이퍼 위에 스퍼터링하므로 알루미늄과 실리사이드가 함께 데포지션된다.
이와 같이 본 발명의 메탈 공정을 실시하므로 종래 기술보다 스텝 커버리지 면에서 우수하며, 텅스텐 플러그를 사용했을때에 비해 층간절연물질의 손상이 무시할 수 있을 정도로 적으며, 일렉트로마이그레이션(Electromigration) 면에서 우수하여 신뢰성이 매우 높게되는 효과가 있다.
Claims (3)
- 다층 금속배선 방법에 있어서, 하층 금속위에 층간절연막을 입힌 후 비아홀을 형성하고 실리사이드와 알루미늄의 혼합금속으로 된 상층금속을 코스퍼터링(Co-Sputtering) 방식을 실시하여 동시에 데포지션하는 단계(a)와, 소정의 온도를 열처리 하여 상층금속 중 융점이 낮은 알루미늄 원자가 리플로우되면서 비아홀의 깊은 곳으로 흘러들어가고 실리사이드 원자는 그대로 남아서 상층금속의 스텝 커버리지를 양호하게 하는 단계(b)를 포함하는 다층 금속배선 방법.
- 제 1 항에 있어서, 단계(a)의 실리사이드는 리프렉토리 금속(주기율표 상의 4A족, 5A족, 6A족, 7A족 금속)으로 대치하여 사용되는 것을 특징으로 하는 다층 금속배선 방법.
- 제 1 항에 있어서, 단계(b)의 열처리 온도는 약 500℃인 것을 특징으로 하는 다층 금속배선방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023300A KR950000108B1 (ko) | 1991-12-18 | 1991-12-18 | 다층 금속 배선방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023300A KR950000108B1 (ko) | 1991-12-18 | 1991-12-18 | 다층 금속 배선방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR950000108B1 true KR950000108B1 (ko) | 1995-01-09 |
Family
ID=19325072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910023300A KR950000108B1 (ko) | 1991-12-18 | 1991-12-18 | 다층 금속 배선방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950000108B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7601632B2 (en) | 2006-09-08 | 2009-10-13 | Hynix Semiconductor Inc. | Method of forming a metal line of a semiconductor device |
-
1991
- 1991-12-18 KR KR1019910023300A patent/KR950000108B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7601632B2 (en) | 2006-09-08 | 2009-10-13 | Hynix Semiconductor Inc. | Method of forming a metal line of a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5747360A (en) | Method of metalizing a semiconductor wafer | |
| US5963827A (en) | Method for producing via contacts in a semiconductor device | |
| KR100399417B1 (ko) | 반도체 집적 회로의 제조 방법 | |
| US5443995A (en) | Method for metallizing a semiconductor wafer | |
| US5580823A (en) | Process for fabricating a collimated metal layer and contact structure in a semiconductor device | |
| KR940016626A (ko) | 반도체장치 및 그 제조방법 | |
| JP2000068232A (ja) | 多層ＴｉＮ膜の形成方法 | |
| JPH05304149A (ja) | 半導体装置の製造方法 | |
| JPH09186102A (ja) | 半導体装置の製造方法 | |
| US6391778B1 (en) | Contact/via force fill techniques and resulting structures | |
| US6844627B2 (en) | Metal film semiconductor device and a method for forming the same | |
| US5528081A (en) | High temperature refractory metal contact in silicon integrated circuits | |
| US7224065B2 (en) | Contact/via force fill techniques and resulting structures | |
| JP3200085B2 (ja) | 高密度集積回路用導電層又は構造物の製法及び装置 | |
| KR950000108B1 (ko) | 다층 금속 배선방법 | |
| US5641993A (en) | Semiconductor IC with multilayered Al wiring | |
| US6548398B1 (en) | Production method of semiconductor device and production device therefor | |
| JPH10233444A (ja) | 半導体装置の製造方法 | |
| JP4327407B2 (ja) | 銅配線膜形成方法 | |
| US5350711A (en) | Method of fabricating high temperature refractory metal nitride contact and interconnect structure | |
| KR100237682B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR19990059074A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPH04196122A (ja) | 半導体装置の製造方法 | |
| KR100517353B1 (ko) | 반도체 소자의 장벽금속층 형성방법 | |
| KR100399978B1 (ko) | 반도체소자의베리어금속층형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091222 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |