JP3491237B2 - 半導体装置の積層導電膜構造 - Google Patents

半導体装置の積層導電膜構造

Info

Publication number
JP3491237B2
JP3491237B2 JP26158793A JP26158793A JP3491237B2 JP 3491237 B2 JP3491237 B2 JP 3491237B2 JP 26158793 A JP26158793 A JP 26158793A JP 26158793 A JP26158793 A JP 26158793A JP 3491237 B2 JP3491237 B2 JP 3491237B2
Authority
JP
Japan
Prior art keywords
film
cvd
laminated
conductive film
crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP26158793A
Other languages
English (en)
Other versions
JPH0794515A (ja
Inventor
孝一 溝渕
俊弘 杉浦
Original Assignee
日本テキサス・インスツルメンツ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本テキサス・インスツルメンツ株式会社 filed Critical 日本テキサス・インスツルメンツ株式会社
Priority to JP26158793A priority Critical patent/JP3491237B2/ja
Priority to EP94306999A priority patent/EP0645471B1/en
Priority to US08/312,207 priority patent/US6062869A/en
Priority to DE69421989T priority patent/DE69421989T2/de
Publication of JPH0794515A publication Critical patent/JPH0794515A/ja
Priority to US08/892,736 priority patent/US5990556A/en
Application granted granted Critical
Publication of JP3491237B2 publication Critical patent/JP3491237B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/02—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material
    • C23C28/023—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material only coatings of metal elements only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）などの半導体装置の
積層導電膜（特に、バリヤメタル層を下層膜として有す
るアルミニウム配線）構造に関するものである。
【０００２】
【従来の技術】アルミニウム薄膜を配線材料として用い
る場合、その結晶粒の結晶方位及び結晶粒径が、エレク
トロマイグレーション（以下、ＥＭと略す。）による断
線等の劣化に影響を与えることが知られている。
【０００３】即ち、ＥＭによりアルミニウム配線が断線
に至る寿命（ＥＭ耐性）：ＭＴＦは下記の式１：Ｓ．Ｖ
aidya の式によって経験的に表される。 ＭＴＦ∝（Ｓ／σ2) log (Ｉ111 ／Ｉ200)3 ・・・１ ここで、Ｓ：アルミニウム多結晶の結晶粒径 σ：同結晶粒径のばらつき Ｉ111 ：（111)面のＸ線回折強度 Ｉ200 ：（200)面のＸ線回折強度
【０００４】この式１によれば、結晶粒径が大きいと共
に、そのばらつきが小さく、かつ、結晶粒の結晶配向
（結晶方位が特定の方向に揃う現象）が（111)の結晶方
位に制御されることが、ＥＭ耐性の向上にとって重要で
ある。
【０００５】これまで、アルミニウム配線は図30に示す
ように、単層膜12として半導体基板１上の絶縁層３のコ
ンタクトホール４に被着され、所定の半導体領域22に接
続されて絶縁層３上に導出された構造が採用されてき
た。しかし、こうした単層のアルミニウム配線12ではア
ニール時又は加熱下でアルミニウム原子が半導体基板側
へ拡散してＡｌ−Ｓｉ合金を形成し、図中に示す如きス
パイクアロイ10を生じ易く、これがＰＮ接合11に達して
しまうと、配線12−基板１間が短絡されるという欠点が
ある。これでは、アルミニウム結晶粒を上記のように制
御してもＥＭ耐性は満足しない。
【０００６】そこで、図31に示すように、アルミニウム
膜12の下地に、アルミニウム原子の拡散を防止するバリ
ヤメタル膜13を設け、アルミニウム膜12とバリヤメタル
膜13との積層構造によって配線を形成することが多用さ
れている。
【０００７】例えば、バリヤメタル膜13としてチタンナ
イトライド（ＴｉＮ）を用いることが知られている。こ
れは、ＴｉＮのバリヤ機能と共に、そのＴｉＮの結晶配
向を制御してＡｌの結晶配向を制御するものである。即
ち、ＴｉＮを（111)に結晶配向制御することによって、
Ａｌの結晶配向を（111)面に揃えようとするものであ
り、ＴｉＮとＡｌが同じ面心立方構造：ＦＣＣからなっ
ていて格子定数がＴｉＮで4.2417Å、Ａｌで4.0494Åと
互いに比較的近く、ＴｉＮの（111)結晶面にＡｌの（11
1)結晶面が整合的に成長するという特性を利用してい
る。
【０００８】しかしながら、このＴｉＮ／Ａｌ積層膜
は、次の（１）〜（６）に示す問題点を有している。
【０００９】（１）ＴｉＮを反応性スパッタ法で堆積さ
せるか或いはＴｉのスパッタ後に窒化処理しているが、
いずれの場合も、図32に示すように、スパッタによる堆
積ＴｉＮ又はＴｉ13はコンタクトホール４内への付着性
が特に膜厚の薄いときに悪くなり易く、この状態では上
層に設けるアルミニウム膜の下地（バリヤメタル）とし
ては機能できない。また、膜厚を大きくすると、仮想線
のようにコンタクトホール４上方で付着し合ってコンタ
クトホール４を塞いでしまい、上層のアルミニウム膜を
コンタクトホール４内に被着することができず、コンタ
クト不良を生じ易い。いずれにしても、スパッタ法によ
るために、ステップカバレッジが悪くなる傾向があり、
均一な堆積のための条件に制約がある。
【００１０】（２）ＴｉＮはＮタイプシリコン及びＰタ
イプシリコンとの仕事関数差が大きく異なることから、
ＴｉＮ膜13単独ではシリコン基板（上記では半導体領域
22）との電気接触をとることが難しい。これを改善する
のにＴｉＮ膜13の下地としてＴｉ等の金属膜が必要とな
る。従って、仮にコンタクトホール４にのみＴｉＮを堆
積させる、いわゆる選択形成（Ｓelective−ＴｉＮ）を
行っても、ＴｉＮ単独では電気接触はとれない。
【００１１】（３）また、ＴｉＮをコンタクトホール４
から絶縁層３上に形成する、いわゆるブランケット（Ｂ
lanket）タイプに成膜するときも、ＴｉＮ単独では電気
接触はとれない。
【００１２】（４）アルミニウム膜の下層としてのＴｉ
Ｎ膜13はアルミニウムと同様の（111)面に結晶配向して
いるため、結晶方位が揃いすぎており、アニール時又は
加熱下でアルミニウム原子がＴｉＮ膜中をＴｉＮ結晶粒
界（グレインバウンダリ）に沿って半導体基板側へ拡散
し易く、上述したスパイクアロイが生成することがあ
る。
【００１３】（５）ＴｉＮの結晶配向を（111)面に制御
するのに、その膜形成条件として、反応性スパッタ時に
基板バイアスを制御してＴｉＮを堆積させたり、或いは
スパッタ法で堆積したＴｉをＮ2 中でランプ照射によっ
てランプ窒化するという特殊な条件が必要であり、ま
た、その窒化度によっては結晶配向の再現性が不十分と
なることがある。
【００１４】（６）上記（１）〜（５）の如き問題点
は、コンタクトホールにＴｉＮを被着する場合だけでな
く、上下の配線間を接続する多層配線時の絶縁層のスル
ーホールにＴｉＮを被着する場合、更には、絶縁層上に
配線を引き廻す場合にも、同様に回避することができな
い。
【００１５】上記したＴｉＮ／Ａｌ積層膜以外の積層構
造の配線についても、上記と同様の欠点があり、バリヤ
機能と共に、ＥＭ耐性の十分な積層膜を膜付き良く容易
に形成することが望まれていた。
【００１６】
【発明が解決しようとする課題】本発明の目的は、下層
膜の物性を従来技術とは異なった観点から規定すること
によって上層膜の結晶配向を良好に制御でき、開口（た
とえばコンタクトホール又はスルーホール）を含む絶縁
層上に上述したバリア機能及びＥＭ耐性等の十分な積層
膜を成膜性良く容易に形成できる積層導電膜構造を提供
することにある。
【００１７】
【課題を解決するための手段】本発明の半導体装置の積
層導電膜構造は、第１の導電層上に形成された絶縁膜
と、上記第１の導電層に達するように上記絶縁膜に形成
された開口部と、上記開口部における上記第１の導電層
上及び上記絶縁膜上に形成された第１の導電膜と、上記
第１の導電膜上に形成された第２の導電膜とを有し、上
記第１の導電膜の表面粗さ（Ｒａ）が１００Å以下であ
り、それにより上記第２の導電膜の結晶配向が制御され
ている。
【００１８】本発明者は、特にアルミニウム膜（実際に
は、Ｓｉ及びＣｕを少量含有する合金膜であってよ
い。）を上層膜とする積層膜について種々検討を加えた
結果、下層膜がＴｉＮの如くアルミニウム膜と格子整合
しているものでなくても、下層膜の表面粗さ（Ｒａ）を
100Å以下という特定の範囲に規定することによって、
上層膜の結晶配向（アルミニウム膜であれば（111）
面）を十分に制御できることを見出した。
【００１９】例えば、下層膜として化学的気相成長法で
成膜可能なタングステン（ＣＶＤ−Ｗ）膜を形成する
と、こうしたＣＶＤ−Ｗ膜は結晶構造がアルミニウムと
は異なる体心立方構造：ＢＣＣ（格子定数は 3.165Å）
であって結晶方位が（110)と（200)が混在し、アルミニ
ウム（111)結晶面との間には格子整合がなく、既述した
下層膜の結晶配向制御によるアルミニウムの結晶配向制
御が不可能であるにも拘らず、下層膜としてのＣＶＤ−
Ｗ膜の表面粗さ：Ｒａにアルミニウムの（111)面の結晶
配向が依存することがはじめて確認されたのである。
【００２０】即ち、下層膜としてのＣＶＤ−Ｗ膜の表面
粗さ：Ｒａによって、図１及び図２に示すように、上層
膜のＡｌの（111)面のＸ線回折強度が変化し、ＣＶＤ−
Ｗ膜のＲａを特に 100Å（10nm）以下とすることによっ
てＡｌの（111)面のＸ線回折強度が大きく向上するこ
と、換言すれば、Ａｌの（111)面の結晶配向が増大し、
ＥＭ耐性を十二分に実現することができる。
【００２１】このように、上層膜と結晶面が一致してい
ない下層膜でも、表面粗さ：Ｒａを規定することによっ
て上層の結晶配向を目的のものに制御できることは、従
来技術では想定できない画期的な着想に基づく事実であ
り、特に下層膜をＣＶＤ−Ｗ膜とすれば、その効果は、
次の（ａ）〜（ｆ）に示すように一層顕著なものとな
る。
【００２２】（ａ）下層膜はＣＶＤ（化学的気相成長
法）で成膜されるために、たとえ膜厚が薄くても或いは
厚くても、コンタクトホールやスルーホールに対しても
被着性（ステップカバレッジ）が良好となり、下層膜と
してアルミニウム原子の拡散防止機能（バリヤ機能）と
同時に、コンタクト性が向上する。特に、上層の比抵抗
の低いアルミニウム膜とステップカバレッジ性の良いＣ
ＶＤ−Ｗ膜との優れた各特性を利用して、低抵抗の配線
の形成と層間接続とを同時に実現できることは極めて有
意義である。
【００２３】（ｂ）ＣＶＤ−Ｗを成膜する際に使用可能
な例えばＷＦ6 はシリコンよりも電気陰性度がかなり大
きいために、シリコン基板に対して吸着され易く、シリ
コンから供給される電子によってＷ−Ｆ供給が切断され
易い。これによって、ＷＦ6の熱分解がシリコン表面で
促進され、同表面にＷが堆積し易く、密着性良くＣＶＤ
−Ｗが半導体基板に堆積するので、特に既述した選択形
成に有効であり、その下地は不要である。
【００２４】（ｃ）下層膜であるＣＶＤ−Ｗ膜は、アル
ミニウムと格子整合しないため、既述したＴｉＮ膜でみ
られるようなアルミニウム原子の拡散が結晶粒界に沿っ
て生じることがなく、従って既述したスパイクアロイは
生成せず、バリヤメタルとしての機能が十分となる。
【００２５】（ｄ）ＣＶＤ−Ｗ膜は通常のＣＶＤの成膜
条件で形成可能であり、ＴｉＮ膜の如き特別な処置又は
処理を行うことなく、容易に成膜可能である。しかも、
主としてその表面粗さ（Ｒａ）の制御のみによって上層
膜の配向制御を再現性良く実現することができる。
【００２６】（ｅ）下層膜をＣＶＤで成膜すると、上層
膜の結晶粒の粒径は下地膜の成膜条件（特に、下層膜の
厚さの変化）によってもあまり変化せずに十分な大きさ
に保持され、これもＥＭ耐性を良好にするのに有効とな
る。
【００２７】（ｆ）上記（ａ）〜（ｅ）の効果は、上記
の選択形成及びブランケットタイプの成膜のようにコン
タクトホールに被着する場合だけでなく、多層配線形成
時のスルーホールにも同様に奏することができ、また、
絶縁層上での配線の引き廻しにも有効である。
【００２８】なお、既述したブランケットタイプにＣＶ
Ｄ−Ｗを成膜する場合、ＷＦ6 はＳｉＯ2 と電気陰性度
が近似しているため、ＳｉＯ2 上に密着性良く堆積させ
ることが難しい。このため、下層膜の下地として接着膜
（例えばＴｉ−Ｗ合金膜）を形成しておくことが望まし
い。
【００２９】上記したように、本発明による積層膜は、
下層膜の表面粗さ（Ｒａ）を 100Å以下と特定すること
に著しい特徴を有するが、このようにＲａを特定範囲に
低減させるには、主として次の手段がある。
【００３０】まず、下層膜の膜厚を減らすこと、望まし
くは1000Å以下（100nm 以下）とすることであり、これ
はＣＶＤの条件（例えば成膜時間）を制御することによ
って容易に実現できる。即ち、図１に示すように、ＣＶ
Ｄ−Ｗ膜のＲａを本発明の 100Å以下とするには、ＣＶ
Ｄ−Ｗ膜の膜厚を1000Å以下とすればよいことが分か
る。
【００３１】このようにＣＶＤ−Ｗ膜の膜厚を減少させ
ることができることによって、上記に加えて次の（ｇ）
の効果も得ることができる。 （ｇ）本発明に基いて形成されるＣＶＤ−Ｗ／Ａｌの積
層膜はエッチングによるパターニングが難しいが、ＣＶ
Ｄ−Ｗ膜の厚さを1000Å以下と薄くできるためにエッチ
ングが容易となり、パターニング精度を設計通りに出す
ことができる。
【００３２】下層膜の表面粗さ：Ｒａを制御する他の手
段としては、ＣＶＤによる成膜条件として、次の２通り
の方法を採用することができる。
【００３３】第１に、下層膜と上層膜との積層構造から
なる積層膜を形成するに際して、前記下層膜の構成元素
の化合物ガスを供給し、還元ガス（例えば水素）の供給
律速条件下で分解させ、前記構成元素を化学的に気相成
長させて前記下層膜を形成する方法（以下に、Ｉ．Ｃ．
法と称することがある。）である。
【００３４】第２に、下層膜と上層膜との積層構造から
なる積層膜を形成するに際して、前記下層膜の構成元素
の化合物ガスを供給し、高い反応能力を有する第１の還
元ガス（例えばＳｉＨ4 ）を用いて分解させた後、前記
第１の還元ガスに代わるより低い反応能力を有する第２
の還元ガス（例えばＨ2 ）を用いた表面反応律速条件下
で分解を行い、前記構成元素を化学的に気相成長させて
前記下層膜を形成する方法、即ち、（ＮＵＣ．＋Ｖ．
Ｆ．）法である。
【００３５】即ち、図２に示すように、上記のＩ．Ｃ．
法又は（ＮＵＣ．＋Ｖ．Ｆ．）法によって、成膜された
ＣＶＤ−Ｗ膜の表面粗さ（Ｒａ）を 100Å以下とし、上
層膜の（111)結晶面を制御性良く実現することができ
る。これは、図１に示した傾向に対応している。
【００３６】Ｉ．Ｃ．法は、反応ガスであるＷＦ6 に対
して還元性ガスであるＨ2 をリッチにし、このＨ2 供給
量によって反応速度を律速するものである。（ＮＵＣ．
＋Ｖ．Ｆ．）法は、まずＮＣＵ．法によって還元性ガス
であるＳｉＨ4 の作用でＷＦ6 を分解させて種付けとし
てのＷ膜を堆積させ、この上にＶ．Ｆ．法によって通常
条件下でＷＦ6 を分解させて第２のＷ膜を堆積するもの
である。
【００３７】この（ＮＵＣ．＋Ｖ．Ｆ．）法において
は、Ｖ．Ｆ．法によるＷ膜は表面が荒れ易く、ＮＵＣ．
法では成膜速度が低下し易いため、これらの方法による
各Ｗ膜の膜厚比を制御することが望ましい。ＮＵＣ．法
によるＷ膜の膜厚とＶ．Ｆ．法によるＷ膜の膜厚との比
は、（５：５）〜（３：７）となるようにして下層膜を
成膜することが望ましい。
【００３８】なお、本発明による積層膜において、下層
膜のＲａは 100Å以下とすることが不可欠であるが、更
にＲａを65Å以下（これに対応して、下層膜の膜厚を 5
00Å以下）とすることが望ましい。これは、図１の結果
（但し、Ｖ．Ｆ．法によるもの）から理解できる。ま
た、下層膜の成膜方法も、上記のＩ．Ｃ．法が望ましい
ことは、図２の結果から理解できる。
【００３９】この下層膜のＲａは、ＪＩＳ0601によるも
のであり、次のように定義される（以下、同様）。即
ち、Ｒａ（中心線平均粗さ）は、粗さ曲線からその中心
線方向に測定長さＬをとり、中心線をＸ軸、縦倍率方向
をＹ軸とし、粗さ曲線をｙ＝ｆ（Ｘ）で表したとき、次
式で示される。 Ｒａ＝１／Ｌ ∫｜ｆ（Ｘ）｜ｄｘ また、上記粗さ曲線の測定は、公知のＡＦＭ（原子間力
顕微鏡：デジタル・インスツルメンツ社製ＮＡＮＯ Ｓ
ＣＯＰＥ）を主として用いた。
【００４０】上記した積層膜の結晶配向や結晶粒径につ
いては、公知のＸ線回折法（ＸＲＤ法）やＳＥＭ（走査
型電子顕微鏡）を用いて測定した。
【００４１】また、本発明は、上記した積層膜を半導体
基体上に有する半導体装置も提供するものである。特
に、コンタクトホール又はスルーホールを含む絶縁層上
に積層膜が配線として形成された構造（ブランケットタ
イプ）、或いは、コンタクトホール又はスルーホールに
のみ下層膜が上層膜の下地導体として選択的に形成され
た構造（選択形成タイプ）を有するＤＲＡＭ等の半導体
集積回路装置を提供できる。
【００４２】
【実施例】以下、本発明を実施例について更に詳細に説
明する。
【００４３】本発明による積層膜は、例えば図26に示す
ように、後述の化学的気相成長法によって成膜されたＣ
ＶＤ−Ｗ膜33と公知のスパッタ法、ＣＶＤ法又は蒸着法
で成膜されたアルミニウム膜12との積層構造を基体と
し、更に、ＣＶＤ−Ｗ膜33の下地として公知のスパッタ
法によるＴｉＷ等からなる接着又は密着膜31を有してい
て、コンタクトホール４から絶縁層３上にかけて形成さ
れている。
【００４４】ＣＶＤ−Ｗ膜33は、本発明に基いて、その
表面（アルミニウム膜12との界面）の粗度：Ｒａが 100
Å以下に制御され、その膜厚は1000Å以下である。アル
ミニウム膜12は例えば5000Å〜6000Åの膜厚に形成され
ていて、アロイスパイクの防止やＥＭ耐性向上のために
少量のＳｉ及びＣｕが混合されたアルミニウム合金から
なっている。接着膜31は例えば 600Åの厚さに形成され
ており、Ｔｉ−Ｗ（比抵抗50〜60μΩ−cm）、ＴｉＮ
（比抵抗70〜200 μΩ−cm）、Ｗ（比抵抗〜13μΩ−c
m）等の種々の材質からなっていてよい。
【００４５】次に、ＣＶＤ−Ｗ膜33の成膜方法について
説明するが、これには、Ｉ．Ｃ．法ＮＵＣ．法とＶ．
Ｆ．法との組み合わせ（ＮＵＣ．＋Ｖ．Ｆ．）等があ
る。
【００４６】
【００４７】また、ＴｉＷ膜31及びアルミニウム（Ａｌ
ＳｉＣｕ）膜12の成膜条件は次の通りとする。 ＴｉＷ膜31：圧力＝10mTorr 、温度＝200 ℃、出力＝２
kW、時間＝23sec AlSiCu膜12：前加熱＝200 ℃ 圧力＝７mTorr 、出力＝12kW、時間＝25sec 、但し、ス
パッタ中は加熱せず。
【００４８】そして、これらの各成膜法によって、ＣＶ
Ｄ−Ｗ膜33を種々の膜厚で形成し、この上にＡｌＳｉＣ
ｕ合金膜12を積層し、各種の測定を行った。
【００４９】ＣＶＤ−Ｗ／ＡｌＳｉＣｕ積層薄膜に関し
て、ＣＶＤ−Ｗ膜厚を２ＫÅから0.5KÅまで変化させ、
ＡｌＳｉＣｕスパッタ成膜後、 450℃（Ｈ2 雰囲気）、
30分の熱処理を施したサンプルのＡｌの結晶方位をＸＲ
Ｄ法（θ−２θ法）を用いて調べた結果を図３に示す。
Ａｌ（111)回折強度はＣＶＤ−Ｗ膜が薄くなるにつれ
て、増加する傾向が認められる。ＣＶＤ−Ｗ膜からは
（110)、（200)回折ピークが観察され、（200)回折強度
は膜厚減少とともに小さくなる傾向が認められる。
【００５０】同じサンプルについてＳＥＭを用いてＡｌ
の結晶粒径を測定した結果を図５に、その際のＳＥＭ観
察写真を図６に示す。Ａｌの結晶粒径はＣＶＤ−Ｗ膜厚
に大きく依存せず、0.5KÅのサンプルがやや他に較べて
大きい程度である。
【００５１】ＣＶＤ−Ｗ膜厚を２ＫÅから0.5KÅまで変
化させたサンプル（Ｖ．Ｆ．法の膜）及び、ＣＶＤ−Ｗ
膜厚を固定し（１ＫÅ）、成膜条件を変えて表面粗さを
変化させたサンプルのＳＥＭ写真及びＡＭＦを用いて測
定した中心線平均粗さ（Ｒａ）を図７に示す。ＣＶＤ−
Ｗ膜（Ｖ．Ｆ．法の膜）の表面粗さは、膜厚が減少する
につれて低減する傾向にある。また、同一膜厚において
も膜種を変えることで表面粗さの制御が可能であること
がわかる。
【００５２】図３及び図７の結果から、膜厚を２ＫÅか
ら0.5KÅまで変化させたＣＶＤ−Ｗ膜（Ｖ．Ｆ．法の
膜）の表面粗さと、それらの膜上に成膜し、熱処理を加
えたＡｌＳｉＣｕ膜のＡｌ（111)回折強度との関係を図
１に示す。ＣＶＤ−Ｗ膜厚の減少とともにＣＶＤ−Ｗ膜
の表面粗さが低減し、Ａｌ（111)回折強度は増加する傾
向が認められる。特に、ＣＶＤ−Ｗ膜の膜厚を１ＫÅ以
下（更には0.5KÅ以下）とし、その表面粗さ（Ｒａ）を
100Å以下（更には65Å以下）とすることによって、Ａ
ｌ（111)回折強度が増大することが分かる。
【００５３】ＣＶＤ−Ｗ膜厚を固定し（１ＫÅ）、表面
粗さを変化させた場合のＣＶＤ−Ｗ／ＡｌＳｉＣｕ積層
膜の結晶方位をＸＲＤ（θ−２θ）法を用いて調べた結
果を図４に示す。また、この結果から、ＣＶＤ−Ｗ膜の
表面粗さとＡｌ（111)回折強度の関係を図２に示す。こ
れによれば、ＣＶＤ−Ｗ膜の表面粗さが低減するにつれ
てＡｌ（111)回折強度は増加する傾向が認められる。特
に、成膜方法をＩ．Ｃ．法又は（ＮＵＣ．＋Ｖ．Ｆ．）
法とすることにより、ＣＶＤ−Ｗ膜のＲａを 100Å以下
（更には65Å以下）に設定でき、Ａｌ（111)回折強度が
増大することが分かる。
【００５４】但し、θ−２θ法のみで結晶配向特性を説
明することは難しいので、図８に示すような極点図形法
（Ｓchulz 反射法）によってその配向特性を正確に説明
する。極点測定は、試料の各方向に対する特定の結晶面
の回折強度を求め、ステレオ投影によりその結晶面の極
点の分布密度を回折強度の等高線で表す方法である。正
極点測定では、Schulz反射法を用いる。θ−２θを任意
の結晶面のブラッグアングルに固定して、試料法線回り
の角度δ、水平軸回りの角度αを走査することで、任意
の方位に対する結晶面の回折強度を測定する。
【００５５】図８のデータ、及びこのデータをＴ．Ｄ．
方向の断面でみた図９のデータから、どの試料もＡｌが
（111)に配向していることが分かり、その配向特性はα
＝90度で観察される最大強度の違いから、ＣＶＤ−Ｗ膜
の表面粗さが低減するにつれてＡｌの（111)配向が向上
することが確認された。
【００５６】一方、ＣＶＤ−Ｗ膜とＡｌＳｉＣｕ膜の格
子整合の有無について説明する。ＣＶＤ−Ｗ膜厚を変化
させたサンプルにおいては、ＣＶＤ−Ｗ（200)の回折強
度の相対的な低下とともにＡｌ（111)配向の増加が認め
られたが、膜厚を固定し（１ＫÅ）、成膜条件を変えた
ＣＶＤ−Ｗ膜においては、そのような相関は認められな
かった。Ａｌ結晶は、ＦＣＣ構造で格子定数はａ＝4.04
97Åであり、ＣＶＤ−Ｗ結晶はＢＣＣ構造で格子定数は
ａ＝3.1653Åであるため、ＣＶＤ−Ｗ（200)とＡｌ（11
1)は整合しないことが分かる。
【００５７】以上のことから、ＣＶＤ−Ｗ／ＡｌＳｉＣ
ｕ積層薄膜におけるＡｌ（111)配向はＣＶＤ−Ｗの表面
粗さに依存し、下層の表面の凹凸がＡｌの結晶方位に影
響する。従って、下層のＣＶＤ−Ｗの表面粗さを本発明
に基いて 100Å以下に制御することにより、Ａｌ（111)
配向を制御することが可能であり、ＥＭ耐性等の信頼性
の向上につながる薄膜形成が可能となる。また、Ａｌ
（111)回折強度はＣＶＤ−Ｗ膜が薄くなるにつれて、増
加する傾向が認められた。また、Ａｌの結晶粒径はＣＶ
Ｄ−Ｗ膜厚に大きく依存せず、約１μｍ程度であった。
【００５８】ＣＶＤ−Ｗ膜上にＡｌ合金膜を形成する
際、下層のＣＶＤ−Ｗ膜の表面状態によるＡｌ合金膜の
結晶配向への影響は、図10に模式的に示す如くに考えら
れる。
【００５９】まず、核形成過程において、凝縮された原
子の運動エネルギーの増加につれて、矢印のように配向
を示す。Ｔhornton の報告の通り、配向は表面に平行な
面が最密充填の面になるようにおこる。従って、Ａｌで
は（111)配向が認められる。ＣＶＤ−Ｗにおいて表面粗
さが大きい場合、図の通り、形成された核の結晶方位が
ばらつく。これに対し、平坦な表面では、形成された核
の結晶方位にばらつきはない。
【００６０】核の成長に伴い、連結した結晶粒となる。
結晶粒の成長により粒界の消失が起こり、一方の結晶粒
の方位を示す。結晶粒の成長、粒界消失を繰り返す。Ｃ
ＶＤ−Ｗ上では、核形成時の結晶方位のばらつきを保ち
ながら、結晶粒成長、粒界の消失を繰り返す。これに対
し、平坦な表面では、核形成時の結晶方位のばらつきが
ないため、これを保ちながら、結晶粒成長、粒界消失を
繰り返す。
【００６１】アニールによって結晶成長した後も、初期
の核形成時の結晶方位のばらつきは解消されない。
【００６２】このことから、下層のＣＶＤ−Ｗ膜の表面
はできるだけ平坦であることが理想的であるが、本発明
によるＲａ≦ 100Åの範囲で十分なＡｌ（111)配向は実
現することができる。
【００６３】次に、上記したＣＶＤ−Ｗ／Ａｌの積層膜
について、そのグレインの状態等を観察した結果を図11
〜図23で説明する。
【００６４】ＣＶＤ−ＷとＡｌとの格子整合について、
ＣＶＤ−Ｗ膜は上記のＸＲＤ（θ−２θ法）の結果か
ら、（110)、（200)が共存しており、配向性が悪く、ラ
ンダム方位の多結晶粒に近いと考えられる。このような
ＣＶＤ−Ｗ膜の上にＡｌを積層させた場合、下層のＣＶ
Ｄ−Ｗの方位に整合的に結晶成長するとは考えにくく、
事実、Ｗの結晶構造及び格子定数とＡｌの結晶構造及び
格子定数とを比較した場合、Ｗ（110)や（200)にＡｌ
（111)が整合しないことは明らかである。
【００６５】図11〜図14に示すＴｉＷ／ＣＶＤ−Ｗ／Ａ
ｌＳｉＣｕ（上記した熱処理後のもの）の表面ＴＥＭ写
真を見ると、ＣＶＤ−Ｗ結晶粒とＡｌ結晶粒を同時に観
察することができる。ＣＶＤ−Ｗ膜の結晶粒に比較し、
Ａｌ結晶粒は約５〜10倍程大きい。このことからも、格
子整合がないことが示唆される。
【００６６】次に、Ａｌの表面トポロジーは何によって
律速されるかであるが、図15及び図16に示すように、Ｔ
ＥＭ写真から得られたＡｌ結晶粒径と、ＡＦＭを用いて
観察したＡｌ表面の凹凸を結晶粒とみたてた粒径とが一
致しないことがわかる。Ａｌの表面トポロジーは、Ａｌ
の結晶粒単位の周期ではなく、むしろＣＶＤ−Ｗの結晶
粒径に近い周期をもつことが認められる。従って、Ａｌ
の表面トポロジーは、ＣＶＤ−Ｗ表面の結晶粒による凹
凸を転写するものと考えられる。
【００６７】図11〜図14に示したＴＥＭ写真からはいず
れも明瞭なboundary（粒界）を観察することができる。
これに対し、ＡＦＭ画像（図17）では、boundaryの判別
がやや難しく、grain sizeの測定結果においては平均値
に倍程度の差が認められる。
【００６８】次に、Ａｌ結晶粒径および結晶配向が何に
よって律速されるかであるが、図15〜図17から、ＴｉＷ
（0.6KÅ）／ＣＶＤ−Ｗ(1.5〜3.0KÅ）／ＡｌＳｉＣｕ
（6.0KÅ）においては、ＣＶＤ−Ｗが1.5KÅ→3.0KÅに
増加するにつれてＡｌ結晶粒径が0.94μｍ→0.65μｍに
減少する傾向が認められる。これに対し、図５及び図６
から、ＴｉＷ（0.6KÅ）／ＣＶＤ−Ｗ(0.5〜2.0KÅ）／
ＡｌＳｉＣｕ（5.0KÅ）においては、ＣＶＤ−Ｗが0.5K
Å→2.0KÅに増加してもＡｌ結晶粒径は 1.0μｍ前後で
ほぼ変化は認められなかった。しかし、図1 に示したよ
うに、Ａｌ（111)回折強度は低下する傾向が認められ
た。
【００６９】図18〜図23に示すＡＦＭデータから、ＣＶ
Ｄ−Ｗ膜厚が増加するにつれて表面粗さが増大すること
が分かる。また、ＣＶＤ−Ｗの成膜条件を変化させるこ
とにより、膜厚を一定にしながら、表面粗さを変化させ
ることができることが分かる。
【００７０】以上に示した各実験データから、ＣＶＤ−
Ｗの膜厚によって各特性が概して下記の表−１に示す傾
向で変化するものと考えられる。
【００７１】
【表１】表−１
【００７２】即ち、ＣＶＤ−Ｗの膜厚が2.0KÅ以下に相
当する表面粗さ（Ｒａ＝ 200Å以下）では、Ａｌ結晶粒
径の変化は認められず、Ａｌ(111）配向の増大が認めら
れ、特にＣＶＤ−Ｗの膜厚が1.0KÅ以下（表面粗さＲａ
＝100 Å以下）ではその傾向が顕著である（図１参
照）。これに反し、ＣＶＤ−Ｗの膜厚が2.0KÅを超える
膜厚に相当する表面粗さに対しては、Ａｌ結晶粒径が小
さくなり、かつＡｌ（111)配向も劣化する。
【００７３】なお、ＡｌＳｉＣｕ膜の膜厚変化に対して
結晶配向性がどのように変化するか（ＴｉＷ／ＣＶＤ−
Ｗ／ＡｌＳｉＣｕ膜の結晶配向のＡｌＳｉＣｕ膜厚依存
性）について、図24に示す如きＸ線回折スペクトルが得
られた。
【００７４】これによれば、ＡｌＳｉＣｕの膜厚が増え
るにしたがって、Ａｌ（111)ピークは大きくなることが
観察される。これは、膜厚が増えるにしたがって、結晶
成長が進み、結晶粒径が大きくなり、結晶配向特性が向
上するためと考えられる。
【００７５】次に、本発明に基づく積層膜の実際の特性
評価を説明する。 （１）ＥＭ耐性について：ＣＶＤ−Ｗ膜厚を2.0KÅ→0.
5KÅまで変化させて表面粗さを低減させ、Ａｌ（111)結
晶配向を増加させた場合のＥＭ耐性を次の条件で測定し
た結果、下記の表−２に示すデータ：ＭＴＦ（一般に
は、配線が断線に至るまでの寿命＝平均故障時間を表す
が、配線の抵抗変化がそれぞれ２％、６％、11％となる
までに要する時間で表した。）が得られた。但し、Ａｌ
ＳｉＣｕ上には更にＡＲＣ−ＴｉＷ（フォトエッチング
時のハレーション防止層）を設けた。
【００７６】 サンプル：TiW(0.6KÅ）/CVD-W(0.5〜2.0KÅ）/AlSiCu
(5.0KÅ）/ARC-TIW（0.2KÅ） テスト条件：電流密度＝３×106 Å／cm2 温度＝ 150℃ 積層膜の線幅＝ 2.0μｍ 積層膜の長さ＝10mm
【００７７】
【００７８】この結果から明らかなように、本発明に基
いてＣＶＤ−Ｗの厚さをコントロールしてその表面粗さ
（Ｒａ）を 100Å以下、更には65Å以下とすれば、ＭＴ
Ｆが大きく向上し、ＥＭ耐性が著しく改善されることが
分かる。しかも、ＭＴＦの標準偏差は各条件間で殆ど変
化しない。こうした結果は、既述したＳ．Ｖaidya の式
と定性的に一致したものとみなすことができる。即ち、
ＣＶＤ−Ｗ表面粗さを低減し、Ａｌ（111)結晶配向を増
大させることにより、ＥＭ耐性を向上させることができ
たものと結論する。
【００７９】（２）ＶＩＡ抵抗（コンタクト抵抗）につ
いて：サイズ 0.5μｍのコンタクトホールを設け、本発
明に基づく積層膜によるＶＩＡ抵抗（下層配線はＣＶＤ
−Ｗ）を測定したところ、図25に示すように（図中、Ｇ
−ＣＬＥＡＮとは極低濃度のフッ酸で洗浄したもの）、
ＣＶＤ−Ｗの膜厚を2.0 →0.5KÅの範囲で変化させて
も、ＶＩＡ抵抗は 1.2Ωから 2.1Ωに上昇したにすぎ
ず、その変化に大きな差はなく、本発明によるＣＶＤ−
ＷのＲａ≦100 Å（膜厚では≦1.0KÅ）は抵抗において
も実用可能な範囲内のものであるものと判断される。
【００８０】（３）ステップカバレッジ（段差被覆率）
について：サイズ 0.5μｍのコンタクトホールに対し、
本発明に基づく積層膜を形成したとき、下記の表−３に
示す結果が得られた。
【００８１】
【００８２】この結果から、ＣＶＤ−Ｗの膜厚が２ＫÅ
→0.5KÅと減少すると、段差被覆率は低下する傾向にあ
るが、本発明によるＣＶＤ−ＷのＲａ≦100 Å（膜厚で
は≦1.0kÅ）でも実用的にみて十分なステップカバレッ
ジを示すことが分かる。
【００８３】上述した本発明に基づく積層膜は、図26に
例示するように半導体装置の配線として設けることがで
きる。なお、ここで、仮想線で示すハレーション防止膜
34をＴｉＷ等で形成しておくと、配線のフォトエッチン
グによるパータニング時に、露光光の反射を減少させる
こと（ＴｉＷの場合はＡｌ 100％に対し45％程度の反射
率、ＴｉＮでは15％程度の反射率）ができ、フォトレジ
ストを目的とするパターンに露光でき、結果として配線
のパターニング精度が向上する。そのハレーション防止
膜34は望ましいものであるが、以下の図面では図示省略
している。
【００８４】図27は、本発明に基づく積層膜を設けたＤ
ＲＡＭ（例えば64メガ用）のメモリセルを示すものであ
る。図中の40はＮ+ 型ソース領域（22はＮ+ 型ドレイン
領域）、41はゲート酸化膜、42はポリシリコンゲート電
極、43はＳｉＯ2 層、44はサイドウォール技術によるナ
イトライド膜、45は絶縁層、46は層間絶縁膜、47はスト
レージノード、48は誘電体膜、49はフィールドプレー
ト、50は層間絶縁膜である。
【００８５】このＤＡＲＭは、ソース領域40に接続され
るキャパシタＣがスタック構造からなるが、このキャパ
シタを公知のＲＰＳＴＴ（Ｒeverse Ｐlate Ｓtacked
Ｔreneh)構造としてもよいし、通常のＳＴＴ（Ｓtack
ed in Ｔrench)によりトレンチ溝内にストレージノー
ドポリシリコン−誘電体膜−フィールドプレートの順に
積層した構造としてもよい。
【００８６】そして、本発明に基づく積層膜は、上述し
たブランケットタイプの配線として、ドレイン領域22上
のコンタクトホール４に被着され、層間絶縁膜（ＳｉＯ
2 ）50上にビットラインとして設けられるものである
が、上述した優れた諸特性によって、高集積化されたデ
バイスにとって極めて有効である。
【００８７】図28は、ブランケットタイプとして、本発
明に基づく積層膜からなる配線を絶縁層51上に設けたも
のである。ここでは図示を簡略化したが、絶縁層51下に
は種々の膜又は配線が存在していてもよい。また、上記
積層膜からなる配線を多層配線として用いることがで
き、上層又は下層の配線としてスルーホール（図示省
略）を介して上下の配線間が接続されるようにしてよい
が、このスルーホールに上記積層膜を上層配線として被
着する場合には、図26に示したコンタクトホールへの被
着と同様に形成することができる。
【００８８】本発明に基づく積層膜の下層のＣＶＤ−Ｗ
をブランケットタイプとする場合は、上述したＮＵＣ．
法又は（ＮＵＣ．＋Ｖ．Ｆ．）法が好適である。これ
は、ＳｉＨ4 の供給による上述した種付けにより、コン
タクトホール内の底部、側壁部に均一にＷを成長でき
る。この際、密着性を十分にするため、接着膜31を設け
ることが望ましい。
【００８９】図29は、上述のブランケットタイプと相反
する選択形成の例である。低温(200℃〜300 ℃）、低圧
(100mTorr 〜１mTorr)でＣＶＤ−Ｗを形成すると、ＷＦ
6 は電気陰性度が高く、シリコン上に吸着し、電子置換
を行い易い。このため、ＣＶＤ−Ｗ膜33を直接シリコン
（具体的には、コンタクトホール４の半導体領域22）に
選択的に被着することができる。
【００９０】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
【００９１】例えば、上述した積層膜の積層材料や積層
数をはじめ、その形成条件も種々変化させてよい。ＣＶ
Ｄ−Ｗ以外にも、ＣＶＤ−ＴｉＮやＣＶＤ−Ｔｉ等も成
膜できる。
【００９２】また、本発明による積層膜は、上述した目
的以外にも、積層薄膜構造を使用し、ある特性を得る目
的で上層薄膜の結晶配向制御が必要な場合、下層の表面
粗さを制御することで上層薄膜の結晶配向を制御する他
の用途にも広く適用することができるし、また、デバイ
スも種々のものに適用可能である。
【００９３】
【発明の効果】本発明の半導体装置の積層導電膜構造に
よれば、開口（たとえばコンタクトホール又はスルーホ
ール）を含む絶縁層上に形成する積層導電膜において、
下層膜の表面粗さ（Ｒａ）が１００Å以下であり、これ
によって上層膜の結晶配向が制御されるようにしている
ので、下層膜と上層膜とが格子整合をしていなくても、
上層膜の結晶配向を目的とするもの（アルミニウム膜で
あれば、(111)面）に十分に制御でき、特に、バリア機
能と共にＥＭ耐性等の十分な積層膜を成膜性良く容易に
形成することができる。
【図面の簡単な説明】
【図１】Ｖ．Ｆ法で成膜されたＣＶＤ−Ｗ膜の膜厚によ
るその表面粗さ及び上層膜（Ａｌ合金膜）の（111)Ｘ線
回折強度の変化を示すグラフである。
【図２】各種の方法で成膜されたＣＶＤ−Ｗ膜の表面粗
さ及び上層膜（Ａｌ合金膜）の（111)Ｘ線回折強度の変
化を示すグラフである。
【図３】Ｖ．Ｆ．法で成膜されたＣＶＤ−Ｗを有する積
層膜（ＴｉＷ／ＣＶＤ−Ｗ／ＡｌＳｉＣｕ）のＣＶＤ−
Ｗ膜厚に対するＸ線回折スペクトル図である。
【図４】各種の方法で成膜されたＣＶＤ−Ｗ膜を有する
積層膜（ＴｉＷ／ＣＶＤ−Ｗ／ＡｌＳｉＣｕ）のＣＶＤ
−Ｗ表面粗さに対応するＸ線回折スペクトル図である。
【図５】Ｖ．Ｆ．法で成膜されたＣＶＤ−Ｗ膜を有する
積層膜のＣＶＤ−Ｗ膜の膜厚による上層膜（Ａｌ合金
膜）のＡｌ結晶粒サイズの変化を示すグラフである。
【図６】Ｖ．Ｆ．法で成膜されたＣＶＤ−Ｗ膜を有する
積層膜のＣＶＤ−Ｗ膜の膜厚を変えたときの上層膜（Ａ
ｌ合金膜）のＡｌ結晶粒を示すＳＥＭ写真である。
【図７】各種の方法で成膜されたＣＶＤ−Ｗ膜の表面粗
さを示すＳＥＭ写真及び表面粗さのデータである。
【図８】積層膜のＣＶＤ−Ｗ表面粗さによる極点図形法
によるＸ線回折図である。
【図９】同極点図形でのＴ．Ｄ．方向でみたＸ線回折ス
ペクトル図である。
【図10】ＣＶＤ−Ｗ膜上でのＡｌ結晶粒の成長過程を模
式的に示す説明図である。
【図11】上記積層膜のＴＥＭ写真である。
【図12】上記積層膜のＴＥＭ写真である。
【図13】上記積層膜のＴＥＭ写真である。
【図14】上記積層膜のＴＥＭ写真である。
【図15】上記積層膜のＴＥＭによるＡｌ結晶粒サイズの
分布図である。
【図16】上記積層膜のＡＦＭによるＡｌ結晶粒サイズの
分布図である。
【図17】各種積層膜のＡＦＭによる平面画像である。
【図18】ＣＶＤ−Ｗ膜のＡＦＭによる立体画像である。
【図19】ＣＶＤ−Ｗ膜のＡＦＭによる立体画像である。
【図20】ＣＶＤ−Ｗ膜のＡＦＭによる立体画像である。
【図21】ＣＶＤ−Ｗ膜のＡＦＭによる立体画像である。
【図22】ＣＶＤ−Ｗ膜のＡＦＭによる立体画像である。
【図23】ＣＶＤ−Ｗ膜のＡＦＭによる立体画像である。
【図24】各種積層膜の上層膜（Ａｌ合金膜）の膜厚によ
るＸ線回折スペクトル図である。
【図25】上記積層膜のＣＶＤ−Ｗ膜の膜厚によるＶＩＡ
抵抗（コンタクト抵抗）の変化を示すグラフである。
【図26】上記積層膜を配線（ブランケットタイプ）とし
て形成した半導体装置の概略断面図である。
【図27】同配線をビットラインとするＤＲＡＭのメモリ
セルの断面図である。
【図28】同配線を形成した半導体装置の概略断面図であ
る。
【図29】上記積層膜を配線（ＣＶＤ−Ｗの選択形成タイ
プ）として形成した半導体装置の概略断面図である。
【図30】従来の単層配線を形成した半導体装置の概略断
面図である。
【図31】従来の積層膜を配線として形成した半導体装置
の概略断面図である。
【図32】同配線のステップカバレッジの状態を示す同様
の断面図である。
【符号の説明】
１・・・半導体基板 ３・・・絶縁層（ＳｉＯ2 ） ４・・・コンタクトホール 12・・・Ａｌ合金膜 13・・・ＴｉＮ膜 22・・・半導体領域 31・・・ＴｉＷ膜 33・・・ＣＶＤ−Ｗ膜 34・・・反射防止膜
フロントページの続き (56)参考文献 特開 平５−190542（ＪＰ，Ａ) 特開 平３−225822（ＪＰ，Ａ) 特開 昭63−192248（ＪＰ，Ａ) 特開 平５−152292（ＪＰ，Ａ) 特開 平２−168232（ＪＰ，Ａ) 特開 平６−52742（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の導電層上に形成された絶縁膜と、 上記第１の導電層に達するように上記絶縁膜に形成され
    た開口部と、 上記開口部における上記第１の導電層上及び上記絶縁膜
    上に形成された第１の導電膜と、 上記第１の導電膜上に形成された第２の導電膜と、 を有し、上記第１の導電膜の表面粗さ（Ｒａ）が１００
    Å以下であり、それにより上記第２の導電膜の結晶配向
    が制御されている半導体装置の積層導電膜構造。
  2. 【請求項２】 上記第１の導電膜が化学的気相成長法
    （ＣＶＤ）により形成された金属膜を有する請求項１に
    記載の半導体装置の積層導電膜構造。
  3. 【請求項３】 上記第１の導電膜がＣＶＤ−Ｗ膜であ
    り、上記ＣＶＤ−Ｗ膜の膜厚が１０００Å以下である請
    求項１に記載の半導体装置の積層導電膜構造。
  4. 【請求項４】 上記第１の導電層と上記ＣＶＤ−Ｗ膜と
    の間に形成されたＴｉ−Ｗ膜又はＴｉＮ膜を有する請求
    項３に記載の半導体装置の積層導電膜構造。
  5. 【請求項５】 上記第２の導電膜がＡｌ膜である請求項
    ２、３又は４に記載の半導体装置の積層導電膜構造。
  6. 【請求項６】 上記第２の導電膜がＳｉ及びＣｕを含有
    するＡｌ膜である請求項２、３又は４に記載の半導体装
    置の積層導電膜構造。
  7. 【請求項７】 上記Ａｌ膜が（１１１）面の結晶配向を
    有する請求項５又は６に記載の半導体装置の積層導電膜
    構造。
  8. 【請求項８】 上記第１の導電層が半導体基板の主面に
    形成された不純物拡散層である請求項１、２、３、４、
    ５、６又は７に記載の半導体装置の積層導電膜構造。
JP26158793A 1993-09-24 1993-09-24 半導体装置の積層導電膜構造 Expired - Fee Related JP3491237B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP26158793A JP3491237B2 (ja) 1993-09-24 1993-09-24 半導体装置の積層導電膜構造
EP94306999A EP0645471B1 (en) 1993-09-24 1994-09-26 Stacked thin film assembly and method of forming same
US08/312,207 US6062869A (en) 1993-09-24 1994-09-26 Method of making a stacked thin film assembly
DE69421989T DE69421989T2 (de) 1993-09-24 1994-09-26 Aufgeschichtete Dünnfilm-Zusammenfügung und Verfahren zu ihrer Bildung
US08/892,736 US5990556A (en) 1993-09-24 1997-07-15 Stacked thin film assembly

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26158793A JP3491237B2 (ja) 1993-09-24 1993-09-24 半導体装置の積層導電膜構造

Publications (2)

Publication Number Publication Date
JPH0794515A JPH0794515A (ja) 1995-04-07
JP3491237B2 true JP3491237B2 (ja) 2004-01-26

Family

ID=17363996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26158793A Expired - Fee Related JP3491237B2 (ja) 1993-09-24 1993-09-24 半導体装置の積層導電膜構造

Country Status (4)

Country Link
US (2) US6062869A (ja)
EP (1) EP0645471B1 (ja)
JP (1) JP3491237B2 (ja)
DE (1) DE69421989T2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6195163B1 (en) * 1996-02-05 2001-02-27 Micron Technology, Inc. Reflectance method for evaluating the surface characteristics of opaque materials
US7510961B2 (en) * 1997-02-14 2009-03-31 Micron Technology, Inc. Utilization of energy absorbing layer to improve metal flow and fill in a novel interconnect structure
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
JP2000188292A (ja) * 1998-12-21 2000-07-04 Mitsubishi Electric Corp 半導体装置および製造方法
JP4049124B2 (ja) * 2004-05-18 2008-02-20 セイコーエプソン株式会社 半導体装置の製造方法
US7475964B2 (en) 2004-08-06 2009-01-13 Hewlett-Packard Development Company, L.P. Electrical contact encapsulation
JP2012199520A (ja) * 2011-03-10 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
JP5801221B2 (ja) * 2012-02-22 2015-10-28 株式会社東芝 半導体装置の製造方法および半導体装置
US11209330B2 (en) 2015-03-23 2021-12-28 Rosemount Aerospace Inc. Corrosion resistant sleeve for an air data probe
US11414195B2 (en) 2018-03-23 2022-08-16 Rosemount Aerospace Inc. Surface modified heater assembly
US11002754B2 (en) 2018-11-06 2021-05-11 Rosemount Aerospace Inc. Pitot probe with mandrel and pressure swaged outer shell
US10884014B2 (en) 2019-03-25 2021-01-05 Rosemount Aerospace Inc. Air data probe with fully-encapsulated heater
US11428707B2 (en) 2019-06-14 2022-08-30 Rosemount Aerospace Inc. Air data probe with weld sealed insert
US11624637B1 (en) 2021-10-01 2023-04-11 Rosemount Aerospace Inc Air data probe with integrated heater bore and features
US11662235B2 (en) 2021-10-01 2023-05-30 Rosemount Aerospace Inc. Air data probe with enhanced conduction integrated heater bore and features
US12308309B2 (en) * 2021-11-17 2025-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with integrated metal-insulator-metal capacitors

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2181456B (en) * 1985-10-07 1989-10-25 Gen Electric Depositing metal films on dielectric substrates
US4741928A (en) * 1985-12-27 1988-05-03 General Electric Company Method for selective deposition of tungsten by chemical vapor deposition onto metal and semiconductor surfaces
US4849260A (en) * 1986-06-30 1989-07-18 Nihon Sinku Gijutsu Kabushiki Kaisha Method for selectively depositing metal on a substrate
JP2730144B2 (ja) * 1989-03-07 1998-03-25 住友電気工業株式会社 単結晶ダイヤモンド層形成法
US4923717A (en) * 1989-03-17 1990-05-08 Regents Of The University Of Minnesota Process for the chemical vapor deposition of aluminum
KR970001883B1 (ko) * 1992-12-30 1997-02-18 삼성전자 주식회사 반도체장치 및 그 제조방법
JPH06268083A (ja) * 1993-03-11 1994-09-22 Sony Corp 半導体装置の配線
US5442235A (en) * 1993-12-23 1995-08-15 Motorola Inc. Semiconductor device having an improved metal interconnect structure

Also Published As

Publication number Publication date
EP0645471B1 (en) 1999-12-08
DE69421989T2 (de) 2000-07-20
US5990556A (en) 1999-11-23
US6062869A (en) 2000-05-16
DE69421989D1 (de) 2000-01-13
JPH0794515A (ja) 1995-04-07
EP0645471A1 (en) 1995-03-29

Similar Documents

Publication Publication Date Title
JP3491237B2 (ja) 半導体装置の積層導電膜構造
US6830838B2 (en) Chemical vapor deposition of titanium
EP0735586B1 (en) Semi-conductor structures
US5869901A (en) Semiconductor device having aluminum interconnection and method of manufacturing the same
US5506449A (en) Interconnection structure for semiconductor integrated circuit and manufacture of the same
US6001461A (en) Electronic parts and manufacturing method thereof
US6887353B1 (en) Tailored barrier layer which provides improved copper interconnect electromigration resistance
TW518709B (en) Barrier layer for copper metallization in integrated circuit fabrication
US6218295B1 (en) Semiconductor structure with a titanium aluminum nitride layer and method for fabricating the same
JP3315211B2 (ja) 電子部品
US6045892A (en) Metal wiring structures for integrated circuits including seed layer
US6194295B1 (en) Production of a refractory metal by chemical vapor deposition of a bilayer-stacked tungsten metal
Fiordalice et al. Orientation control of chemical vapor deposition TiN film for barrier applications
US6624073B2 (en) Optimized TaCN thin film diffusion barrier for copper metallization
JP2000124310A (ja) 半導体装置およびその製造方法
JP3328358B2 (ja) 半導体装置の製造方法
US20250157932A1 (en) Low resistance liner
US6509265B1 (en) Process for manufacturing a contact barrier
JP2795277B2 (ja) 半導体装置
TWI323497B (en) Method of fabricating a dual-damascene copper structure
JP2739829B2 (ja) 半導体装置の製造方法
JP3221397B2 (ja) 半導体装置の製造方法
Yoshida et al. Effect of H 2 O partial pressure and temperature during Ti sputtering on texture and electromigration in AlSiCu/Ti/TiN/Ti metallization
JPH0936113A (ja) 半導体装置の製造方法
JP2800818B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031021

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081114

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081114

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091114

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101114

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees