KR100304343B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

본 발명은 도금법으로 하지 표면과의 밀착성이 높고, 일렉트로-마이그레이션 내성이 높은 Cu 배선을 형성하는 방법을 제공한다.
반도체 소자가 형성된 기판의 표면 상에 층간 절연막을 퇴적한다. 층간 절연막에 배선용의 홈을 형성한다. 배선용의 홈의 내면 및 층간 절연막의 표면 상에 Cu 원자의 확산을 방지하는 재료로 된 배리어층을 퇴적한다. 배리어층의 표면 상에 불순물을 포함한 Cu로 된 시드층을 퇴적한다. 시드층 위에 배선용의 홈 내를 완전히 매립하도록 도금법에 의해 Cu로 된 도전층을 퇴적한다. 기판을 가열하여 시드층 내의 불순물을 적어도 시드층과 배리어층과의 계면에 석출시킨다. 층간 절연막의 상면이 노출하기까지 도전층, 시드층 및 배리어층을 제거하고, 표면을 평탄화한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
근년의 대규모 반도체 집적 회로 장치(LSI)에서의 가공 기술의 진보에 따라, 개개의 소자가 미세화되고, 배선도 고밀도화, 다층화, 박막화되고 있다. 이 때문에, 배선에 가하는 응력이나 배선을 흐르는 전류의 밀도는 증가 일로를 걷고 있다. 예를 들어, 전형적인 논리 LSI를 고려한 경우, 0.35㎛의 디자인 룰의 LSI에서는 전원선에 흘리는 전류 밀도가 약 1×105A/cm2인 것에 대해서, 0.25㎛의 디자인 룰의 LSI에서는 3×105A/cm2까지 증가하고, 0.18㎛의 디자인 룰의 LSI에서는 1×106A/cm2 까지 증가한다. 전류 밀도의 증가에 따라, 일렉트로-마이그레이션(electro-migration)에 의한 배선의 파단이 문제가 되어 왔다.
종래, LSI의 배선 재료로서 알루미늄(Al)이 사용되어 왔다. Al에 Cu, Si, Ti, Pd 등의 불순물을 첨가하든지, Al 배선층의 상하를 TiN, Ti, TiW 등의 고융점 금속층으로 끼운 적층 구조로 함으로써, Al 배선의 일렉트로-마이그레이션 내성을 높이고 있었다.
그러나, Al의 저항률에 의존하는 신호 전달 지연이나, Al 배선에 흘릴 수 있는 전류 밀도의 제한으로, Al 배선을 사용하는 것에 한계가 보이고 있다.
Al에 대신하는 배선 재료로서 Cu가 주목되고 있다. Cu의 저항률은 Al의 저항률보다도 약 37% 낮기 때문에, 전기 저항에 기인하는 신호 전달 지연을 저감할 수 있다. 또 Cu는 Al보다도 융점이 높고, 자기 확산 에너지도 크기 때문에, 배선에 흘릴 수 있는 배선 밀도를 Al 배선에 비해서 한자리수 높일 수 있다고 생각된다.
Cu는 드라이에칭에 의한 미세 가공이 곤란하기 때문에, Al 배선의 형성에 사용되어 온 가공 방법을 적용하기가 곤란하다. 그 때문에, 층간 절연막에 배선용의 홈을 형성하고, 이 홈 내에 Cu를 매립하는 다마신(damascene)법이 주목되고 있다. 다마신법으로 Cu 배선을 형성할 경우에는 애스펙트비가 높은 비어홀이나 홈 내를 재현성 좋게 매립할 필요가 있다. 이 매립 방법으로서, 스퍼터링법, 도금법 및 화학 기상 퇴적(CVD)법이 알려져 있다.
스퍼터링법에서는 Cu막을 스퍼터링으로 퇴적한 후, 350℃ 이상의 열처리를 해서 비어홀이나 홈 내를 Cu로 매립한다. 스퍼터링법에서는 애스펙트비가 높은 홈을 재현성 좋게 매립하기가 곤란하기 때문에, 애스펙트비 1∼1.5 정도의 홈의 매립이 한계이다.
CVD법에서는 애스펙트비가 높은 홈을 재현성 좋게 매몰할 수 있지만, 일반적으로 막의 성장 속도가 느리기 때문에, 산출량이 낮고, 생산 비용이 높아질 것으로 예상된다.
도금법에서는 Cu를 도금함으로써 홈 내를 매립한다. 전해 도금법에 의하면, 도금 용액 중의 Cu 이온을 홈의 바닥까지 끌어들일 수 있기 때문에, 애스펙트비가 높은 홈을 재현성 좋게 매립할 수 있다. 또 성막 속도도 비교적 빠르기 때문에, 양산에 적합하다.
그러나 도금법은 습식 프로세스이기 때문에, 일렉트로-마이그레이션 내성이 높은 고품질의 Cu막을 형성하는 것이 곤란하고, 또 하지 표면과의 밀착성도 나쁠 것으로 예상된다.
본 발명의 목적은 하지 표면과의 밀착성이 높고, 일렉트로-마이그레이션 내성이 높은 Cu 배선을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 도금법으로 하지 표면과의 밀착성이 높고, 일렉트로-마이그레이션 내성이 높은 Cu 배선을 형성하는 방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 의한 Cu 배선의 형성 방법을 설명하기 위한 배선층의 단면도(그 중 1).
도 2는 본 발명의 실시예에 의한 Cu 배선의 형성 방법을 설명하기 위한 배선층의 단면도(그 중 2).
도 3은 열처리 전 및 열처리 후의 배리어층, 시드층 및 도전층의 3층 구조의 단면을 모식적으로 나타내는 도면.
도 4는 본 발명의 다른 실시예에 의한 Cu 배선의 형성 방법을 설명하기 위한 배선층의 단면도.
도 5는 본 발명의 실시예 또는 다른 실시예를 적용한 반도체 장치의 단면도.
(부호의 설명)
1, 4, 10, 20, 22, 60A∼60E 층간 절연막
2, 21 하층 배선
3 SiN막
5, 23 비어홀
6, 12, 30 배리어층
7, 13, 31 시드층
8, 14, 32 도전층
8a 도전성 플래그
11, 25 홈
13a 석출 경화형 불순물
15, 35 배선
50 실리콘 기판
51 MOSFET
52 필드 산화막
61A∼61E 배선층
본 발명의 일관점에 의하면, 절연성의 표면을 갖는 기판과, 상기 기판 위에 형성된 배선으로서, 상기 배선이 배리어층과 Cu층과의 적층 구조를 갖고, 상기 배리어층이 상기 Cu층의 Cu 원자의 하지 기판으로의 확산을 방지하는 재료로 형성되고, 상기 배리어층과 Cu층과의 계면에 불순물이 석출하고 있고, 상기 Cu층 내에 상기 계면에 석출하고 있는 불순물과 동일 불순물을 포함하고, 그 불순물 농도가 상기 Cu층과 배리어층과의 계면으로부터 떨어짐에 따라서 낮아지고 있는 상기 배선을 갖는 반도체 장치가 제공된다.
배리어층과 Cu층과의 계면에 불순물이 석출하고 있기 때문에, 배리어층으로의 Cu층의 밀착성을 높일 수 있다. Cu층 내에도 동일한 불순물이 포함되어 있기 때문에, 일렉트로-마이그레이션 내성을 높일 수 있다. Cu층 내에서 배리어층과의 계면으로부터 떨어짐에 따라서 불순물 농도가 낮아지고 있기 때문에, Cu층의 전기 저항의 저하를 억제할 수 있다.
본 발명의 다른 관점에 의하면, 반도체 소자가 형성된 기판의 표면 상에 층간 절연막을 퇴적하는 공정과, 상기 층간 절연막에 배선용의 홈을 형성하는 공정과, 상기 배선용의 홈의 내면 및 상기 층간 절연막의 표면 상에 Cu 원자의 확산을 방지하는 재료로 된 배리어층을 퇴적하는 공정과, 상기 배리어층의 표면 상에 불순물을 포함한 Cu로 된 시드층을 퇴적하는 공정과, 상기 시드층 위에 상기 배선용의 홈 내를 완전히 매립하도록 도금법에 의해 Cu로 된 도전층을 퇴적하는 공정과, 상기 기판을 가열하고, 상기 시드층 내의 불순물을 적어도 상기 시드층과 상기 배리어층과의 계면에 석출되는 공정과, 상기 층간 절연막의 상면이 노출하기까지 상기 도전층, 시드층 및 배리어층을 제거하고, 표면을 평탄화하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 관점에 의하면, 반도체 소자가 형성된 기판의 표면 상에 층간 절연막을 퇴적하는 공정과, 상기 층간 절연막에 배선용의 홈을 형성하는 공정과, 상기 배선용의 홈의 내면 및 상기 층간 절연막의 표면 상에 Cu 원자의 확산을 방지하는 재료로 된 배리어층을 퇴적하는 공정과, 상기 배리어층의 표면 상에 불순물과 Cu로 된 시드층과의 적층 구조를 형성하는 공정과, 상기 적층 구조 위에 상기 배선용의 홈 내를 완전히 매립하도록 도금법에 의해 Cu로 된 도전층을 퇴적하는 공정과, 상기 기판을 가열하고, 상기 불순물을 상기 시드층 내에 확산시켜 적어도 시드층과 상기 배리어층과의 계면에 석출시키는 공정과, 상기 층간 절연막의 상면이 노출하기까지 상기 도전층, 적층 구조 및 배리어층을 제거하고, 표면을 평탄화하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
배리어층과 시드층과의 계면에 불순물을 석출시키기 때문에, 배리어층으로의 시드층의 밀착성을 높일 수 있다. 도전층 내에도 동일한 불순물이 확산하여 도전층의 결정 입계에 석출할 것으로 생각된다. 이 때문에 도전층의 일렉트로-마이그레이션 내성을 높일 수 있다.
(발명의 실시예)
도 1 및 도 2를 참조해서 본 발명의 실시예에 의한 Cu 배선의 형성 방법에 대해서 설명한다.
도 1a에 나타낸 바와 같이, 반도체 기판의 표면 상에 형성된 층간 절연막(1)의 상층부의 일부에 하층 배선(2)이 형성되어 있다. 층간 절연막(1) 및 하층 배선(2)의 표면 상에 두께 30nm의 SiN막(3)을 CVD로 퇴적한다. SiN막(3) 위에 SiO2로 된 두께 500nm의 층간 절연막(4)을 CVD로 퇴적한다. SiN막(3)은 하층 배선(2)을 구성하는 금속 원자가 층간 절연막(4) 내에 확산하는 것을 방지한다.
도 1b에 나타낸 바와 같이, 층간 절연막(4) 및 SiN막(3)에 하층 배선(2)의 표면의 일부를 노출시키는 비어홀(5)을 형성한다. 비어홀(5)의 내면 및 층간 절연막(4)의 표면 상에 TiN으로 된 두께 30nm의 배리어층(6)을 퇴적한다. TiN층(6)의 퇴적은, 예를 들어 Ti 타게트를 사용한 반응성 콜리메이션(collimation) 스퍼터링으로 Ar 가스 유량 10sccm, N2가스 유량 60sccm, 압력 4mTorr, 플라즈마 발생용의 고주파 전력 8kW, 기판 온도 300℃의 조건에서 행한다. 또한 콜리메이션비는 예를 들어 1:1로 한다.
배리어층(6) 위에 불순물로서 Sn을 0.5중량% 포함하는 Cu로 된 두께 50nm의 시드층(7)을 퇴적한다. 시드층(7)의 퇴적은, 예를 들어 불순물로서 Sn을 0.5 중량% 포함하는 Cu 타게트를 사용한 콜리메이션 스퍼터링에 의해, Ar 가스 유량 50sccm, 압력 2.5mTorr, 플라즈마 발생용의 고주파 전력 10kW, 기판 온도 실온의 조건에서 행한다. 콜리메이터의 애스펙트비는, 예를 들어 1:1로 한다.
시드층(7) 위에, 시드층(7)을 전극으로서 사용하고, 전해 도금법에 의해 불순물을 포함하지 않는 Cu로 된 도전층(8)을 퇴적한다. 도전층(8)은 비어홀(5) 내를 완전히 매립할 정도의 두께로 한다. 압력 1000Torr의 Ar과 H2의 혼합 분위기 중에서 온도 400℃에서 15분간의 열처리를 한다.
도 1c에 나타낸 바와 같이, 층간 절연막(4)의 상면이 노출할 때까지 화학 기계 연마(CMP)를 하고, 불필요한 배리어층(6), 시드층(7) 및 도전층(8)을 제거한다. 비어홀(5) 내에만 도전성 플래그(8a)가 남는다.
도 2a에 나타낸 바와 같이, 층간 절연막(4) 및 도전성 플래그(8a)의 표면을 덮도록 SiO2로 된 두께 500nm의 층간 절연막(10)을 퇴적한다. 층간 절연막(10)에 그 전 두께 부분을 관통하는 홈(11)을 형성한다. 홈(11)의 저면의 일부에 도전성 플래그(8a)의 표면이 노출된다.
도 2b에 나타낸 바와 같이, 홈(11) 내를 TiN으로 된 배리어층(12), 불순물로서 Sn을 포함하는 Cu로 된 시드층(13), Cu로 된 도전층(14)으로 완전히 매립한다. 이 매립은 도 1b에서 설명한 배리어층(6), 시드층(7), 도전층(8)의 퇴적 및 도 1c에서 설명한 CMP와 마찬가지의 방법으로 한다. 이와 같이 해서 배리어층(12), 시드층(13) 및 도전층(14)의 3층으로 된 배선(15)이 형성된다. 압력 100Torr의 Ar과 H2의 혼합 분위기 중에서 온도 400℃에서 15분간의 열처리를 한다.
도 3a 및 도 3b는 각각 열처리 전 및 열처리 후의 배리어층(12)으로부터 도전층(14)까지의 3층 구조의 단면을 모식적으로 나타낸 도면이다.
도 3a에 나타낸 바와 같이, 시드층(13) 및 도전층(14)이 복수의 결정 입자로 형성되어 있다. 열처리 전에서는 실온으로 성막한 시드층(13)의 각 결정 입자 내 및 입계에 불순물(13a)이 거의 균일하게 분산되어 있다.
도 3b에 나타낸 바와 같이, 열처리를 하면 시드층(13)과 도전층(14)이 재결정화하여 양자의 명확한 계면이 소멸한다. 동시에 시드층(13)에 포함되어 있던 불순물(13)이 시드층(13)과 배리어층(12)과의 계면 및 시드층(13)과 도전층(14) 내의 결정 입계에 석출된다.
배리어(12)와 시드층(13)과의 계면에 불순물(13a)이 석출하기 때문에, 시드층(13)과 배리어층(12)의 밀착성을 높일 수가 있다.
시드층(13)과 도전층(14)의 결정 입계에 불순물(13a)이 석출하면, 일렉트로-마이그레이션에 의한 Cu 원자의 이동을 방해한다. 이 때문에, 일렉트로-마이그레이션 내성을 높일 수 있다. 예를 들어, 순동의 배선 수명의 활성화 에너지가 0.75eV인 것에 대하여, Sn을 0.5중량% 첨가함으로써 배선 수명의 활성화 에너지가 1.1eV까지 증가하는 것이 보고되어 있다(Mat. Res. Soc. Symp. Proc. Vol.428, p43, 1996). 또한 불순물로서 Zr을 사용함으로써 배선 수명의 활성화 에너지가 1.4eV까지 높아진다는 보고도 있다.
일반적으로 Cu의 일렉트로-마이그레이션은 Al의 경우와 달리 입계 확산보다도 배리어층과의 계면 확산이 지배적이라고 생각되고 있다. 상기 실시예의 방법에 의하면, 도 3b에 나타낸 바와 같이 시드층(13)과 배리어층(12)과의 계면에 우선적으로 불순물(13a)을 석출시킬 수 있다. 이 때문에 시드층(13)과 도전층(14)의 전기 저항의 상승을 억제하고, 또한 일렉트로-마이그레이션 내성을 높일 수 있다.
상기 실시예에서는 도 2b에 나타내는 공정에서 CMP를 한 후에 열처리를 하는 경우를 설명하였지만, CMP를 하기 전에 열처리를 하여도 좋다. 열처리에 의해 시드층(13)과 배리어층(12)과의 밀착성이 높아지기 때문에, CMP시의 배선의 벗겨짐이 억제된다.
다음에, 도 4를 참조해서 다른 실시예에 대해서 설명한다. 상기 실시예에서는 비어홀의 매립과 배선 홈의 매립을 별개로 행하였지만, 다른 실시예에서는 비어홀과 배선 홈을 동시에 매립한다.
도 4a에 나타낸 바와 같이 층간 절연막(20)의 상층부의 일부에 배선(21)이 형성되어 있다. 배선(21) 및 층간 절연막(20)의 표면을 덮도록 SiO2로 된 층간 절연막(22)을 퇴적한다. 층간 절연막(22)의 퇴적은 도 1a에 나타내는 층간 절연막(4)의 퇴적과 마찬가지의 방법으로 한다.
도 4b에 나타낸 바와 같이, 층간 절연막(22)에 배선(21)의 표면의 일부를 노출시키는 비어홀(23)을 형성한다.
도 4c에 나타낸 바와 같이, 층간 절연막(22)에 비어홀(23)과 부분적으로 중첩하는 배선용의 홈(25)을 형성한다. 홈(25)은 층간 절연막(22)의 두께보다도 얕다. 홈(25)의 저면의 일부에 비어홀(23)이 형성된다. 비어홀(23) 및 홈(25)의 형성은, 예를 들어 에칭 가스로서 CF4를 사용한 드라이에칭으로 행한다.
도 4d에 나타낸 바와 같이, 비어홀(23) 및 홈(25)의 내면 및 층간 절연막(22)의 표면 상에 TiN으로 된 배리어층(30), Sn을 0.5중량 % 포함하는 Cu로 된 시드층(31)을 차례로 퇴적한다. 이 퇴적은 도 1b의 배리어층(6) 및 시드층(7)의 퇴적과 마찬가지 방법으로 행한다. 시드층(31) 위에 불순물을 포함하지 않는 Cu로 된 도전층(32)을 퇴적한다. 이 퇴적은 도 1b의 도전층(8)의 퇴적과 마찬가지 방법으로 행한다. 도전층(32)의 퇴적후, 도 1b의 경우와 마찬가지로, 압력 100Torr의 Ar과 H2의 혼합 분위기 중에서 온도 400℃로 15분간의 열처리를 한다.
도 4e에 나타낸 바와 같이, 배리어층(30)으로부터 도전층(32)까지의 적층 구조 중 불필요한 부분을 CMP로 제거하여 표면을 평탄화한다. 비어홀(23) 및 홈(25) 내에만 배리어층(30a), 시드층(31a) 및 도전층(32a)이 남는다. 이와 같이 해서 배리어층(30a), 시드층(31a) 및 도전층(32a)으로 된 배선(35)이 형성된다.
도 4에 나타내는 다른 실시예에서도, 배리어층(30a)과 시드층(31a)과의 계면에 불순물을 석출시키고, 시드층(31a) 및 도전층(32a)의 밀착성 및 일렉트로-마이그레이션 내성을 높일 수 있다.
상기 실시예에서는 도 1b 및 도 4d에서, 배리어층(6, 30)을 콜리메이션 스퍼터링법으로 퇴적하였지만, 그 외의 방법으로 퇴적하여도 좋다. 예를 들어 이온화 스퍼터링, 저압 스퍼터링, 원거리 스퍼터링 등의 지향성이 있는 스퍼터링으로 퇴적하여도 좋다. 또, 배리어층으로서 TiN을 사용한 경우를 설명하였지만, Cu의 확산을 방지할 수 있는 그 외의 재료, 예를 들어 Ta, TaN, W, WN, TiSiN 등을 사용하여도 좋다.
상기 실시예에서는 도 1b 및 도 4d에서, 시드층(7, 31)을 콜리메이션 스퍼터링으로 퇴적하였지만, 그 외의 방법으로 하여도 좋다. 상술한 지향성이 있는 스퍼터링으로 퇴적하여도 좋고, 유기 금속 화합물 기상 퇴적(MOCVD)으로 퇴적하여도 좋다. MOCVD에 의한 퇴적은, 예를 들어 Cu원료로서 Cu(hfac)(tmvs)(구리 헥사플루오로아세틸아세토네토-트리메틸비닐실란), Sn의 원료로서 테트라메틸 주석, 캐리어 가스로서 H2를 사용하고, 기판 온도 170℃, 압력 1Torr, 원료 공급량 0.3g/min, 캐리어 가스 유량 500sccm의 조건으로 할 수가 있다.
또 상기 실시예에서는 도 3a의 시드층(13)에 불순물(13a)로서 Sn을 첨가한 경우를 설명하였지만, Sn 이외의 석출 경화형 불순물, 예를 들어 Cr, Mg, Zr, Pd, Al, Ti, Ag를 첨가하여도 좋다.
또 상기 실시예에서는 도 3a에 나타낸 바와 같이 불순물을 시드층 중에 포함시킨 경우를 설명하였지만, 시드층과 불순물로 된 박층을 적층하여도 좋다. 이 2층을 적층하는 순번은 임의이다.
또 상기 실시예에서는 도 1b 및 도 4d에서, Cu의 도전층(8, 32)을 전해 도금으로 퇴적하는 경우를 설명하였지만, 무전해 도금법으로 퇴적하여도 좋다.
또 상기 실시예에서는 도 1b, 도 2b, 도 4d에서의 열처리를 Ar과 H2의 혼합 분위기에서 하였지만, 이것은 Cu의 산화를 방지하기 위한 것이다. 따라서 이 열처리를 진공 중에서 하여도 좋다. 이 때, 압력을 1×10-3Torr이하로 하는 것이 바람직하다. 또 열처리의 온도는 Cu의 재결정화를 촉진하기 위해서 300℃ 이상으로 하는 것이 바람직하다.
도 5는 상기 실시예에 의한 Cu 배선의 형성 방법을 적용한 반도체 장치의 단면도를 나타낸다. 실리콘 기판(50)의 표면에 필드 산화막(52)이 형성되어 활성 영역이 획정되어 있다. 활성 영역 내에 MOSFET(51)이 형성되어 있다. 이 기판의 표면 상에 5층의 배선층(61A∼61E)이 형성되어 있다. 각 배선층은 각각 층간 절연막(60A∼60E)으로 서로 절연되어 있다. 층간 절연막(60A∼60E)의 각각과 그에 대응하는 배선층(61A∼61E)은 상기 실시예 또는 다른 실시예에 의한 방법으로 형성된다.
각 배선층(61A∼61E)은 도금법으로 퇴적되기 때문에, 높은 산출량을 확보할 수 있다. 또 Al 배선에 비해서 저저항화할 수 있기 때문에, 신호 전달 속도가 빨라 처리 속도의 고속화를 꾀할 수 있다. 또한 높은 일렉트로-마이그레이션 내성을 얻을 수 있기 때문에, 신뢰성을 향상시킬 수 있게 된다.
이상 실시예에 따라서 본 발명을 설명하였지만, 본 발명은 이에 제한되는 것은 아니다. 예를 들어 각종 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, Cu 배선과 배리어층과의 계면에 불순물을 석출시킴으로써, Cu 배선의 밀착성, 일렉트로-마이그레이션 내성을 높일 수 있다.

Claims (15)

  1. 절연성의 표면을 갖는 기판과,
    상기 기판 위에 형성된 배선으로서, 상기 배선이 배리어층과 Cu층과의 적층 구조를 갖고, 상기 배리어층이 상기 Cu층의 Cu 원자의 하지 기판으로의 확산을 방지하는 재료로 형성되고, 상기 배리어층과 Cu층과의 계면에 불순물이 석출되어 있고, 상기 Cu층 내에 상기 계면에 석출되어 있는 불순물과 동일한 불순물을 포함하고, 그 불순물 농도가 상기 Cu층과 배리어층과의 계면으로부터 떨어짐에 따라서 낮아지고 있는 상기 배선
    을 갖는 반도체 장치.
  2. 제 1항에 있어서,
    상기 불순물이 Cr, Mg, Zr, Sn, Pd, Ag, Ti, Al로 된 군으로부터 선택된 적어도 1개의 불순물인 반도체 장치.
  3. 반도체 소자가 형성된 기판의 표면 상에 층간 절연막을 퇴적하는 공정과,
    상기 층간 절연막에 배선용 홈을 형성하는 공정과,
    상기 배선용 홈의 내면 및 상기 층간 절연막의 표면 상에 Cu 원자의 확산을 방지하는 재료로 된 배리어층을 퇴적하는 공정과,
    상기 배리어층의 표면 상에 불순물을 함유한 Cu로 된 시드층을 퇴적하는 공정과,
    상기 시드층 위에 상기 배선용 홈 내를 완전히 매립하도록 도금법에 의해 Cu로 된 도전층을 퇴적하는 공정과,
    상기 기판을 가열하고, 상기 시드층 내의 불순물을 적어도 상기 시드층과 상기 배리어층과의 계면에 석출시키는 공정과,
    상기 층간 절연막의 상면이 노출하기까지 상기 도전층, 시드층 및 배리어층을 제거하고 표면을 평탄화하는 공정
    을 갖는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 평탄화하는 공정을 상기 석출시키는 공정 전에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3항 또는 제 4항에 있어서,
    상기 배선용 홈을 형성하는 공정 전에, 상기 층간 절연막에 상기 층간 절연막을 관통하는 비어홀을 형성하는 공정을 더 포함하고,
    상기 배선용 홈을 형성하는 공정에서, 상기 비어홀과 부분적으로 중첩되도록 상기 층간 절연막의 두께보다도 얕은 상기 홈을 형성하고,
    상기 배리어층을 퇴적하는 공정 및 상기 시드층을 퇴적하는 공정에서, 상기 비어홀의 내면 상에도 상기 배리어층 및 시드층을 퇴적하고,
    상기 도전층을 퇴적하는 공정에서 상기 비어홀 내를 완전히 매립하도록 상기 도전층을 퇴적하는 반도체 장치의 제조 방법.
  6. 제 3항 또한 제 4항에 있어서,
    상기 불순물이 Cr, Mg, Zr, Sn, Pd, Ag, Ti, Al로 된 군으로부터 선택된 적어도 1개의 불순물인 반도체 장치의 제조 방법.
  7. 제 3항 또는 제 4항에 있어서,
    상기 석출시키는 공정에서, 상기 기판을 온도 300℃ 이상으로 가열하는 반도체 장치의 제조 방법.
  8. 제 3항 또는 제 4항에 있어서,
    상기 석출시키는 공정에서, 압력 1×10-3Torr 이하의 진공 중에서 열처리를 하는 반도체 장치의 제조 방법.
  9. 반도체 소자가 형성된 기판의 표면 상에 층간 절연막을 퇴적하는 공정과,
    상기 층간 절연막에 배선용 홈을 형성하는 공정과,
    상기 배선용 홈의 내면 및 상기 층간 절연막의 표면 상에 Cu 원자의 확산을 방지하는 재료로 된 배리어층을 퇴적하는 공정과,
    상기 배리어층의 표면 상에 금속 또는 반도체로 된 불순물과 Cu로 된 시드층과의 적층 구조를 형성하는 공정과,
    상기 적층 구조 위에 상기 배선용 홈 내를 완전히 매립하도록 도금법에 의해 Cu로 된 도전층을 퇴적하는 공정과,
    상기 기판을 가열하고, 상기 불순물층의 원자를 상기 시드층 내에 확산시키고 적어도 상기 시드층과 상기 배리어층과의 계면에 석출시키는 공정과,
    상기 층간 절연막의 상면이 노출하기까지 상기 도전층, 적층 구조 및 배리어층을 제거하여 표면을 평탄화하는 공정
    을 갖는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 적층 구조를 형성하는 공정에서, 상기 불순물층을 퇴적하고, 그 위에 상기 시드층을 퇴적하는 반도체 장치의 제조 방법.
  11. 제 9항 또는 제 10항에 있어서,
    상기 평탄화하는 공정을 상기 석출시키는 공정 전에 행하는 반도체 장치의 제조 방법.
  12. 제 9항 또는 제 10항에 있어서,
    상기 배선용 홈을 형성하는 공정 전에, 또한 상기 층간 절연막에 상기 층간 절연막을 관통하는 비어홀을 형성하는 공정을 포함하고,
    상기 배선용 홈을 형성하는 공정에서 상기 비어홀과 부분적으로 중첩하도록 상기 층간 절연막의 두께보다도 얕은 상기 홈을 형성하고,
    상기 배리어층을 퇴적하는 공정 및 상기 시드층을 퇴적하는 공정에서, 상기 비어홀의 내면 상에도 상기 배리어층 및 시드층을 퇴적하고,
    상기 도전층을 퇴적하는 공정에서 상기 비어홀 내를 완전히 매립하도록 상기 도전층을 퇴적하는 반도체 장치의 제조 방법.
  13. 제 9항 또는 제 10항에 있어서,
    상기 불순물이 Cr, Mg, Zr, Sn, Pd, Ag, TiAl로 된 군에 의해 선택된 적어도 1개의 불순물인 반도체 장치의 제조 방법.
  14. 제 9항 또는 제 10항에 있어서,
    상기 석출시키는 공정에서, 상기 기판을 온도 300℃ 이상으로 가열하는 반도체 장치의 제조 방법.
  15. 제 9항 또는 제 10항에 있어서,
    상기 석출시키는 공정에서, 압력 1×10-3Torr 이하의 진공 중에서 열처리를 하는 반도체 장치의 제조 방법.
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