JP3695606B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係る。
【０００２】
【従来の技術】
半導体装置は、エレクトロニクス製品の高性能化の要請にともない、より高速、高集積化が図られている。それにともない、配線構造あるいはその製造工程では、下記の事項が要求される。
【０００３】
▲１▼コンタクトホールやスルーホールを従来よりもより微細化した場合であっても低抵抗でかつ安定なオーミックコンタクトが実現できること。
【０００４】
▲２▼コンタクトホールやスルーホールといった段差形状のある構造を有していてもその上に形成された層は平坦な構造を有していること。
【０００５】
ところが、従来のスパッタでＡｌ系配線を形成し、パターニングするだけでは、以上の要求にこたえられない。例えば、コンタクトホールやスルーホール内に配線材を堆積して内部を埋め込んでいくと図８に示すようなボイド１０や段差が生じてしまい平坦な表面が達成されない。特にアスペクト比が１以上にあるとかかるボイドの発生は顕著である。
【０００６】
そこで、上記▲１▼、▲２▼の要求に応えるべく、ＣＭＰ（化学機械研磨法）を用いる技術が開発されている。
【０００７】
すなわち、コンタクトホールやスルーホールのパターニング後に、ＴｉＮ等のバリアメタルを薄く設け、さらに、ＣＶＤでＷをＴｉＮ等のバリアメタル上に堆積しコンタクトホールやスルーホール内をＷで埋め込み、次いで、ＣＭＰ（Chemical Mechanical Polishing）により表面を平坦化し、その後、Ａｌ系等の配線を形成し、パターニングする技術である。
【０００８】
かかる技術によれば上記▲１▼や▲２▼の問題は解決される。
【０００９】
しかしながら、これらの方法では、以下の問題点を有している。
【００１０】
▲３▼コンタクトホールやスルーホール内には、Ｗ金属が埋め込まれＡｌやＣｕ等の金属に比べ抵抗が高く、コンタクトやスルーホール部での抵抗が上昇すること。
【００１１】
▲４▼ＷをＣＶＤで形成するコスト、ＣＭＰで平坦化するコストが高いだけでなく、工程が複雑で、又、ＣＭＰ工程でのパーティクルの除去が困難であり、歩留りの問題が深刻でトータルコストが従来に比べて高くなること。
【００１２】
以上述べたように、より簡単な方法で、歩留りよく、これらの工程を実現しなくてはならない。
【００１３】
【発明が解決しようとする課題】
本発明は、上述した技術課題に鑑みなされたものであり、コンタクトホールやスルーホール等の落差の大きな段差を有していたとしても低抵抗でかつ平坦な構造をより簡単に歩留り良く実現する半導体装置及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、コンタクトホール及びスルーホールによる段差を有する表面上に配線が形成される半導体装置において、形成された配線の少なくとも表面層に水素が含まれており、前記コンタクトホールを埋めた配線の上部にスルーホールが形成されていることを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、段差部を有する表面上に配線を有する半導体装置の製造方法において、前記配線はスパッタリングにより形成され、該配線の成膜中または成膜後、大気にさらす工程を経ることなく水素ガス、ラジカル水素もしくはプラズマ水素を含む雰囲気中で１５０〜４５０℃の温度で該配線の熱処理することを特徴とする。
【００１６】
【作用】
本発明者は、配線層の少なくとも表面に水素が添加されていると、コンタクトホールやスルーホールの内部に配線材を堆積して埋め込んでいってもボイドの発生、段差の発生が極めて少なくなることを見いだした。
【００１７】
ボイドや段差の発生が少ないため、従来の平坦化に用いられたＷ成膜及びＣＭＰ処理が不要となり、工程が消滅されるばかりでなく、ＣＰＭ処理でのパーティクル付着の問題もなく、歩留りも高水準となる効果を有している。
【００１８】
さらに、コンタクト部は、低拡大配線材料で形成され、異種材料との接合の問題もなく、低抵抗なコンタクトが実現できる効果も有する。
【００１９】
上記水素の添加は、配線の成膜中行った場合でも成膜後に行った場合でもよい。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施態様について説明するが、本発明は、これらの実施態様に限定されることはなく、本発明の目的が達成されるものであれば構成要素の代替物や相等物への置換はなされても良い。
【００２１】
本発明の対象となる半導体装置の例を図１に示す。なお、本明細書において半導体装置には液晶表示装置その他の配線を有する電子装置全てが含まれる。
【００２２】
図１は、Ｓｉ基板の高濃度不純物層への金属配線のコンタクト領域の断面図である。
【００２３】
図１において、１はＳｉ基板に設けられたＰウエル領域、２は１の内部に設けられたｎ+高濃度領域、３はＢＰＳＧ（ボロンリンドープガラス）等の絶縁層、４はＴｉ薄膜、５は酸素が添加されたＴｉＮ薄膜、６は少なくとも表面層に水素が添加されたＡｌＳｉ配線である。６の配線層は、上記ＡｌＳｉに限定されたものでなく、Ａｌ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＧｅ，Ｃｕ，ＣｕＧｅ等においても有効であることは言うまでもない。
【００２４】
配線６以外は従来の工程で製造すればよい。
【００２５】
例えばＳｉ基板表面に形成されたＰウエル領域１に、高濃度ｎ+領域２を形成するためイオン注入を行う。その後、ＢＰＳＧ膜３を７００ｎｍ程度形成し、９００〜１０００℃でＢＰＳＧ膜３をリフローし平坦化する。
【００２６】
その後、レジスト塗布、フォトリソグラフィー工程を経てコンタクト部７にＲＩＥ（Reactive Ion Etching）により、０．５μｍ程度ののコンタクトホールを形成する。コンタクトホールの形成は異方性ドライエッチングによることなくコンタクトエッチの最初に、等方性モードでラウンドエッチし、その後異方性モードをエッチする構造でも良い事は言うまでもない。
【００２７】
レジスト剥離後、希フッ酸洗浄、低溶存酸素を含む純水によるリンス、乾燥を行う。次いで、成膜装置（例えばスパッタ成膜装置）で、薄膜Ｔｉを約５〜５０ｎｍ形成し、引き続き、ＴｉＮを８０〜２００ｎｍ形成する。ＴｉＮ形成後、ウエハを大気に開放し、ＴｉＮの柱状結晶間を酸化する。さらに、大気開放以外に２００〜５００℃のＮ2もしくは、Ｎ2Ｏ，Ｏ2雰囲気で熱処理するのも良い。
【００２８】
上記ウエハを超高真空スパッタチャンバーに導入し、水素を含有する配線層の成膜を行う。
【００２９】
水素を含有する配線層の形成方法としては、次の二つの方法が好ましい。
【００３０】
第１の方法は、通常の方法による配線の成膜後、水素ガス、ラジカル水素もしくはプラズマ水素を含む雰囲気中で３５０〜４５０℃の温度で該配線の熱処理する方法である。
【００３１】
第２の方法は、水素、ラジカル水素もしくはプラズマ水素のいずれか１種以上を０．１〜１０％含むＡｒ及び／又はＸｅプラズマ中で配線を成膜する方法である。
【００３２】
第１の方法と第２の方法とを交互に行ってもよい。
【００３３】
以下に第１の方法と第２の方法とを詳細に説明する。
【００３４】
（第１の方法）
まず、第１の方法を実施するための装置例を図６に示す。この装置は、バリアメタル成膜チャンバーの他にロードロックチャンバーを解して成膜チャンバーとリフローチャンバーとが接続された３チャンバー構成になっている。
【００３５】
まずウエハはロードロックチャンバーに入り、真空引きがなされる。この時、ロードロックチャンバーのチャンバー表面への水分の付着を防止するため、ウエハが入る時は、ロードロックチャンバーを陽圧とし、高純度のＮ2をパージしながら行う。さらに、ロードロックチャンバー側壁を高温加熱し、水分の付着を防止する工夫がなされていることが望ましい。
【００３６】
なお、ウエハ表面に、水分が付着している場合は、このロードロックチャンバーのサセプター部に、加熱機構が設けられ、表面の水分等が除去されるようになる。
【００３７】
以上のロードロックチャンバーは１０-7〜１０-9Ｔｏｒｒレベルの真空状態に引かれる。この真空状態に到達後、ウエハを成膜チャンバーに導入し、プレスパッタでＴｉＮ表面をクリーニングし配線層（例えば、ＡｌＳｉ層）をＡｒ雰囲気で成膜する。
【００３８】
この成膜時のターゲットは、ＡｌＳｉのみだけでなく、Ａｌ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＧｅ，Ｃｕ，ＣｕＧｅ等でも良い事はいうまでもない。純Ａｌ，純Ｃｕ以外のＳｉ，Ｃｕ，Ｇｅの添加量は０．２〜５ｗｔ％レベルが良く、さらに０．５〜１ｗｔ％が望ましい。特にＧｅ添加が流動化には効果がある。
【００３９】
成膜時のベースプレーシャーは１０-11〜１０-8Ｔｏｒｒと超高真空状態であり、成膜表面の酸化層の形成は、ほとんど生じない。
【００４０】
Ｃｕを添加すると高エレクトロマイグレーション耐圧が実現でき、Ｇｅを添加すると、配線材料の流動性が向上し、良いステップカバレージのコンタクト及びスルーホール形状が得られる。
【００４１】
配線層形成後、ロードロックチャンバーを介してリフローチャンバーに上記ウエハを移動し、Ａｒ＋Ｈ2，Ｎ2＋Ｈ2，Ｈ2，２Ｈ*（水素ラジカル）の雰囲気下で１５０〜４５０℃領域で加熱する。
【００４２】
加熱温度は、３５０℃未満では、配線層は流動化はほとんど観察されなかった。４５０℃を越えると、バリアメタルをＡｌがつきやぶり、コンタクト不良を生じ、実用化が難しい。さらに、２００〜４００℃が好ましく、２５０〜３５０℃がより好ましい。
【００４３】
ただし、バックグランド真空度は１０-7Ｔｏｒｒ以下が好ましい。そのために、排気系ポンプはターボ分子ポンプで行うことが好ましい。このＨ2、ラジカル水素、プラズマ水素を含む雰囲気で上記配線層を熱処理すると、Ｈにより表面の配線層の金属結合力が弱まり、図１の８に示すように、コンタクト部に配線材が流れ込み、良好な平坦性が得らる。水素ラジカルは、リフローチャバーへＮｉチャーブを４００〜５５０℃で加熱し、そこへ水素ガスを流すことにより発生させ導入すればよい。
【００４４】
通常のリフローと異なる点は以下の通りである。
１）超高真空下で成膜からリフローまで処理されており、表面に形成する酸化層が極めて薄くリフローしやすいということ。
２）水素雰囲気により配線層から電子が奪われ、Ａｌ（あるいはＣｕ等）正孔の金属結合が弱まり流動性が向上するということ。
【００４５】
したがって、これらの配線材料には、少なくとも表面層に水素の添加量が内部より高い領域が観測される。
【００４６】
（第２の方法）
第２の方法を実施するための装置例を図７に示す。その装置はバリアメタル成膜室の他に成膜チャンバーを有するロードロックチャンバー＋２チャンバー構成になっている。ウエハをロードロックチャンバーに導入する仕方及び導入後のロードロックチャンバーでの取り扱い方法は第１の方法で述べたものと同様なので記述は省略する。
【００４７】
第１のチャンバーは、バリアメタルであるＴｉ、ＴｉＮ系膜を成膜するための成膜チャンバーである。同一チャンバーによりこれらの膜を成膜してもよいがＴｉ、ＴｉＮそれぞれ独立しておくことも可能であることは言うまでもない。
【００４８】
バリアメタル工程も第１の方法と同様なため説明は省略する。
【００４９】
配線用メタルを成膜を行うためのチャンバーにウエハをローディングし、水素を添加した雰囲気でスパッタを行う。ここでのガスとしてはたとえばＡｒにＨ2を０．１〜１０％添加したガスを放電して立てたプラズマ雰囲気や、ＸｅにＨ2を０．１〜１０％添加したガスを放電した立てたプラズマ雰囲気で成膜することが望ましい。
【００５０】
水素を含む雰囲気下でのスパッタとなるため、ポンプとしてはクライオタイプでなくターボ分子ポンプを用いることが好ましい。
【００５１】
又、ＡｒやＸｅプラズマ雰囲気に０．１〜１０％の水素ラジカルを導入して成膜することも良い。
【００５２】
成膜中に表面のＡｌの結合力は弱まるため、成膜時からコンタクトホールへＡｌが流れ込み、良好な埋め込み配線が実現できる。
【００５３】
ただ、水素の含有量が０．１％未満では、Ａｌメタルの流動化はほとんど観察されなかった。１０％を超えると、特に成膜時には、スパッタレートが低圧し、成膜装置内のスループットが生じた。
【００５４】
この方法で形成した配線材中には、成膜をにＨ2を含む雰囲気下で行っており、水素が微量添加されることが、ＳＩＭＳの測定で判明した。又、Ｈ添加により結晶性が改善され、成膜後、大気中で３００℃で熱処理を行ってもヒロックが発生することはなかった。この方法により成膜とリフローとが、同一のプロセスで行うことができプロセスがより簡単化され、歩止りコストに大きな改善が見られる。
【００５５】
（多層配線構造）
本発明を適用できる多層配線構造を図２に示す。図２はスルーホールに本発明の技術を適応した半導体装置の断面図である。
【００５６】
１１は、一層目の配線表面に形成された反射防止膜でＴｉＮ、ＴａＮ、Ｔａ、Ｔｉ等が好適である。
【００５７】
１２は、層間絶縁層で、たとえばｐ−ＳｉＯとエッチバックされたＳＯＧ層とｐ−ＳｉＯとのサンドイッチ構造、ｐ−ＳｉＯとＴＥＯＳ（Tetraethyl Orthosilicate）系膜とｐ−ＳｉＯとのサンドイッチ構造、ｐ−ＳｉＯとＯ3−ＴＥＯＳとｐ−ＳｉＯ等のサンドイッチ構造等、オーバーハング構造となり、良好なステップカバレージの層間絶縁層が望ましい。
【００５８】
上記層間絶縁層上に、上記第１の方法あるいは第２の方法で配線メタル１３を成膜し、その上層には反射防止膜を形成する。
【００５９】
本例に示す如く、２層目のメタルを平坦な下地絶縁層上に形成できる。これにより、３層、４層と多層配線が複雑なプロセスなく形成でき、かつコンタクトやスルーホール部にＡｌ系、Ｃａ系のメタルが埋め込まれており、これらの領域での抵抗も低くおさえられる。
【００６０】
（半導体装置）
次に、本技術を導入することにより始めて実現できる半導体装置の構造例について図３と図４を用いて説明する。
【００６１】
図３は、ＴＦＴドライバーを用いた反射型表示装置の断面構造である。図３において、２１はガラス基板、２２はＴＦＴのドレイン部、２３はＴＦＴのソース部、２４はＴＦＴのチャネル部、２５はＴＦＴのゲート部、２６はソース、ドレイン部に接続される第１層配線、２７はコンタクト部、２８は第２層配線２９と第１層配線とをつなぐスルーホール部である。
【００６２】
本構造で着目するところは、次の２つのポイントである。
【００６３】
（１）コンタクト２７上でスルーホール２８が設けられている点。通常、コンタクト上は第１層配線を成膜後、段差等が大きく、第２層配線とのスルーホールは十分なコンタクト抵抗が得られない事や信頼性上問題を有している事などから極めて困難でコンタクトからはなれた領域でスルーホールを形成することが使用されている。これによりＤＲＡＭ等に高集積チップを形成する場合、トランジスタサイズより、コンタクトやスルーホールサイズが寄与していた。本技術を用いることにより、コンタクト上の第１層配線の形状が８に示すごとく、ホバーハングがなく、かなり平坦な構造になっており、はじめてこのコンタクト部でスルーホールを形成することが可能になった。これにより、高集積回路を形成できるばかりでなく、液晶表示装置等では、配線領域が削減でき、高開口率が達成できる。
【００６４】
（２）次に着目すべき点は、３０に示す如く、第２層配線層の表面と絶縁層との表面とが一致しており、かつスルーホール部の第２層配線層表面も、３１に示す如く、平坦に形成されている点である。
【００６５】
本構造が達成できるとＭＰＵ等の多層配線が高信頼性で形成できるだけでなく、第３の３１の第２層配線層を光の反射電粒とする表示装置において、高反射率が電極全面で実現できる。さらに、電極表面へのパーティクルの除去も可能なため、高信頼性のある半導体装置が実現できた。
【００６６】
このような構造が何故できるか図４を用いて説明する。
【００６７】
図４（ａ）は、コンタクト部に形成した第１層配線３２の断面図である。３２３は図１の４，５，６等の層から形成される。又は、その上層にＴｉＮ等の反射防止層を設けたもの等が相等する。
【００６８】
図４（ｂ）に示す如く、第１配線層３２上に、ＳｉＯ2系絶縁層３３とＳｉＮ系絶縁層３４を積層する。３３は図２の１２が相当する。
【００６９】
３３と３４は、それぞれエッチ時の選択比がとれるものがあれば特にこの構成に限定されるものでなく、両者を入れ替えても良い。
【００７０】
次に、図４（ｃ）に示す如く、３６の絶縁層を最初にエッチイングし、３６に示す構造体を形成し、続いて３３の絶縁層を３５に示すごとくエッチイングする。この時、８に示すごとく、３２の第１配線層の表面はかなり平坦なため、３５のエッチング時に８の領域にレジスト等が残るようなことはない。
【００７１】
次に、図４（ｄ）に示す如く、第２配線層を本技術により形成する。第２配線層は、３５、３６の溝の中に流れ込み、３７に示す如く、３５、３６の段差でわずかに段差を生じるもののほぼ平坦な第２の配線層が形成できる。
【００７２】
この第２配線層をアルカリ系コロイダルシリカを含むスラリーによりＣＭＰ処理をし、その後、スクラバーとメガソニック純水洗浄を組み合すことにより、図３に示す構造が得られる。
【００７３】
第２層配線として、ＡｌＳｉを用いた時、ＡｌＳｉ表面の光学的反射率は、９５％以上と極めて高いものが得られる。
【００７４】
さらに、ＣＭＰ処理を行った時、第２層配線はまっ平になるためスラリーが溝に付着して洗浄してもとれないような事が生じなかった。これにより上記第２層配線が液晶層に接触しても不純物が液晶層に混入し、焼き付き現象を生じる事もない効果を有している。
【００７５】
（液晶表示装置）
次に、第４実施例について、図５を用いて説明する。図５は、第３実施例の構造を応用した液晶表示装置の断面構造である。
【００７６】
図５において、４１はＳｉ基板、４２はＬＯＣＯＳ絶縁層、４３はウエハ層、４４，４５はＭＯＳＦＥＴのそれぞれのソースドレイン部、４６はＭＯＳＦＥＴのゲート電位、４７はソースドレイン部等に接続される第１層配線層、４８はＴｉ等からなる選択層、４９は各画素電極となる配線層、５０は液晶層で散乱−非散乱を制御するＰＤＬＣ，ＰＮＬＣやゲストホスト型液晶等、反射型に適用できるものであれば良い。
【００７７】
５１は対向基板、５２は対向基板表面に設けられた反射防止膜５１の対向基板の液晶と接する例は、５３に示す如く、反射電極４９と異なる角度を有するように加工されており、その表面には、５４に示す如く、透明電極がある。５５は、対向基板とＳｉ基板とのギャップを形成するシール材料である。
【００７８】
図５では、反射電極への信号書込み、保持をＭＯＳＦＥＴを用いて行ったが、図３に示す如く、ガラス基板上に形成されたＴＦＴであっても良い。
【００７９】
又、さらに、図５では液晶を用いた表示装置の例を示したが、４９の反対電極構造をヒンジにより固定し、電界により上記電極の傾きをつける表示装置、上記電極下にバイメタル材料を配し、バイメタル材に電圧を印加することにより、上記電極を傾けて表示する装置等にも使用できる。
【００８０】
【実施例】
（実施例１）
Ｓｉ基板表面にＰウエル領域１を形成し、このＰウエル領域１にイオン注入により高濃度ｎ+領域２を形成した。
【００８１】
その後、ＢＰＳＧ膜を７００ｎｍにし、９５０℃でＢＰＳＧ膜３をリフローして平坦化した。
【００８２】
その後、レジストを塗布し、フォトリソグラフィーを行うことによりコンタクト部７にＲＩＥにより５μｍ径のコンタクトホールを形成した。
【００８３】
レジスト剥離後、希フッ酸洗浄、低溶存酸素を含む純水によるリンス、乾燥を行った。
【００８４】
次に図６に示す装置のバリアメタル成膜チャンバーにウエハを導入し、スパッタリングによりＴｉ薄膜を約３０ｎｍの厚さに形成し、引き続き、ＴｉＮを１５０ｎｍの厚さに形成した。ＴｉＮ形成後、ウエハを大気に開放し、ＴｉＮの柱状結晶間を酸化した。
【００８５】
次に、ウエハをロードロックチャンバーに入れた。ウエハの導入は、ロードロックチャンバーを陽圧とし、高純度（水分などの不純物濃度１０ｐｐｂ以下）のＮ2をパージしながら行った。さらに、ロードロックチャンバーの側壁を高温加熱し、水分の付着を防止した。
【００８６】
ロードロックチャンバーにウエハを導入した後、１０-9Ｔｏｒｒレベルの真空状態とし、次いで、ウエハを配線成膜チャンバーに導入した。
【００８７】
ウエハを成膜チャンバーに導入後、ＴｉＮ表面を５ｅＶ程度のエネルギーでイオン照射し、表面のクリーニングを行った。
【００８８】
表面のクリーニングによる表面からの水分などの除去後、ＡｌＳｉターゲットを用いてＡｒ雰囲気で配線の成膜を行った。
【００８９】
なお、成膜時のベースプレーシャーは１０-10Ｔｏｒｒと超高真空状態にし、成膜表面の酸化層の形成はほとんど生じないようにした。
【００９０】
この時点における表面は図８に示すようなボイドが認められた。
【００９１】
次に、配線成膜チャンバーで配線層形成後、ロードロックチャンバーを介してリフローチャンバーに上記ウエハを移動し、ターボ分子ポンプでバックグラウンド真空度を１０-7とした後、Ａｒ＋１％Ｈ2の雰囲気下で４３０℃領域で加熱した。
【００９２】
その結果、図１の８に示すように、コンタクト部に配線材が流れ込み、良好な平坦性が得られた。
【００９３】
（実施例２）
本例では、Ｈ2に替え水素ラジカルを用いた。また、その含有量は０．１％とした。
【００９４】
リフローチャバーへＮｉチャーブを５００℃で加熱し、そこへ水素ガスを流すことにより水素ラジカルを発生させてリフローチャンバーに導入した。
【００９５】
他の点は実施例１と同様とした。
【００９６】
本例でも、実施例１と同様良好な平坦性が得られた。
【００９７】
（実施例３）
本例では、水素の添加方法として上述した第２の方法を用いた。
【００９８】
使用した装置は図７に示す、ロードロックチャンバー＋２成膜チャンバー構成になっている。
【００９９】
まず、実施例１と同様の方法で、バリアメタルであるＴｉを形成した。
【０１００】
バリアメタル形成後、配線用メタルを成膜を行うためのチャンバーにウエハをローディングし、Ａｒに水素を添加した雰囲気で放電を行いスパッタリングを行った。水素の添加量は、８％とした。
ここでのガスとしてはたとえばＡｒにＨ2を０．１〜１０％添加したプラズマやＸｅにＨ2を０．１〜１０％添加したプラズマ雰囲気で成膜することが望ましい。
【０１０１】
水素を含む雰囲気下でのスパッタとなるため、ポンプとしてはクライオタイプでなくターボ分子ポンプを用いた。
【０１０２】
この方法で形成した配線材中には、成膜時にＨ2雰囲気下で行っており、水素が微量添加されることが、ＳＩＭＳの測定で判明した。又、Ｈ添加により結晶性が改善され、成膜後、大気中で３００℃で熱処理を行ってもヒロックが発生することはなかった。この方法により成膜とリフローとが、同一のプロセスで行うことができプロセスがより簡単化され、歩止りコストに大きな改善が見られた。
【０１０３】
（実施例４）
次に、第４実施例について、図２を用いて説明する。
【０１０４】
図２は図１の構造上にスルーホールを用いてさらに配線を形成し、多層配線構造としたものである。
【０１０５】
実施例１での配線層６の形成後、配線表面にＴｉＮからなる射防止膜１１を形成した。
【０１０６】
更に層間絶縁層１２を形成後、ＲＩＥ、フォトリソグラフィー技術により０．５μｍ径のスルーホールを形成した。
【０１０７】
次に、図７に示す装置のロードロックチャンバーにウエハを導入した。ウエハの導入は、ロードロックチャンバーを陽圧とし、高純度（水分などの不純物濃度１０ｐｐｂ以下）のＮ2をパージしながら行った。さらに、ロードロックチャンバーの側壁を高温加熱し、水分の付着を防止した。
【０１０８】
ロードロックチャンバーにウエハを導入した後、１０-9Ｔｏｒｒレベルの真空状態とし、次いで、ウエハを配線成膜チャンバーに導入した。
【０１０９】
ウエハを成膜チャンバーに導入後、表面を５ｅＶ程度のエネルギーでイオン照射し、表面のクリーニングを行った。
【０１１０】
表面のクリーニングによる表面からの水分などの除去後、Ｃｕターゲットを用いてＡｒ雰囲気で配線の成膜を行った。
【０１１１】
なお、成膜時のベースプレーシャーは１０-10Ｔｏｒｒと超高真空状態にし、成膜表面の酸化層の形成はほとんど生じないようにした。
【０１１２】
この時点における配線層１３の表面にはボイドが認められた。
【０１１３】
次にロードロックチャンバーを介してリフローチャンバーに上記ウエハを移動し、ターボ分子ポンプでバックグラウンド真空度を１０-7とした後、Ａｒ＋１０％Ｈ2の雰囲気下で４５０℃領域で加熱した。
【０１１４】
その結果、コンタクト部に配線材が流れ込み、良好な平坦性が得られた。
【０１１５】
【発明の効果】
本発明によれば、コンタクトホールやスルーホール等の落差の大きな段差を有していたとしても低抵抗でかつ平坦な構造をより簡単に歩留り良く実現することができる。
【図面の簡単な説明】
【図１】本発明を適用するに好適な半導体装置の構造図である。
【図２】本発明を適用するに好適な多層配線構造の概念図である。
【図３】本発明を適用するに好適なＴＦＴの断面構造図である。
【図４】本発明を適用するに好適なＴＦＴのコンタクト部の形成工程を示す図である。
【図５】本発明を適用するに好適な液晶表示装置の断面構造図である。
【図６】本発明方法を実施するために使用される装置例を示す図である。
【図７】本発明方法を実施するために使用される装置例を示す図である。
【図８】従来技術により製造した半導体装置の構造図である。
【符号の説明】
１ Ｐウエル領域、
２ ｎ+高濃度領域、
３ ＢＰＳＧ（ボロンリンドープガラス）等の絶縁層、
４ Ｔｉ薄膜、
５ ＴｉＮ薄膜、
６ 配線層、
７ コンタクト部、
１１ 反射防止膜、
１２ 層間絶縁層、
２１ ガラス基板、
２２ ＴＦＴのドレイン部、
２３ ＴＦＴのソース部、
２４ ＴＦＴのチャネル部、
２５ ＴＦＴのゲート部、
２６ 第１配線層、
２７ コンタクト部、
２８ スルーホール、
２９ 第２層配線
３２ 第１配線層、
３３ ＳｉＯ2系絶縁層、
３４ ＳｉＮ系絶縁層、
３６ 絶縁層、
４１ Ｓｉ基板、
４２ ＬＯＣＯＳ絶縁層、
４３ ウエハ層、
４４，４５ ソースドレイン部、
４６ ゲート電極、
４７ 第１層配線層、
４８ 選択層、
４９ 各画素電極となる配線層、
５０ 液晶、
５１ 対向基板、
５２ 反射防止膜、
５４ 透明電極、
５５ シール材料。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係る。
【０００２】
【従来の技術】
半導体装置は、エレクトロニクス製品の高性能化の要請にともない、より高速、高集積化が図られている。それにともない、配線構造あるいはその製造工程では、下記の事項が要求される。
【０００３】
▲１▼コンタクトホールやスルーホールを従来よりもより微細化した場合であっても低抵抗でかつ安定なオーミックコンタクトが実現できること。
【０００４】
▲２▼コンタクトホールやスルーホールといった段差形状のある構造を有していてもその上に形成された層は平坦な構造を有していること。
【０００５】
ところが、従来のスパッタでＡｌ系配線を形成し、パターニングするだけでは、以上の要求にこたえられない。例えば、コンタクトホールやスルーホール内に配線材を堆積して内部を埋め込んでいくと図８に示すようなボイド１０や段差が生じてしまい平坦な表面が達成されない。特にアスペクト比が１以上にあるとかかるボイドの発生は顕著である。
【０００６】
そこで、上記▲１▼、▲２▼の要求に応えるべく、ＣＭＰ（化学機械研磨法）を用いる技術が開発されている。
【０００７】
すなわち、コンタクトホールやスルーホールのパターニング後に、ＴｉＮ等のバリアメタルを薄く設け、さらに、ＣＶＤでＷをＴｉＮ等のバリアメタル上に堆積しコンタクトホールやスルーホール内をＷで埋め込み、次いで、ＣＭＰ（Chemical Mechanical Polishing）により表面を平坦化し、その後、Ａｌ系等の配線を形成し、パターニングする技術である。
【０００８】
かかる技術によれば上記▲１▼や▲２▼の問題は解決される。
【０００９】
しかしながら、これらの方法では、以下の問題点を有している。
【００１０】
▲３▼コンタクトホールやスルーホール内には、Ｗ金属が埋め込まれＡｌやＣｕ等の金属に比べ抵抗が高く、コンタクトやスルーホール部での抵抗が上昇すること。
【００１１】
▲４▼ＷをＣＶＤで形成するコスト、ＣＭＰで平坦化するコストが高いだけでなく、工程が複雑で、又、ＣＭＰ工程でのパーティクルの除去が困難であり、歩留りの問題が深刻でトータルコストが従来に比べて高くなること。
【００１２】
以上述べたように、より簡単な方法で、歩留りよく、これらの工程を実現しなくてはならない。
【００１３】
【発明が解決しようとする課題】
本発明は、上述した技術課題に鑑みなされたものであり、コンタクトホールやスルーホール等の落差の大きな段差を有していたとしても低抵抗でかつ平坦な構造をより簡単に歩留り良く実現する半導体装置及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、コンタクトホール及びスルーホールによる段差を有する表面上に配線が形成される半導体装置において、形成された配線の少なくとも表面層に水素が含まれており、前記コンタクトホールを埋めた配線の上部にスルーホールが形成されていることを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、段差部を有する表面上に配線を有する半導体装置の製造方法において、前記配線はスパッタリングにより形成され、該配線の成膜中または成膜後、大気にさらす工程を経ることなく水素ガス、ラジカル水素もしくはプラズマ水素を含む雰囲気中で１５０〜４５０℃の温度で該配線の熱処理することを特徴とする。
【００１６】
【作用】
本発明者は、配線層の少なくとも表面に水素が添加されていると、コンタクトホールやスルーホールの内部に配線材を堆積して埋め込んでいってもボイドの発生、段差の発生が極めて少なくなることを見いだした。
【００１７】
ボイドや段差の発生が少ないため、従来の平坦化に用いられたＷ成膜及びＣＭＰ処理が不要となり、工程が消滅されるばかりでなく、ＣＰＭ処理でのパーティクル付着の問題もなく、歩留りも高水準となる効果を有している。
【００１８】
さらに、コンタクト部は、低拡大配線材料で形成され、異種材料との接合の問題もなく、低抵抗なコンタクトが実現できる効果も有する。
【００１９】
上記水素の添加は、配線の成膜中行った場合でも成膜後に行った場合でもよい。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施態様について説明するが、本発明は、これらの実施態様に限定されることはなく、本発明の目的が達成されるものであれば構成要素の代替物や相等物への置換はなされても良い。
【００２１】
本発明の対象となる半導体装置の例を図１に示す。なお、本明細書において半導体装置には液晶表示装置その他の配線を有する電子装置全てが含まれる。
【００２２】
図１は、Ｓｉ基板の高濃度不純物層への金属配線のコンタクト領域の断面図である。
【００２３】
図１において、１はＳｉ基板に設けられたＰウエル領域、２は１の内部に設けられたｎ+高濃度領域、３はＢＰＳＧ（ボロンリンドープガラス）等の絶縁層、４はＴｉ薄膜、５は酸素が添加されたＴｉＮ薄膜、６は少なくとも表面層に水素が添加されたＡｌＳｉ配線である。６の配線層は、上記ＡｌＳｉに限定されたものでなく、Ａｌ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＧｅ，Ｃｕ，ＣｕＧｅ等においても有効であることは言うまでもない。
【００２４】
配線６以外は従来の工程で製造すればよい。
【００２５】
例えばＳｉ基板表面に形成されたＰウエル領域１に、高濃度ｎ+領域２を形成するためイオン注入を行う。その後、ＢＰＳＧ膜３を７００ｎｍ程度形成し、９００〜１０００℃でＢＰＳＧ膜３をリフローし平坦化する。
【００２６】
その後、レジスト塗布、フォトリソグラフィー工程を経てコンタクト部７にＲＩＥ（Reactive Ion Etching）により、０．５μｍ程度ののコンタクトホールを形成する。コンタクトホールの形成は異方性ドライエッチングによることなくコンタクトエッチの最初に、等方性モードでラウンドエッチし、その後異方性モードをエッチする構造でも良い事は言うまでもない。
【００２７】
レジスト剥離後、希フッ酸洗浄、低溶存酸素を含む純水によるリンス、乾燥を行う。次いで、成膜装置（例えばスパッタ成膜装置）で、薄膜Ｔｉを約５〜５０ｎｍ形成し、引き続き、ＴｉＮを８０〜２００ｎｍ形成する。ＴｉＮ形成後、ウエハを大気に開放し、ＴｉＮの柱状結晶間を酸化する。さらに、大気開放以外に２００〜５００℃のＮ2もしくは、Ｎ2Ｏ，Ｏ2雰囲気で熱処理するのも良い。
【００２８】
上記ウエハを超高真空スパッタチャンバーに導入し、水素を含有する配線層の成膜を行う。
【００２９】
水素を含有する配線層の形成方法としては、次の二つの方法が好ましい。
【００３０】
第１の方法は、通常の方法による配線の成膜後、水素ガス、ラジカル水素もしくはプラズマ水素を含む雰囲気中で３５０〜４５０℃の温度で該配線の熱処理する方法である。
【００３１】
第２の方法は、水素、ラジカル水素もしくはプラズマ水素のいずれか１種以上を０．１〜１０％含むＡｒ及び／又はＸｅプラズマ中で配線を成膜する方法である。
【００３２】
第１の方法と第２の方法とを交互に行ってもよい。
【００３３】
以下に第１の方法と第２の方法とを詳細に説明する。
【００３４】
（第１の方法）
まず、第１の方法を実施するための装置例を図６に示す。この装置は、バリアメタル成膜チャンバーの他にロードロックチャンバーを解して成膜チャンバーとリフローチャンバーとが接続された３チャンバー構成になっている。
【００３５】
まずウエハはロードロックチャンバーに入り、真空引きがなされる。この時、ロードロックチャンバーのチャンバー表面への水分の付着を防止するため、ウエハが入る時は、ロードロックチャンバーを陽圧とし、高純度のＮ2をパージしながら行う。さらに、ロードロックチャンバー側壁を高温加熱し、水分の付着を防止する工夫がなされていることが望ましい。
【００３６】
なお、ウエハ表面に、水分が付着している場合は、このロードロックチャンバーのサセプター部に、加熱機構が設けられ、表面の水分等が除去されるようになる。
【００３７】
以上のロードロックチャンバーは１０-7〜１０-9Ｔｏｒｒレベルの真空状態に引かれる。この真空状態に到達後、ウエハを成膜チャンバーに導入し、プレスパッタでＴｉＮ表面をクリーニングし配線層（例えば、ＡｌＳｉ層）をＡｒ雰囲気で成膜する。
【００３８】
この成膜時のターゲットは、ＡｌＳｉのみだけでなく、Ａｌ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＧｅ，Ｃｕ，ＣｕＧｅ等でも良い事はいうまでもない。純Ａｌ，純Ｃｕ以外のＳｉ，Ｃｕ，Ｇｅの添加量は０．２〜５ｗｔ％レベルが良く、さらに０．５〜１ｗｔ％が望ましい。特にＧｅ添加が流動化には効果がある。
【００３９】
成膜時のベースプレーシャーは１０-11〜１０-8Ｔｏｒｒと超高真空状態であり、成膜表面の酸化層の形成は、ほとんど生じない。
【００４０】
Ｃｕを添加すると高エレクトロマイグレーション耐圧が実現でき、Ｇｅを添加すると、配線材料の流動性が向上し、良いステップカバレージのコンタクト及びスルーホール形状が得られる。
【００４１】
配線層形成後、ロードロックチャンバーを介してリフローチャンバーに上記ウエハを移動し、Ａｒ＋Ｈ2，Ｎ2＋Ｈ2，Ｈ2，２Ｈ*（水素ラジカル）の雰囲気下で１５０〜４５０℃領域で加熱する。
【００４２】
加熱温度は、３５０℃未満では、配線層は流動化はほとんど観察されなかった。４５０℃を越えると、バリアメタルをＡｌがつきやぶり、コンタクト不良を生じ、実用化が難しい。さらに、２００〜４００℃が好ましく、２５０〜３５０℃がより好ましい。
【００４３】
ただし、バックグランド真空度は１０-7Ｔｏｒｒ以下が好ましい。そのために、排気系ポンプはターボ分子ポンプで行うことが好ましい。このＨ2、ラジカル水素、プラズマ水素を含む雰囲気で上記配線層を熱処理すると、Ｈにより表面の配線層の金属結合力が弱まり、図１の８に示すように、コンタクト部に配線材が流れ込み、良好な平坦性が得らる。水素ラジカルは、リフローチャバーへＮｉチャーブを４００〜５５０℃で加熱し、そこへ水素ガスを流すことにより発生させ導入すればよい。
【００４４】
通常のリフローと異なる点は以下の通りである。
１）超高真空下で成膜からリフローまで処理されており、表面に形成する酸化層が極めて薄くリフローしやすいということ。
２）水素雰囲気により配線層から電子が奪われ、Ａｌ（あるいはＣｕ等）正孔の金属結合が弱まり流動性が向上するということ。
【００４５】
したがって、これらの配線材料には、少なくとも表面層に水素の添加量が内部より高い領域が観測される。
【００４６】
（第２の方法）
第２の方法を実施するための装置例を図７に示す。その装置はバリアメタル成膜室の他に成膜チャンバーを有するロードロックチャンバー＋２チャンバー構成になっている。ウエハをロードロックチャンバーに導入する仕方及び導入後のロードロックチャンバーでの取り扱い方法は第１の方法で述べたものと同様なので記述は省略する。
【００４７】
第１のチャンバーは、バリアメタルであるＴｉ、ＴｉＮ系膜を成膜するための成膜チャンバーである。同一チャンバーによりこれらの膜を成膜してもよいがＴｉ、ＴｉＮそれぞれ独立しておくことも可能であることは言うまでもない。
【００４８】
バリアメタル工程も第１の方法と同様なため説明は省略する。
【００４９】
配線用メタルを成膜を行うためのチャンバーにウエハをローディングし、水素を添加した雰囲気でスパッタを行う。ここでのガスとしてはたとえばＡｒにＨ2を０．１〜１０％添加したガスを放電して立てたプラズマ雰囲気や、ＸｅにＨ2を０．１〜１０％添加したガスを放電した立てたプラズマ雰囲気で成膜することが望ましい。
【００５０】
水素を含む雰囲気下でのスパッタとなるため、ポンプとしてはクライオタイプでなくターボ分子ポンプを用いることが好ましい。
【００５１】
又、ＡｒやＸｅプラズマ雰囲気に０．１〜１０％の水素ラジカルを導入して成膜することも良い。
【００５２】
成膜中に表面のＡｌの結合力は弱まるため、成膜時からコンタクトホールへＡｌが流れ込み、良好な埋め込み配線が実現できる。
【００５３】
ただ、水素の含有量が０．１％未満では、Ａｌメタルの流動化はほとんど観察されなかった。１０％を超えると、特に成膜時には、スパッタレートが低圧し、成膜装置内のスループットが生じた。
【００５４】
この方法で形成した配線材中には、成膜をにＨ2を含む雰囲気下で行っており、水素が微量添加されることが、ＳＩＭＳの測定で判明した。又、Ｈ添加により結晶性が改善され、成膜後、大気中で３００℃で熱処理を行ってもヒロックが発生することはなかった。この方法により成膜とリフローとが、同一のプロセスで行うことができプロセスがより簡単化され、歩止りコストに大きな改善が見られる。
【００５５】
（多層配線構造）
本発明を適用できる多層配線構造を図２に示す。図２はスルーホールに本発明の技術を適応した半導体装置の断面図である。
【００５６】
１１は、一層目の配線表面に形成された反射防止膜でＴｉＮ、ＴａＮ、Ｔａ、Ｔｉ等が好適である。
【００５７】
１２は、層間絶縁層で、たとえばｐ−ＳｉＯとエッチバックされたＳＯＧ層とｐ−ＳｉＯとのサンドイッチ構造、ｐ−ＳｉＯとＴＥＯＳ（Tetraethyl Orthosilicate）系膜とｐ−ＳｉＯとのサンドイッチ構造、ｐ−ＳｉＯとＯ3−ＴＥＯＳとｐ−ＳｉＯ等のサンドイッチ構造等、オーバーハング構造となり、良好なステップカバレージの層間絶縁層が望ましい。
【００５８】
上記層間絶縁層上に、上記第１の方法あるいは第２の方法で配線メタル１３を成膜し、その上層には反射防止膜を形成する。
【００５９】
本例に示す如く、２層目のメタルを平坦な下地絶縁層上に形成できる。これにより、３層、４層と多層配線が複雑なプロセスなく形成でき、かつコンタクトやスルーホール部にＡｌ系、Ｃａ系のメタルが埋め込まれており、これらの領域での抵抗も低くおさえられる。
【００６０】
（半導体装置）
次に、本技術を導入することにより始めて実現できる半導体装置の構造例について図３と図４を用いて説明する。
【００６１】
図３は、ＴＦＴドライバーを用いた反射型表示装置の断面構造である。図３において、２１はガラス基板、２２はＴＦＴのドレイン部、２３はＴＦＴのソース部、２４はＴＦＴのチャネル部、２５はＴＦＴのゲート部、２６はソース、ドレイン部に接続される第１層配線、２７はコンタクト部、２８は第２層配線２９と第１層配線とをつなぐスルーホール部である。
【００６２】
本構造で着目するところは、次の２つのポイントである。
【００６３】
（１）コンタクト２７上でスルーホール２８が設けられている点。通常、コンタクト上は第１層配線を成膜後、段差等が大きく、第２層配線とのスルーホールは十分なコンタクト抵抗が得られない事や信頼性上問題を有している事などから極めて困難でコンタクトからはなれた領域でスルーホールを形成することが使用されている。これによりＤＲＡＭ等に高集積チップを形成する場合、トランジスタサイズより、コンタクトやスルーホールサイズが寄与していた。本技術を用いることにより、コンタクト上の第１層配線の形状が８に示すごとく、ホバーハングがなく、かなり平坦な構造になっており、はじめてこのコンタクト部でスルーホールを形成することが可能になった。これにより、高集積回路を形成できるばかりでなく、液晶表示装置等では、配線領域が削減でき、高開口率が達成できる。
【００６４】
（２）次に着目すべき点は、３０に示す如く、第２層配線層の表面と絶縁層との表面とが一致しており、かつスルーホール部の第２層配線層表面も、３１に示す如く、平坦に形成されている点である。
【００６５】
本構造が達成できるとＭＰＵ等の多層配線が高信頼性で形成できるだけでなく、第３の３１の第２層配線層を光の反射電粒とする表示装置において、高反射率が電極全面で実現できる。さらに、電極表面へのパーティクルの除去も可能なため、高信頼性のある半導体装置が実現できた。
【００６６】
このような構造が何故できるか図４を用いて説明する。
【００６７】
図４（ａ）は、コンタクト部に形成した第１層配線３２の断面図である。３２３は図１の４，５，６等の層から形成される。又は、その上層にＴｉＮ等の反射防止層を設けたもの等が相等する。
【００６８】
図４（ｂ）に示す如く、第１配線層３２上に、ＳｉＯ2系絶縁層３３とＳｉＮ系絶縁層３４を積層する。３３は図２の１２が相当する。
【００６９】
３３と３４は、それぞれエッチ時の選択比がとれるものがあれば特にこの構成に限定されるものでなく、両者を入れ替えても良い。
【００７０】
次に、図４（ｃ）に示す如く、３６の絶縁層を最初にエッチイングし、３６に示す構造体を形成し、続いて３３の絶縁層を３５に示すごとくエッチイングする。この時、８に示すごとく、３２の第１配線層の表面はかなり平坦なため、３５のエッチング時に８の領域にレジスト等が残るようなことはない。
【００７１】
次に、図４（ｄ）に示す如く、第２配線層を本技術により形成する。第２配線層は、３５、３６の溝の中に流れ込み、３７に示す如く、３５、３６の段差でわずかに段差を生じるもののほぼ平坦な第２の配線層が形成できる。
【００７２】
この第２配線層をアルカリ系コロイダルシリカを含むスラリーによりＣＭＰ処理をし、その後、スクラバーとメガソニック純水洗浄を組み合すことにより、図３に示す構造が得られる。
【００７３】
第２層配線として、ＡｌＳｉを用いた時、ＡｌＳｉ表面の光学的反射率は、９５％以上と極めて高いものが得られる。
【００７４】
さらに、ＣＭＰ処理を行った時、第２層配線はまっ平になるためスラリーが溝に付着して洗浄してもとれないような事が生じなかった。これにより上記第２層配線が液晶層に接触しても不純物が液晶層に混入し、焼き付き現象を生じる事もない効果を有している。
【００７５】
（液晶表示装置）
次に、第４実施例について、図５を用いて説明する。図５は、第３実施例の構造を応用した液晶表示装置の断面構造である。
【００７６】
図５において、４１はＳｉ基板、４２はＬＯＣＯＳ絶縁層、４３はウエハ層、４４，４５はＭＯＳＦＥＴのそれぞれのソースドレイン部、４６はＭＯＳＦＥＴのゲート電位、４７はソースドレイン部等に接続される第１層配線層、４８はＴｉ等からなる選択層、４９は各画素電極となる配線層、５０は液晶層で散乱−非散乱を制御するＰＤＬＣ，ＰＮＬＣやゲストホスト型液晶等、反射型に適用できるものであれば良い。
【００７７】
５１は対向基板、５２は対向基板表面に設けられた反射防止膜５１の対向基板の液晶と接する例は、５３に示す如く、反射電極４９と異なる角度を有するように加工されており、その表面には、５４に示す如く、透明電極がある。５５は、対向基板とＳｉ基板とのギャップを形成するシール材料である。
【００７８】
図５では、反射電極への信号書込み、保持をＭＯＳＦＥＴを用いて行ったが、図３に示す如く、ガラス基板上に形成されたＴＦＴであっても良い。
【００７９】
又、さらに、図５では液晶を用いた表示装置の例を示したが、４９の反対電極構造をヒンジにより固定し、電界により上記電極の傾きをつける表示装置、上記電極下にバイメタル材料を配し、バイメタル材に電圧を印加することにより、上記電極を傾けて表示する装置等にも使用できる。
【００８０】
【実施例】
（実施例１）
Ｓｉ基板表面にＰウエル領域１を形成し、このＰウエル領域１にイオン注入により高濃度ｎ+領域２を形成した。
【００８１】
その後、ＢＰＳＧ膜を７００ｎｍにし、９５０℃でＢＰＳＧ膜３をリフローして平坦化した。
【００８２】
その後、レジストを塗布し、フォトリソグラフィーを行うことによりコンタクト部７にＲＩＥにより５μｍ径のコンタクトホールを形成した。
【００８３】
レジスト剥離後、希フッ酸洗浄、低溶存酸素を含む純水によるリンス、乾燥を行った。
【００８４】
次に図６に示す装置のバリアメタル成膜チャンバーにウエハを導入し、スパッタリングによりＴｉ薄膜を約３０ｎｍの厚さに形成し、引き続き、ＴｉＮを１５０ｎｍの厚さに形成した。ＴｉＮ形成後、ウエハを大気に開放し、ＴｉＮの柱状結晶間を酸化した。
【００８５】
次に、ウエハをロードロックチャンバーに入れた。ウエハの導入は、ロードロックチャンバーを陽圧とし、高純度（水分などの不純物濃度１０ｐｐｂ以下）のＮ2をパージしながら行った。さらに、ロードロックチャンバーの側壁を高温加熱し、水分の付着を防止した。
【００８６】
ロードロックチャンバーにウエハを導入した後、１０-9Ｔｏｒｒレベルの真空状態とし、次いで、ウエハを配線成膜チャンバーに導入した。
【００８７】
ウエハを成膜チャンバーに導入後、ＴｉＮ表面を５ｅＶ程度のエネルギーでイオン照射し、表面のクリーニングを行った。
【００８８】
表面のクリーニングによる表面からの水分などの除去後、ＡｌＳｉターゲットを用いてＡｒ雰囲気で配線の成膜を行った。
【００８９】
なお、成膜時のベースプレーシャーは１０-10Ｔｏｒｒと超高真空状態にし、成膜表面の酸化層の形成はほとんど生じないようにした。
【００９０】
この時点における表面は図８に示すようなボイドが認められた。
【００９１】
次に、配線成膜チャンバーで配線層形成後、ロードロックチャンバーを介してリフローチャンバーに上記ウエハを移動し、ターボ分子ポンプでバックグラウンド真空度を１０-7とした後、Ａｒ＋１％Ｈ2の雰囲気下で４３０℃領域で加熱した。
【００９２】
その結果、図１の８に示すように、コンタクト部に配線材が流れ込み、良好な平坦性が得られた。
【００９３】
（実施例２）
本例では、Ｈ2に替え水素ラジカルを用いた。また、その含有量は０．１％とした。
【００９４】
リフローチャバーへＮｉチャーブを５００℃で加熱し、そこへ水素ガスを流すことにより水素ラジカルを発生させてリフローチャンバーに導入した。
【００９５】
他の点は実施例１と同様とした。
【００９６】
本例でも、実施例１と同様良好な平坦性が得られた。
【００９７】
（実施例３）
本例では、水素の添加方法として上述した第２の方法を用いた。
【００９８】
使用した装置は図７に示す、ロードロックチャンバー＋２成膜チャンバー構成になっている。
【００９９】
まず、実施例１と同様の方法で、バリアメタルであるＴｉを形成した。
【０１００】
バリアメタル形成後、配線用メタルを成膜を行うためのチャンバーにウエハをローディングし、Ａｒに水素を添加した雰囲気で放電を行いスパッタリングを行った。水素の添加量は、８％とした。
ここでのガスとしてはたとえばＡｒにＨ2を０．１〜１０％添加したプラズマやＸｅにＨ2を０．１〜１０％添加したプラズマ雰囲気で成膜することが望ましい。
【０１０１】
水素を含む雰囲気下でのスパッタとなるため、ポンプとしてはクライオタイプでなくターボ分子ポンプを用いた。
【０１０２】
この方法で形成した配線材中には、成膜時にＨ2雰囲気下で行っており、水素が微量添加されることが、ＳＩＭＳの測定で判明した。又、Ｈ添加により結晶性が改善され、成膜後、大気中で３００℃で熱処理を行ってもヒロックが発生することはなかった。この方法により成膜とリフローとが、同一のプロセスで行うことができプロセスがより簡単化され、歩止りコストに大きな改善が見られた。
【０１０３】
（実施例４）
次に、第４実施例について、図２を用いて説明する。
【０１０４】
図２は図１の構造上にスルーホールを用いてさらに配線を形成し、多層配線構造としたものである。
【０１０５】
実施例１での配線層６の形成後、配線表面にＴｉＮからなる射防止膜１１を形成した。
【０１０６】
更に層間絶縁層１２を形成後、ＲＩＥ、フォトリソグラフィー技術により０．５μｍ径のスルーホールを形成した。
【０１０７】
次に、図７に示す装置のロードロックチャンバーにウエハを導入した。ウエハの導入は、ロードロックチャンバーを陽圧とし、高純度（水分などの不純物濃度１０ｐｐｂ以下）のＮ2をパージしながら行った。さらに、ロードロックチャンバーの側壁を高温加熱し、水分の付着を防止した。
【０１０８】
ロードロックチャンバーにウエハを導入した後、１０-9Ｔｏｒｒレベルの真空状態とし、次いで、ウエハを配線成膜チャンバーに導入した。
【０１０９】
ウエハを成膜チャンバーに導入後、表面を５ｅＶ程度のエネルギーでイオン照射し、表面のクリーニングを行った。
【０１１０】
表面のクリーニングによる表面からの水分などの除去後、Ｃｕターゲットを用いてＡｒ雰囲気で配線の成膜を行った。
【０１１１】
なお、成膜時のベースプレーシャーは１０-10Ｔｏｒｒと超高真空状態にし、成膜表面の酸化層の形成はほとんど生じないようにした。
【０１１２】
この時点における配線層１３の表面にはボイドが認められた。
【０１１３】
次にロードロックチャンバーを介してリフローチャンバーに上記ウエハを移動し、ターボ分子ポンプでバックグラウンド真空度を１０-7とした後、Ａｒ＋１０％Ｈ2の雰囲気下で４５０℃領域で加熱した。
【０１１４】
その結果、コンタクト部に配線材が流れ込み、良好な平坦性が得られた。
【０１１５】
【発明の効果】
本発明によれば、コンタクトホールやスルーホール等の落差の大きな段差を有していたとしても低抵抗でかつ平坦な構造をより簡単に歩留り良く実現することができる。
【図面の簡単な説明】
【図１】本発明を適用するに好適な半導体装置の構造図である。
【図２】本発明を適用するに好適な多層配線構造の概念図である。
【図３】本発明を適用するに好適なＴＦＴの断面構造図である。
【図４】本発明を適用するに好適なＴＦＴのコンタクト部の形成工程を示す図である。
【図５】本発明を適用するに好適な液晶表示装置の断面構造図である。
【図６】本発明方法を実施するために使用される装置例を示す図である。
【図７】本発明方法を実施するために使用される装置例を示す図である。
【図８】従来技術により製造した半導体装置の構造図である。
【符号の説明】
１ Ｐウエル領域、
２ ｎ+高濃度領域、
３ ＢＰＳＧ（ボロンリンドープガラス）等の絶縁層、
４ Ｔｉ薄膜、
５ ＴｉＮ薄膜、
６ 配線層、
７ コンタクト部、
１１ 反射防止膜、
１２ 層間絶縁層、
２１ ガラス基板、
２２ ＴＦＴのドレイン部、
２３ ＴＦＴのソース部、
２４ ＴＦＴのチャネル部、
２５ ＴＦＴのゲート部、
２６ 第１配線層、
２７ コンタクト部、
２８ スルーホール、
２９ 第２層配線
３２ 第１配線層、
３３ ＳｉＯ2系絶縁層、
３４ ＳｉＮ系絶縁層、
３６ 絶縁層、
４１ Ｓｉ基板、
４２ ＬＯＣＯＳ絶縁層、
４３ ウエハ層、
４４，４５ ソースドレイン部、
４６ ゲート電極、
４７ 第１層配線層、
４８ 選択層、
４９ 各画素電極となる配線層、
５０ 液晶、
５１ 対向基板、
５２ 反射防止膜、
５４ 透明電極、
５５ シール材料。
Claims (4)
- コンタクトホール及びスルーホールによる段差を有する表面上に配線が形成される半導体装置において、形成された配線の少なくとも表面層に水素が含まれており、前記コンタクトホールを埋めた配線の上部にスルーホールが形成されていることを特徴とする半導体装置。
- 段差部を有する表面上に配線を有する半導体装置の製造方法において、前記配線はスパッタリングにより形成され、該配線の成膜中または成膜後、大気にさらす工程を経ることなく水素ガス、ラジカル水素もしくはプラズマ水素を含む雰囲気中で１５０〜４５０℃の温度で該配線の熱処理することを特徴とする半導体装置の製造方法。
- 水素、ラジカル水素もしくはプラズマ水素のいずれか１種以上をキャリアガスＡｒ及びＸｅに対する流量比０．１〜１０％のプラズマ中で配線を成膜することを特徴とする請求項２記載の半導体装置の製造方法。
- 水素、ラジカル水素もしくはプラズマ水素のいずれか１種以上を０．１〜１０％含むＡｒ及び／又はＸｅプラズマ中で全部又は一部の配線を成膜する工程と、
配線を成膜後、水素ガス、ラジカル水素もしくはプラズマ水素を含む雰囲気中で１５０〜４５０℃の温度で該配線の熱処理する工程とを交互に行うことを特徴とする請求項２記載の半導体装置の製造方法。
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