JP2007311461A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】チタン／窒化チタン積層膜上にアルミニウム膜が形成されたアルミニウム配線を有する半導体製品の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】バリアメタル成膜用のチャンバ６５において、チャンバ６５内に窒素を含まない不活性ガスを導入してスパッタリングを行い、シャッタ上にチタン膜を堆積する工程と、シャッタをチャンバ６５内に備わる格納場所へ移動させた後、半導体ウエハＳＷをチャンバ６５内に設置する工程と、チャンバ６５内に窒素を含まない不活性ガスを導入して半導体ウエハＳＷの主面上にチタン膜を堆積する工程と、チャンバ６５内に窒素を含む不活性ガスを導入してスパッタリングを行い、チタン膜上に窒化チタン膜を堆積する工程と、アルミニウム成膜用チャンバ６６において、チャンバ６６内に不活性ガスを導入してスパッタリングを行い、窒化チタン膜上にアルミニウム膜を堆積する工程とを含む。
【選択図】図６

Description

本発明は、半導体装置の製造技術に関し、特に、アルミニウム膜を主導電材料とする配線を含む半導体装置の製造に適用して有効な技術に関するものである。

例えばチタン／窒化チタンバリア層の堆積、並びに、引続いて行われる酸素プラズマを用いた処理を１つのスパッタリングチャンバにおいて遂行し、さらに酸素プラズマ処理の後で薄いトップ層を堆積することにより、窒化チタンバリア層の汚染を防止し、チタンターゲットをクリーニングする技術が米国特開平９−１９０９８６号公報（特許文献１）に記載されている。

また、半導体基板上に下敷酸化膜を形成した後、枚様式メタルスパッタ装置で下敷酸化膜上にピュアＴｉ膜、ＴｉＮ膜、Ａｌ−Ｃｕ膜およびＡＲＣであるＴｉＮ膜からなるアルミ積層配線膜を形成する多層配線の製造方法が日本特開２０００−２３５９７３号公報（特許文献２）に記載されている。
特開平９−１９０９８６号公報（段落［０００８］） 特開２０００−２３５９７３号公報（段落［００２１］、図１）

アルミニウム膜を主導電材料とする配線では、ヒロック対策やＥＭ（Electromigration）耐性向上のため、その上下を高融点金属膜、例えばチタン膜上に窒化チタン膜を積み重ねた積層膜（以下、単にチタン／窒化チタン積層膜と記す）により挟まれた構造が一般に用いられている。

ところで、上記チタン／窒化チタン積層膜は、スパッタリング装置の１つのチャンバで半導体基板の主面上にチタン膜および窒化チタン膜を連続して堆積することにより形成される。従って、チタン／窒化チタン積層膜が形成された後のチャンバ内は窒素雰囲気となり、またターゲットの表面にも窒素が含まれる。そのため、次の半導体基板の主面上にチタン／窒化チタン積層膜を形成する際には、チタン膜に窒素不純物が含まれることになる。

本発明者らが検討したところ、チタン膜に窒素不純物が含まれると、チタン／窒化チタン積層膜上に成長するアルミニウムの粒径分布のばらつきが大きくなる、アルミニウム膜のモフォロジが低下して表面反射率が低くなるなどの問題が生ずることが明らかとなった。９０ｎｍノード以降の製品では、縦横方向共にシュリンクされて、アルミニウム配線の薄膜化、またはアルミニウム配線の幅および隣接するアルミニウム配線間のスペースの縮小が進む。その際、アルミニウム膜のモフォロジの低下に起因して局所的にアルミニウム膜が厚くなると、アルミニウム膜のエッチング量の不足により隣接するアルミニウム配線間がショートする、または隣接するアルミニウム配線間に層間絶縁膜が埋まらないなどの不良が発生した。特に、隣接ピッチが０．４μｍ以下の配線構造においては、上記不良の発生が顕著に見られた。また、アルミニウム配線の薄膜化に伴い電流密度が増加すると、ＥＭ耐性が劣化する可能性もあり、製品歩留まりの低下が懸念された。

本発明の目的は、チタン／窒化チタン積層膜上にアルミニウム膜が形成されたアルミニウム配線を有する半導体製品の製造歩留まりを向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、第１チャンバにおいて、第１チャンバ内に窒素を含まない不活性ガスを導入してスパッタリングを行い、シャッタ上に第２チタン膜を堆積する工程と、第１チャンバ内に備わる格納場所へシャッタを移動させた後、第１チャンバ内へ半導体基板を設置する工程と、第１チャンバ内に窒素を含まない不活性ガスを導入してスパッタリングを行い、半導体基板の主面上に第１チタン膜を堆積する工程と、第１チャンバ内に窒素を含む不活性ガスを導入してスパッタリングを行い、上記第１チタン膜上に窒化チタン膜を堆積する工程と、第２チャンバにおいて、第２チャンバ内に不活性ガスを導入してスパッタリングを行い、上記窒化チタン膜上にアルミニウム膜を堆積する工程とを含むものである。

本発明による半導体装置の製造方法は、第１チャンバにおいて、第１チャンバ内に窒素を含まない不活性ガスを導入してスパッタリングを行い、半導体基板の主面上にチタン膜を堆積する工程と、第２チャンバにおいて、第２チャンバ内に窒素を含む不活性ガスを導入してスパッタリングを行い、上記チタン膜上に窒化チタン膜を堆積する工程と、第３チャンバにおいて、第３チャンバ内に不活性ガスを導入してスパッタリングを行い、上記窒化チタン膜上にアルミニウム膜を堆積する工程とを含むものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

アルミニウム膜の局所的な厚さのばらつきが低減できることから隣接するアルミニウム配線間がショートする、または隣接するアルミニウム配線間に層間絶縁膜が埋まらないなどの不良が回避でき、また、アルミニウム膜の［１１１］面の結晶配向性が強くなることからＥＭ耐性が向上して、アルミニウム配線を有する半導体製品の製造歩留まりが向上する。

本実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。

また、本実施の形態において、ゲート電極という表現を用いた場合、上記ＭＩＳ・ＦＥＴのゲート電極を示すものであり、半導体基板上に酸化シリコン膜等からなるゲート絶縁膜を介して形成されたシリコン多結晶膜等からなる導電性膜を意図する。さらに、配線という表現を用いた場合、上記ＭＩＳ・ＦＥＴ上に層間絶縁膜を介して形成されたＭ１，Ｍ２，Ｍ３，Ｍ４配線層のことを意図する。すなわち、配線と表現した場合、上記ＭＩＳ・ＦＥＴのゲート電極は含まない。

また、本実施の形態において、例えばアルミニウム膜からなると表現した場合、主成分としてアルミニウムが用いられていることを意図する。すなわち、一般に高純度なアルミニウムであっても、不純物が含まれることは当然であり、添加物や不純物もアルミニウムからなる部材に含まれることを排除するものではない。また、アルミニウム膜には、例えばアルミニウム−シリコン−銅合金、アルミニウム−シリコン合金またはアルミニウム−銅合金等のアルミニウム合金膜も含まれる。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本発明の実施の形態１である半導体装置の製造方法の一例を図１〜図１３を用いて工程順に説明する。図１〜図５および図７〜図１３は半導体装置の要部断面図、図６はメタル成膜装置の概略平面図である。ここでは、半導体装置を構成する素子のうち、ｎＭＩＳおよびｐＭＩＳの製造方法について説明する。

まず、図１に示すように、例えばｐ型のシリコン単結晶からなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は、半導体基板１をエッチングして深さ３５０ｎｍ程度の溝を形成し、続いて半導体基板１の主面上にＣＶＤ（Chemical Vapor Deposition）法で絶縁膜、例えば酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法で除去することによって形成する。

次に、半導体基板１のｎＭＩＳ形成領域にｐ型不純物、例えばボロンをイオン注入してｐウェル４を形成し、半導体基板１のｐＭＩＳ形成領域にｎ型不純物、例えばリンをイオン注入してｎウェル５を形成する。この後、ｐウェル４またはｎウェル５にｎＭＩＳまたはｐＭＩＳのしきい値を制御するための不純物をイオン注入してもよい。続いて半導体基板１を熱処理することによりｐウェル４およびｎウェル５のそれぞれの表面にゲート絶縁膜８を形成する。

次に、図２に示すように、ゲート絶縁膜８上にゲート電極用の導体膜を形成し、続いてその上にキャップ絶縁膜９を堆積した後、パターニングされたレジスト膜をマスクとしたドライエッチングによりキャップ絶縁膜９とゲート電極用の導体膜とをパターニングすることによって、導体膜からなるゲート電極１０ｎ，１０ｐを形成する。ゲート電極用の導体膜は、例えばＣＶＤ法で形成されたシリコン多結晶膜からなり、ｎＭＩＳ形成領域にはｎ型不純物が導入されたシリコン多結晶膜からなるゲート電極１０ｎ、ｐＭＩＳ形成領域にはｐ型不純物が導入されたシリコン多結晶膜からなるゲート電極１０ｐが形成される。キャップ絶縁膜９は、例えば酸化シリコン膜または窒化シリコン膜からなり、ＣＶＤ法で形成される。

次に、図３に示すように、ｐウェル４にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１０ｎに対して自己整合的にｎ⁻型半導体領域１１を形成する。同様に、ｎウェル５にｐ型不純物、例えばボロンをイオン注入し、ｐＭＩＳのゲート電極１０ｐに対して自己整合的にｐ⁻型半導体領域１２を形成する。

次に、半導体基板１の主面上にＣＶＤ法で窒化シリコン膜を堆積した後、この窒化シリコン膜を異方的にエッチングしてゲート電極１０の側壁にスペーサ１３を形成する。その後、ｐウェル４にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１０ｎおよびスペーサ１３に対して自己整合的にｎ^＋型半導体領域１４を形成する。同様に、ｎウェル５にｐ型不純物、例えばボロンをイオン注入し、ｐＭＩＳのゲート電極１０ｐおよびスペーサ１３に対して自己整合的にｐ^＋型半導体領域１５を形成する。ｎ⁻型半導体領域１１およびｎ^＋型半導体領域１４はｎＭＩＳのソース・ドレインを構成し、ｐ⁻型半導体領域１２およびｐ^＋半導体領域１５はｐＭＩＳのソース・ドレインを構成する。

次に、図４に示すように、半導体基板１の主面上に絶縁膜１７を形成する。この絶縁膜１７は、例えば以下のように形成することができる。まずスピン塗布法でＳＯＧ（Spin On Glass）膜を半導体基板１の主面上に堆積した後、熱処理を施してＳＯＧ膜を焼き締める。続いてＳＯＧ膜上に酸化シリコン膜を堆積した後、この酸化シリコン膜をＣＭＰ法で研磨してその表面を平坦化する。酸化シリコン膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）とオゾンとをソースガスに用いたプラズマＣＶＤ法で堆積することができる。

次に、パターニングされたレジスト膜をマスクとしたドライエッチングにより、ｎＭＩＳのソース・ドレイン（ｎ^＋型半導体領域１４）およびｐＭＩＳのソース・ドレイン（ｐ^＋型半導体領域１５）の上方に位置する絶縁膜１７およびゲート絶縁膜８にコンタクトホール１８を形成し、ゲート電極１０ｎ，１０ｐの上方に位置する絶縁膜１７およびキャップ絶縁膜９にコンタクトホール（図示は省略）を形成する。続いてコンタクトホール１８の内部を含む絶縁膜１７上に窒化チタン膜１９をＣＶＤ法で形成し、さらにコンタクトホール１８を埋め込むタングステン膜をＣＶＤ法で形成する。その後、コンタクトホール１８以外の領域の窒化チタン膜１９およびタングステン膜を、例えばＣＭＰ法で除去することにより、コンタクトホール１８の内部にタングステン膜を主導電材料とするプラグ２０を形成する。なお、窒化チタン膜１９の形成前に、例えばチタン膜を高指向性スパッタリング法で堆積し、熱処理を行ってコンタクトホール１８の底部における半導体基板１をシリサイド化してもよい。このようなシリサイド層を形成することにより、コンタクトホール１８の底部での接続抵抗を低減することができる。

次に、図５に示すように、半導体基板１の主面上にスパッタリング法でチタン膜２１、窒化チタン膜２２、アルミニウム膜２３およびキャップメタル膜２４を下から順に堆積する。さらにキャップメタル膜２４上に反射防止膜２５を堆積する。チタン膜２１および窒化チタン膜２２はアルミニウム膜２３の構成原子が拡散するのを抑制または防止する機能、またはアルミニウム膜２３と絶縁部との密着性を向上させる機能を有するバリアメタル膜である。キャップメタル膜２４は、上記バリアメタル膜と同様の機能を有し、例えば窒化チタン膜、あるいはチタン膜上に窒化チタン膜を積み重ねた積層膜であってもよい。反射防止膜２５は、配線形成のためのリソグラフィ工程における露光処理時にハレーションを低減または防止する機能を有し、例えば窒化シリコン膜とすることができる。

以下に、前述したチタン膜２１、窒化チタン膜２２、アルミニウム膜２３およびキャップメタル膜２４の成膜方法について詳細に説明する。

この積層膜は、図６に示す枚様式マルチチャンバ型スパッタリング装置を用いて成膜される。スパッタリング装置６０は、搬送室６１の周囲に開閉手段であるゲートバルブを介してローダ６３、アンローダ６４および５つのチャンバ６５，６６，６７，６８，６９が備わっている。搬送室６１は排気機構等により所定の真空度に保持され、搬送室６１内に設けられた多関節アーム構造の搬送用ロボットにより、各チャンバ６５，６６，６７，６８，６９間を半導体ウエハＳＷは搬送される。搬送室６１に備わるチャンバ６５はスパッタリング法でチタン膜２１および窒化チタン膜２２を堆積するバリアメタル成膜用チャンバ、チャンバ６６，６９はスパッタリング法でアルミニウム膜２３を堆積するアルミニウム成膜用チャンバ、チャンバ６７，６８はスパッタリング法でキャップメタル膜２４を堆積するキャップメタル成膜用チャンバである。

まず、ローダ６３に複数の半導体ウエハＳＷを搭載したフープ（Front Open Unified Pod）を載せた後、搬送用ロボットによってフープから１枚の半導体ウエハＳＷを取り出し、搬送室６１へ真空搬入する。フープは半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。スパッタリング装置６０とのドッキングは、フープの扉をスパッタリング装置６０の内部に引き込むことによって清浄さを保持した状態で行われる。

次に、バリアメタル成膜用のチャンバ６５内へシャッタを入れる。続いてチャンバ６５内を所定の真空度とした後、窒素を含まない不活性ガス（例えばアルゴンガス）をチャンバ６５内へ導入し、チャンバ６５内を所定の圧力に設定してスパッタリングを所定時間行うことにより、シャッタ上にチタン膜を形成する。その後、シャッタをチャンバ６５に備わる格納場所へ移動する。

次に、待機していた半導体ウエハＳＷ（半導体基板１）を搬送用ロボットによって搬送室６１からバリアメタル成膜用のチャンバ６５へ真空搬送し、チャンバ６５に備わるステージ上に載せる。続いてチャンバ６５内を所定の真空度とした後、窒素を含まない不活性ガスをチャンバ６５内へ導入し、チャンバ６５内を所定の圧力に設定してスパッタリングを所定時間行うことにより、所定厚さのチタン膜２１を半導体ウエハＳＷの主面上に形成する。チタン膜２１の厚さは、例えば１０ｎｍである。

ところで、チャンバ６５内で窒化チタン膜を形成した場合は、チタンターゲットの表面に窒素が含まれ、またチャンバ６５内の雰囲気にも窒素が残存するため、引き続いて半導体ウエハＳＷの主面上にチタン膜を形成すると、そのチタン膜には窒素不純物が含まれることになる。しかし、本発明による実施の形態１では、半導体ウエハＳＷの主面上にチタン膜２１を形成する前に、シャッタ上にチタン膜を堆積するスパッタリングを行っており、このスパッタリングによりチタンターゲットの表面の窒素が除去され、さらにチャンバ６５内の雰囲気に含まれる窒素を減らすことができる。従って、このスパッタリングの後に行われるスパッタリングによって半導体ウエハＳＷの主面上に堆積されるチタン膜２１には窒素不純物は含まれない。さらに、窒素不純物を含まないことから［１１１］面の結晶配向性の強いチタン膜２１が形成される。

所定の厚さのチタン膜２１を形成した後、チャンバ６５内へ窒素を含む不活性ガスを導入してスパッタリングを行い、チタン膜２１上に所定の厚さの窒化チタン膜２２を形成する。窒化チタン膜２２の厚さは、例えば２０ｎｍである。

次に、搬送用ロボットによって半導体ウエハＳＷをバリアメタル成膜用のチャンバ６５からアルミニウム成膜用のチャンバ６６へ搬送室６１を介して真空搬送し、チャンバ６６に備わるステージ上に載せる。続いてチャンバ６６内を所定の真空度とした後、不活性ガスをチャンバ６６内へ導入し、チャンバ６６内を所定の圧力に設定してスパッタリングを所定時間行うことにより、所定厚さのアルミニウム膜２３を窒化チタン膜２２上に形成する。アルミニウム膜２３の厚さは、例えば２５０ｎｍである。

前述したように、アルミニウム膜２３の下層には、窒素不純物を含まず、［１１１］面の結晶配向性の強いチタン膜２１が形成されているので、チタン膜２１の配向に沿ってアルミニウムの多くは［１１１］面の方向に成長し、アルミニウムの粒径分布のばらつきの小さいアルミニウム膜２３が形成される。アルミニウムの粒径が揃うことにより、アルミニウム膜２３の表面は比較的凹凸が小さくなる。本発明者らによって、窒素不純物を含まないチタン膜上に形成されたアルミニウム膜と窒素不純物を含むチタン膜上に形成されたアルミニウム膜とを比較検討したところ、前者は後者に対して［１１１］面の結晶配向性が１０％程度向上し、表面反射率が１．２倍程度向上し、二乗平均粗さが５ｎｍ程度改善するというデータが得られた。

アルミニウム膜２３の表面の凹凸が減少してモフォロジが改善されると、アルミニウム膜２３の局所的な厚さのばらつきがなくなるので、アルミニウム膜２３を用いたアルミニウム配線形成工程においては、アルミニウム膜２３のエッチング量の不足により隣接するアルミニウム配線間がショートする、または隣接するアルミニウム配線間に層間絶縁膜が埋まらないなどの不良を回避することができる。また、［１１１］面の結晶配向性が強くなることからアルミニウム配線のＥＭ耐性が向上する。その結果、アルミニウム配線の製造歩留まりが向上する。

さらに、アルミニウム膜２３上には、キャップメタル膜２４が形成される。まず、搬送用ロボットによって半導体ウエハＳＷをアルミニウム成膜用のチャンバ６６からキャップメタル成膜用のチャンバ６７へ搬送室６１を介して真空搬送し、チャンバ６７に備わるステージ上に載せる。続いてチャンバ６７内を所定の真空度とした後、不活性ガスをチャンバ６７内へ導入し、チャンバ６７内を所定の圧力に設定してスパッタリングを所定時間行うことにより、所定厚さのキャップメタル膜２４、例えば窒化チタン膜をアルミニウム膜２３上に形成する。キャップメタル膜２４の厚さは、例えば３０ｎｍである。その後、搬送用ロボットによって半導体ウエハＳＷをキャップメタル成膜用のチャンバ６７からアンローダ６４へ搬送室６１を介して真空搬出し、アンローダ６４に置かれたフープへ載せる。

なお、ここで説明したスパッタリング装置６０では、アルミニウム膜２３の形成にチャンバ６６、キャップメタル膜２４の形成にチャンバ６７を用いたが、アルミニウム膜２３の形成にチャンバ６９、キャップメタル膜２４の形成にチャンバ６８を用いてもよい。また、キャップメタル膜２４は窒化チタン膜により構成すると例示したが、窒化チタン膜上にチタン膜を積み重ねた積層膜により構成してもよい。この場合、窒化チタン膜の厚さは、例えば３０ｎｍ、チタン膜の厚さは、例えば５ｎｍとすることができる。

次に、スパッタリング装置６０を用いて前述した成膜方法により所定数の半導体基板１の主面上にチタン膜２１、窒化チタン膜２２、アルミニウム膜２３およびキャップメタル膜２４を下から順に堆積した後、枚葉式プラズマＣＶＤ装置を用いてキャップメタル膜２４上にプラズマＣＶＤ法で反射防止膜２５を形成する。反射防止膜２５の厚さは、例えば４０ｎｍである。

次に、図７に示すように、反射防止膜２５上にパターニングされたレジスト膜を形成し、このレジスト膜をマスクとしたドライエッチングにより反射防止膜２５、キャップメタル膜２４，アルミニウム膜２３、窒化チタン膜２２およびチタン膜２１を順次パターニングすることによって、アルミニウム膜２３を主配線材料とする第１層配線Ｍ１を形成する。第１層配線Ｍ１の幅は、例えば０．１８μｍ、隣接ピッチは、例えば０．３６μｍ程度である。第１層配線Ｍ１の一部はプラグ２０を介してｎＭＩＳのソース・ドレイン（ｎ^＋型半導体領域１４）とゲート電極１０ｎ、およびｐＭＩＳのソース・ドレイン（ｐ^＋型半導体領域１５）とゲート電極１０ｐに電気的に接続される。

次に、図８に示すように、第１層配線Ｍ１を覆う絶縁膜、例えば酸化シリコン膜をプラズマＣＶＤ法で形成した後、絶縁膜を、例えばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜２６を形成する。

次に、図９に示すように、パターニングされたレジスト膜をマスクとしたドライエッチングにより、層間絶縁膜２６に第１層配線Ｍ１に達するスルーホールＴＨ１を形成する。

次に、図１０に示すように、半導体基板１の主面上にスパッタリング法でバリアメタル膜を形成した後、プラズマＣＶＤ法でスルーホールＴＨ１の内部を埋め込む高融点金属膜、例えばタングステン膜を堆積する。続いてスルーホールＴＨ１以外の領域の高融点金属膜およびバリアメタル膜を、例えばＣＭＰ法で除去することにより、スルーホールＴＨ１の内部にプラグ２７を形成する。

次に、図１１に示すように、前述した第１層配線Ｍ１と同様な成膜方法により、半導体基板１の主面上に枚葉式マルチチャンバ型スパッタリング装置６０を用いてスパッタリング法でチタン膜２８、窒化チタン膜２９、アルミニウム膜３０およびキャップメタル膜３１を下から順に堆積する。アルミニウム膜３０の厚さは、例えば２５０ｎｍである。さらにキャップメタル膜３１上に反射防止膜３２を堆積する。次に、前記第１層配線Ｍ１と同様に、パターニングされたレジスト膜をマスクとしたドライエッチングにより、上記積層膜をパターニングしてアルミニウム膜３０を主配線材料とする第２層配線Ｍ２を形成する。第２層配線Ｍ２の幅は、例えば０．２０μｍ、隣接ピッチは、例えば０．４０μｍ程度である。第２配線層Ｍ２の一部はプラグ２７を介して第１層配線Ｍ１に接続されている。

次に、図１２に示すように、第２層配線Ｍ２を覆う絶縁膜、例えば酸化シリコン膜をプラズマＣＶＤ法で形成した後、絶縁膜を、例えばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜３３を形成する。

次に、パターニングされたレジスト膜をマスクとしたドライエッチングにより、層間絶縁膜３３に第２層配線Ｍ２に達するスルーホールＴＨ２を形成する。

次に、半導体基板１の主面上にスパッタリング法でバリアメタル膜を形成した後、プラズマＣＶＤ法でスルーホールＴＨ２の内部を埋め込む高融点金属膜、例えばタングステン膜を堆積する。続いてスルーホールＴＨ２以外の領域の高融点金属膜およびバリアメタル膜を、例えばＣＭＰ法で除去することにより、スルーホールＴＨ２の内部にプラグ３４を形成する。

次に、前述した第１層配線Ｍ１と同様な成膜方法により、半導体基板１の主面上に枚葉式マルチチャンバ型スパッタリング装置６０を用いてスパッタリング法でチタン膜３５、窒化チタン膜３６、アルミニウム膜３７およびキャップメタル膜３８を下から順に堆積する。アルミニウム膜３７の厚さは、例えば２５０ｎｍである。さらにキャップメタル膜３８上に反射防止膜３９を堆積する。次に、前記第１層配線Ｍ１と同様に、パターニングされたレジスト膜をマスクとしたドライエッチングにより、上記積層膜をパターニングしてアルミニウム膜３７を主配線材料とする第３層配線Ｍ３を形成する。第３層配線Ｍ３の幅は、例えば０．２０μｍ、隣接ピッチは、例えば０．４０μｍ程度である。第３配線層Ｍ３の一部はプラグ３４を介して第２層配線Ｍ２に接続されている。

次に、図１３に示すように、第３層配線Ｍ３を覆う絶縁膜、例えば酸化シリコン膜をプラズマＣＶＤ法で形成した後、絶縁膜を、例えばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜４０を形成する。

次に、パターニングされたレジスト膜をマスクとしたドライエッチングにより、層間絶縁膜４０に第３層配線Ｍ３に達するスルーホールＴＨ３を形成する。

次に、半導体基板１の主面上にスパッタリング法でバリアメタル膜を形成した後、プラズマＣＶＤ法でスルーホールＴＨ３の内部を埋め込む高融点金属膜、例えばタングステン膜を堆積する。続いてスルーホールＴＨ３以外の領域の高融点金属膜およびバリアメタル膜を、例えばＣＭＰ法で除去することにより、スルーホールＴＨ３の内部にプラグ４１を形成する。

次に、前述した第１層配線Ｍ１と同様な成膜方法により、半導体基板１の主面上に枚葉式マルチチャンバ型スパッタリング装置６０を用いてスパッタリング法でチタン膜４２、窒化チタン膜４３、アルミニウム膜４４およびキャップメタル膜４５を下から順に堆積する。アルミニウム膜４４の厚さは、例えば１０００ｎｍである。さらにキャップメタル膜４５上に反射防止膜４６を堆積する。次に、前記第１層配線Ｍ１と同様に、パターニングされたレジスト膜をマスクとしたドライエッチングにより、上記積層膜をパターニングしてアルミニウム膜４４を主配線材料とする第４層配線Ｍ４を形成する。第４層配線Ｍ４の一部はプラグ４１を介して第３層配線Ｍ３に接続されている。

なお、第１層配線Ｍ１、第２層配線Ｍ２および第３層配線Ｍ３では、アルミニウム膜２３，３０，３７の厚さを、例えば２５０ｎｍとし、隣接ピッチを、例えば０．４０μｍ以下としており、比較的薄くかつ狭ピッチの配線である。これに対して、最上層配線である第４層配線Ｍ４は、他の配線よりも厚くかつ隣接ピッチを広くとれることから、チタン膜４２に窒素不純物を混入しないことによってアルミニウム膜４４のモフォロジを改善する必要性は低い。従って、従来の成膜方法によってチタン膜４２を形成してもよい。

その後、第４層配線Ｍ４の上層に耐水性が高い緻密なパッシベーション膜、例えばプラズマＣＶＤ法で堆積された酸化シリコン膜と窒化シリコン膜との積層膜を形成して、半導体装置を略完成させる。

このように、本実施の形態１では、［１１１］面の結晶配向性を有するチタン膜２１，２８，３５の上層にアルミニウム膜２３，３０，３７を形成することができるので、アルミニウムが［１１１］面の方向に成長し、アルミニウムの粒径分布のばらつきの小さいアルミニウム膜２３，３０，３７が形成される。これにより、アルミニウム膜２３，３０，３７の表面の凹凸が比較的小さくなるので、アルミニウム膜２３，３０，３７の局所的な厚さのばらつきがなくなり、隣接ピッチが、例えば０．４０μｍ以下である狭ピッチのアルミニウム配線（第１層、第２層および第３層配線Ｍ１，Ｍ２およびＭ３）においても隣接するアルミニウム配線間がショートする、または隣接するアルミニウム配線間の層間絶縁膜が埋まらないなどの不良を回避することができる。また、アルミニウム膜２３，３０，３７の［１１１］面の結晶配向性が強くなることからアルミニウム配線のＥＭ耐性が向上する。その結果、アルミニウム配線の製造歩留まりを向上させることができる。

（実施の形態２）
前述の実施の形態１と相違する点は、アルミニウム配線のバリアメタル膜として機能するチタン膜上に窒化チタン膜を積み重ねた積層膜の成膜方法である。本発明の実施の形態２である半導体装置の製造方法の一例を図１４に示すメタル成膜装置の概略平面図を用いて説明する。

前述した実施の形態１の図５に示すように、半導体基板１の主面上にスパッタリング法でチタン膜２１、窒化チタン膜２２、アルミニウム膜２３およびキャップメタル膜２４を下から順に堆積するが、この積層膜には、図１４に示す枚様式マルチチャンバ型スパッタリング装置７０を用いる。スパッタリング装置７０の基本構造は前述した実施の形態１のスパッタリング装置６０と同じであり、搬送室７１の周囲にゲートバルブを介してローダ７３、アンローダ７４および５つのチャンバ７５，７６，７７，７８，７９が備わっている。ただし、搬送室７１に備わるチャンバ７５はスパッタリング法でチタン膜２１を堆積するチタン成膜用チャンバ、チャンバ７６，７９はスパッタリング法でアルミニウム膜２３を堆積するアルミニウム成膜用チャンバ、チャンバ７７はスパッタリング法でキャップメタル膜２４を堆積するキャップメタル成膜用チャンバ、チャンバ７８はスパッタリング法で窒化チタン膜２２を堆積する窒化チタン成膜用チャンバである。

すなわち、本実施の形態２では、バリアメタル膜として機能するチタン膜２１と窒化チタン膜２２とをそれぞれ異なるチャンバで形成することにより、チタン膜２１への窒素不純物の混入を防止する。

以下に、前述したチタン膜２１、窒化チタン膜２２、アルミニウム膜２３およびキャップメタル膜２４の成膜方法について説明する。

まず、ローダ７３に複数の半導体ウエハＳＷを搭載したフープを載せた後、搬送用ロボットによってフープから１枚の半導体ウエハＳＷを取り出し、搬送室７１へ真空搬入する。

次に、搬送用ロボットによって半導体ウエハＳＷを搬送室７１からバリアメタル成膜用のチャンバ７５へ真空搬送し、チャンバ７５に備わるステージ上に載せる。続いてチャンバ７５内を所定の真空度とした後、窒素を含まない不活性ガスをチャンバ７５内へ導入し、チャンバ７５内を所定の圧力に設定してスパッタリングを所定時間行うことにより、所定厚さのチタン膜２１を半導体ウエハＳＷの主面上に形成する。チャンバ７５内へは窒素を導入しないので、チタン膜２１に窒素不純物が含まれることがなく、［１１１］面の結晶配向性の強いチタン膜２１が形成される。

次に、搬送用ロボットによって半導体ウエハＳＷをチタン成膜用のチャンバ７５から窒化チタン成膜用のチャンバ７８へ搬送室７１を介して真空搬送し、チャンバ７８に備わるステージ上に載せる。続いてチャンバ７８内を所定の真空度とした後、窒素を含む不活性ガスをチャンバ７８内へ導入し、チャンバ７８内を所定の圧力に設定してスパッタリングを所定時間行うことにより、所定厚さの窒化チタン膜２２を形成する。

次に、搬送用ロボットによって半導体ウエハＳＷを窒化チタン成膜用のチャンバ７８からアルミニウム成膜用のチャンバ７６へ搬送室７１を介して真空搬送し、チャンバ７６に備わるステージ上に載せる。その後は、前述した実施の形態１と同様にして、所定厚さのアルミニウム膜２３を窒化チタン膜２２上に形成し、さらに、アルミニウム膜２３上にキャップメタル膜２４を形成した後、半導体ウエハＳＷをアンローダ７４へ搬送室７１を介して真空搬出する。

このように、アルミニウム膜２３の下層には、窒素不純物を含まず、［１１１］面の結晶配向性の強いチタン膜２１が形成されているので、チタン膜２１の配向に沿ってアルミニウムの多くは［１１１］面の方向に成長し、アルミニウムの粒径分布のばらつきの小さいアルミニウム膜２３が形成される。従って、本実施の形態２によれば、前記実施の形態１と同様の効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置の製造方法は、特に、配線ピッチが０．４０μｍ未満の配線構造を有する半導体装置の製造に適用することができる。

本発明の実施の形態１による半導体装置の製造方法を示す半導体基板の要部断面図である。 図１に続く製造工程における図１と同じ箇所の要部断面図である。 図２に続く製造工程における図１と同じ箇所の要部断面図である。 図３に続く製造工程における図１と同じ箇所の要部断面図である。 図４に続く製造工程における図１と同じ箇所の要部断面図である。 本発明の実施の形態１による半導体装置の製造方法に用いる枚葉式マルチチャンバ型スパッタリング装置の概略図である。 図５に続く製造工程における図１と同じ箇所の要部断面図である。 図７に続く製造工程における図１と同じ箇所の要部断面図である。 図８に続く製造工程における図１と同じ箇所の要部断面図である。 図９に続く製造工程における図１と同じ箇所の要部断面図である。 図１０に続く製造工程における図１と同じ箇所の要部断面図である。 図１１に続く製造工程における図１と同じ箇所の要部断面図である。 図１２に続く製造工程における図１と同じ箇所の要部断面図である。 本発明の実施の形態２による半導体装置の製造方法に用いる枚葉式マルチチャンバ型スパッタリング装置の概略図である。

符号の説明

１ 半導体基板
２ 素子分離領域
４ ｐウェル
５ ｎウェル
８ ゲート絶縁膜
９ キャップ絶縁膜
１０ｎ，１０ｐ ゲート電極
１１ ｎ⁻型半導体領域
１２ ｐ⁻型半導体領域
１３ スペーサ
１４ ｎ^＋型半導体領域
１５ ｐ^＋型半導体領域
１７ 絶縁膜
１８ コンタクトホール
１９ 窒化チタン膜
２０ プラグ
２１ チタン膜
２２ 窒化チタン膜
２３ アルミニウム膜
２４ キャップメタル膜
２５ 反射防止膜
２６ 層間絶縁膜
２７ プラグ
２８ チタン膜
２９ 窒化チタン膜
３０ アルミニウム膜
３１ キャップメタル膜
３２ 反射防止膜
３３ 層間絶縁膜
３４ プラグ
３５ チタン膜
３６ 窒化チタン膜
３７ アルミニウム膜
３８ キャップメタル膜
３９ 反射防止膜
４０ 層間絶縁膜
４１ プラグ
４２ チタン膜
４３ 窒化チタン膜
４４ アルミニウム膜
４５ キャップメタル膜
４６ 反射防止膜
６０ スパッタリング装置
６１ 搬送室
６３ ローダ
６４ アンローダ
６５，６６，６７，６８，６９ チャンバ
７０ スパッタリング装置
７１ 搬送室
７３ ローダ
７４ アンローダ
７５，７６，７７，７８，７９ チャンバ
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線
ＳＷ 半導体ウエハ
ＴＨ１，ＴＨ２，ＴＨ３ スルーホール

Claims (16)

1. 半導体基板の主面上に、第１チタン膜上に窒化チタン膜を積み重ねた積層膜と、前記積層膜上にアルミニウム膜を形成する半導体装置の製方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）ウエハステージと、前記ウエハステージの上方に設置されたチタンターゲットと、前記ウエハステージと前記チタンターゲットとの間に移動して設置することができるシャッタとを備える第１スパッタリング用チャンバ内に前記シャッタを設置した後、前記第１スパッタリング用チャンバ内に窒素を含まない不活性ガスを導入してスパッタリングを行い、前記シャッタ上に第２チタン膜を堆積する工程；
   （ｂ）前記第１スパッタリング用チャンバ内に備わる格納場所へ前記シャッタを移動させた後、前記第１スパッタリング用チャンバ内に前記半導体基板を搬送し、前記ウエハステージ上に前記半導体基板を置く工程；
   （ｃ）前記第１スパッタリング用チャンバ内に窒素を含まない不活性ガスを導入してスパッタリングを行い、前記半導体基板の主面上に前記第１チタン膜を堆積する工程；
   （ｄ）前記（ｃ）工程の後、前記第１スパッタリング用チャンバ内に窒素を含む不活性ガスを導入してスパッタリングを行い、前記第１チタン膜上に前記窒化チタン膜を堆積する工程；
   （ｅ）前記半導体基板を前記第１スパッタリング用チャンバから第２スパッタリング用チャンバへ搬送し、前記第２スパッタリング用チャンバに備わるウエハステージ上に前記半導体基板を置く工程；
   （ｆ）前記第２スパッタリング用チャンバ内に不活性ガスを導入してスパッタリングを行い、前記窒化チタン膜上に前記アルミニウム膜を堆積する工程。
2. 請求項１記載の半導体装置の製造方法において、前記第２チタン膜には窒素不純物が含まれ、前記第１チタン膜には窒素不純物が含まれないことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、前記第１チタン膜の［１１１］面の結晶配向性は、前記第２チタン膜の［１１１］面の結晶配向性よりも強いことを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、前記アルミニウム膜の［１１１］面の結晶配向性が前記アルミニウム膜の他の結晶面の結晶配向性よりも強いことを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、前記第１および前記第２スパッタリング用チャンバはそれぞれゲートバルブを介して所定の真空度に保持された搬送室に備わることを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、前記窒素を含まない不活性ガスはアルゴンガスであることを特徴とする半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、前記（ｆ）工程の後、
   （ｇ）パターニングされたレジスト膜をマスクとして前記アルミニウム膜、前記窒化チタン膜および前記第１チタン膜を順次エッチングして、前記アルミニウム膜を主導電材料とする配線を形成する工程；
   をさらに含み、前記配線の隣接ピッチは０．４０μｍ以下であることを特徴とする半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、前記（ｆ）工程の後、
   （ｇ）前記アルミニウム膜上に、チタン膜上に窒化チタン膜を積み重ねた積層膜、または窒化チタン膜からなるキャップメタル膜を形成する工程；
   （ｈ）前記キャップメタル膜上に反射防止膜を形成する工程；
   （ｉ）パターニングされたレジスト膜をマスクとして前記反射防止膜、前記キャップメタル膜、前記アルミニウム膜、前記窒化チタン膜および前記第１チタン膜を順次エッチングして、前記アルミニウム膜を主導電材料とする配線を形成する工程；
   をさらに含み、前記配線の隣接ピッチは０．４０μｍ以下であることを特徴とする半導体装置の製造方法。
9. 半導体基板の主面上に、チタン膜上に窒化チタン膜を積み重ねた積層膜と、前記積層膜上にアルミニウム膜を形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）第１スパッタリング用チャンバに備わるウエハステージ上に前記半導体基板を置いた後、前記第１スパッタリング用チャンバ内に窒素を含まない不活性ガスを導入してスパッタリングを行い、前記半導体基板の主面上に前記チタン膜を堆積する工程；
   （ｂ）前記半導体基板を前記第１スパッタリング用チャンバから第２スパッタリング用チャンバへ搬送し、前記第２スパッタリング用チャンバに備わるウエハステージ上に前記半導体基板を置いた後、前記第２スパッタリング用チャンバ内に窒素を含む不活性ガスを導入してスパッタリングを行い、前記チタン膜上に前記窒化チタン膜を堆積する工程；
   （ｃ）前記半導体基板を前記第２スパッタリング用チャンバから第３スパッタリング用チャンバへ搬送し、前記第３スパッタリング用チャンバに備わるウエハステージ上に前記半導体基板を置いた後、前記第３スパッタリング用チャンバ内に不活性ガスを導入してスパッタリングを行い、前記窒化チタン膜上に前記アルミニウム膜を堆積する工程。
10. 請求項９記載の半導体装置の製造方法において、前記チタン膜の［１１１］面の結晶配向性が前記チタン膜の他の結晶面の結晶配向性よりも強いことを特徴とする半導体装置の製造方法。
11. 請求項９記載の半導体装置の製造方法において、前記アルミニウム膜の［１１１］面の結晶配向性が前記アルミニウム膜の他の結晶面の結晶配向性よりも強いことを特徴とする半導体装置の製造方法。
12. 請求項９記載の半導体装置の製造方法において、前記第１、第２および第３のスパッタリング用チャンバはそれぞれゲートバルブを介して所定の真空度に保持された搬送室に備わることを特徴とする半導体装置の製造方法。
13. 請求項９記載の半導体装置の製造方法において、前記窒素を含まない不活性ガスはアルゴンガスであることを特徴とする半導体装置の製造方法。
14. 請求項９記載の半導体装置の製造方法において、前記（ｃ）工程の後、
    （ｄ）パターニングされたレジスト膜をマスクとして前記アルミニウム膜、前記窒化チタン膜および前記チタン膜を順次エッチングして、前記アルミニウム膜を主導電材料とする配線を形成する工程；
    をさらに含み、前記配線の隣接ピッチは０．４０μｍ以下であることを特徴とする半導体装置の製造方法。
15. 請求項９記載の半導体装置の製造方法において、前記（ｃ）工程の後、
    （ｄ）前記アルミニウム膜上に、チタン膜上に窒化チタン膜を積み重ねた積層膜、または窒化チタン膜からなるキャップメタル膜を形成する工程；
    （ｅ）前記キャップメタル膜上に反射防止膜を形成する工程；
    （ｆ）パターニングされたレジスト膜をマスクとして前記反射防止膜、前記キャップメタル膜、前記アルミニウム膜、前記窒化チタン膜および前記チタン膜を順次エッチングして、前記アルミニウム膜を主導電材料とする配線を形成する工程；
    をさらに含み、前記配線の隣接ピッチは０．４０μｍ以下であることを特徴とする半導体装置の製造方法。
16. 請求項７、８、１４または１５記載の半導体装置の製造方法において、前記配線の厚さは２５０ｎｍ以下であることを特徴とする半導体装置の製造方法。

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