JP2014130983A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】Ａｌ配線のヒロックを抑制することのできる半導体装置の製造方法を提供する。
【解決手段】成膜直後の化学的に活性なＡｌ膜１４の表面を窒素雰囲気に曝すことにより、Ａｌ膜１４の表面に窒素を吸着させ、Ａｌ膜１４の最表面に１分子層程度の極薄いＡｌ−Ｎ層を形成する。その後、Ａｌ膜１４上にバリアメタル用のＴｉ膜１５ａを堆積することにより、Ａｌ膜１４とＴｉ膜１５ａとの合金化が抑制され、Ａｌ膜１４に内包されるストレスが小さくなるので、Ａｌ配線のヒロックを抑制することができる。
【選択図】図８

Description

本発明は、半導体装置の製造技術に関し、特に、Ａｌ（アルミニウム）配線を備えた半導体装置の製造に適用して有効な技術に関する。

半導体集積回路において多用されているＡｌ配線は、ヒロック(hillock)の防止やエレクトロマイグレーション（Electromigration：ＥＭ）耐性向上のために、従来より、Ａｌ膜に他の元素を添加したり、Ａｌ膜の上下を高融点金属膜で挟み込んだりする対策が採用されている。

Ａｌ膜に添加する元素の代表的なものはＣｕ（銅）やＳｉ（シリコン）であり、Ａｌ膜の上下に形成する高融点金属膜の代表的なものは、Ｔｉ（チタン）膜上にＴｉＮ（窒化チタン）膜を積み重ねた積層膜である。なお、以下ではＡｌ膜の下層に形成する高融点金属膜をバリアメタル膜と呼び、Ａｌ膜の上層に形成する高融点金属膜をキャップメタル膜と呼ぶ。

特許文献１（特開平９−１１５９０６号公報）は、Ａｌ−１．０％Ｓｉ膜をパターニングしてＡｌ配線を形成した後、窒素ガス雰囲気下でスパッタリングを行い、Ａｌ配線の表面付近の領域に窒素原子を導入してダメージ層を形成することにより、ヒロック密度を低減する技術を開示している。

特許文献２（特開２００４−５５９８６号公報）は、Ａｌ配線形成後に高温の熱処理が行われると、Ａｌ膜とキャップメタルのＴｉ膜とが合金化し、その際に発生する応力がヒロック（ここでは粒成長と呼んでいる）の原因になることを指摘している。その対策として、同文献は、Ａｌ配線の側面にＴｉ／ＴｉＮ膜を形成した後、水素アニールを行ってＡｌ配線の側面にＴｉＡｌ_３からなる被覆膜を形成し、その際に発生する応力の反作用を利用して粒成長の原因となる前記応力を打ち消す技術を開示している。

特許文献３（特開平９−６４０３９号公報）は、上述したＡｌ膜とＴｉ膜との合金化がＡｌ配線の表面モホロジを悪化させることを指摘している。その対策として、同文献は、キャップメタル膜（Ｔｉ／ＴｉＮ膜）を形成する際の被処理基板温度を２２５℃以下に制御する技術を開示している。

特許文献４（特許第３３２２３０５号）は、Ａｌ配線のボイド防止対策として、バリアメタル膜、Ａｌ膜およびキャップメタル膜からなる積層膜上に酸化シリコン膜を堆積し、まず酸化シリコン膜およびキャップメタル膜を配線形状にパターニングした後、熱処理を行なってＡｌ−Ｔｉ合金層を形成し、その後、パターン化された酸化シリコン膜をマスクにしてＡｌ膜およびバリアメタル膜をパターニングする技術を開示している。

特開平９−１１５９０６号公報 特開２００４−５５９８６号公報 特開平９−６４０３９号公報 特許第３３２２３０５号

Ａｌ配線にヒロックが発生する原因は、キャップメタル膜やバリアメタル膜、あるいはキャップメタル膜上に形成する反射防止膜などがＡｌ膜に及ぼす応力であるが、これらの応力のうち、特に、キャップメタル膜の一部であるＴｉ膜とＡｌ膜とが合金化する際に発生する応力の影響が大であると考えられる。

本発明者らは、上記したＴｉ膜とＡｌ膜との合金化に着目し、ヒロックの発生数とＴｉ膜の膜厚との関係を評価したところ、図１７に示すように、両者には相関があり、Ｔｉ膜の膜厚をゼロにした場合、すなわちＡｌ膜の上部のキャップメタル膜をＴｉＮ膜のみで構成した場合には、Ａｌ配線のヒロック発生数がゼロになることを見出した。

このことから、Ａｌ膜上にＴｉ膜を形成すると、両者の界面にＡｌ−Ｔｉ合金層が形成され、その際に発生する応力がＡｌ膜中に内包される。そして、Ａｌ配線形成後の熱処理、例えばＡｌ配線上に層間絶縁膜を堆積する際の熱処理によって、上記応力がヒロックとして開放されるものと推定される。

しかしながら、Ａｌ膜上にＴｉ膜を形成せず、キャップメタル膜をＴｉＮ膜のみで構成した場合には、Ａｌ配線上の層間絶縁膜に形成したスルーホール内のメタルプラグとＡｌ配線とのコンタクト抵抗が上昇するという問題が生じる。これは、Ａｌ膜上にＴｉＮ膜を直接スパッタ成膜すると、スパッタチャンバ内の窒素プラズマによってＡｌ膜の表面が窒化され、高抵抗なＡｌＮ（窒化アルミニウム）層が形成されるためである。

従って、コンタクト抵抗低減の観点からは、キャップメタル膜にＴｉ膜が欠かせないが、ヒロック防止の観点からは、Ａｌ膜とＴｉ膜との合金化を抑制しなければならない。また、特許文献４で指摘されているように、Ａｌ膜とＴｉ膜との合金化によってＡｌ膜に内包されるストレスは、Ａｌ配線のボイド発生の原因にもなる。このことからも、Ａｌ膜とＴｉ膜との合金化を抑制することが課題となる。

近年、集積回路における配線の高密度化、配線間スペースの狭小化に伴い、優れたギャップフィリング(gap filling)特性を有する層間絶縁膜材料として、高密度プラズマ(High Density Plazma：ＨＤＰ)ＣＶＤ法で堆積した酸化シリコン膜（以下、ＨＤＰ酸化膜という）が多用されている。

そして、今後は、配線間スペースのさらなる狭小化が進むことから、ギャップフィリング特性をより向上させるために、ＨＤＰ酸化膜の成膜温度の高温化（例えば３００℃以上）が不可避となる。

しかしながら、ＨＤＰ酸化膜の成膜温度を高くすると、Ａｌ−Ｔｉ合金層の形成によって発生する応力がヒロックとして開放され易くなるために、前述した特許文献に記載されているようなＡｌ−Ｔｉ合金化抑制方法ではヒロックの発生を有効に防止することが困難となる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願の一実施の形態における半導体装置の製造方法は、第１Ｔｉ膜と第１ＴｉＮ膜との積層膜からなるバリアメタル膜と、前記バリアメタル膜上に形成したＡｌ膜と、前記Ａｌ膜上に形成した第２Ｔｉ膜と第２ＴｉＮ膜との積層膜からなるキャップメタル膜とをパターニングしてＡｌ配線を形成する工程を有し、前記バリアメタル膜上に前記Ａｌ膜を形成した後、前記Ａｌ膜上に前記キャップメタル膜を形成する工程に先立ち、前記Ａｌ膜を窒素雰囲気に曝すものである。

本願において開示される課題を解決するための手段のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

Ａｌ膜上にキャップメタル膜を形成する工程に先立って、Ａｌ膜を窒素雰囲気に曝すことにより、Ａｌ膜の最表面に１分子層程度の極薄いＡｌ−Ｎ層が形成され、Ａｌ−Ｔｉ合金層の形成が抑制されるので、Ａｌ配線にヒロックやボイドが発生し難くなる。

実施の形態１の半導体装置の製造方法を示す半導体基板の要部断面図である。 図１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 実施の形態１で用いる枚葉式マルチチャンバ型のスパッタリング装置を示す概略構成図である。 （ａ）は、図５に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図であり、（ｂ）は、（ａ）に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図であり、（ｃ）は、（ｂ）に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。 （ａ）は、図７（ｃ）に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図であり、（ｂ）は、（ａ）に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。 図８（ｂ）に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。 図９に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。 図１０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 実施の形態２で用いる枚葉式マルチチャンバ型のスパッタリング装置を示す概略構成図である。 キャップメタル膜の一部であるＴｉ膜の膜厚とヒロック発生数との関係を示すグラフである。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。

（実施の形態１）
本実施の形態１による半導体装置の製造方法について、図面を参照しながら工程順に説明する。

図１は、素子分離溝２およびウェル（ｐ型ウェル３ｐ、ｎ型ウェル３ｎ）を形成した半導体基板１の要部断面図である。ここで、半導体基板１は、例えば厚さ７００〜８００μｍ程度のｐ型単結晶シリコンからなる半導体ウェハである。素子分離溝２は、この半導体基板１の主面をエッチングして深さ３５０ｎｍ程度の溝を形成し、続いて半導体基板１の主面上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法で除去することによって形成する。ｐ型ウェル３ｐは、後の工程でｎチャネル型ＭＩＳＦＥＴが形成される活性領域であり、半導体基板１の主面の一部にＢ（ホウ素）をイオン注入することによって形成する。ｎ型ウェル３ｎは、後の工程でｐチャネル型ＭＩＳＦＥＴが形成される活性領域であり、半導体基板１の主面の一部にＰ（リン）をイオン注入することによって形成する。

次に、図２に示すように、半導体基板１を熱処理してｐ型ウェル３ｐ、ｎ型ウェル３ｎのそれぞれに表面に酸化シリコンからなるゲート絶縁膜４を形成した後、ｐ型ウェル３ｐのゲート絶縁膜４上にｎチャネル型ＭＩＳＦＥＴのゲート電極５ｎを形成し、ｎ型ウェル３ｎのゲート絶縁膜４上にｐチャネル型ＭＩＳＦＥＴのゲート電極５ｐを形成する。

ゲート電極５ｎ、５ｐを形成するには、まず、半導体基板１の主面上にＣＶＤ法で多結晶シリコン膜を堆積した後、ｐ型ウェル３ｐの上部の多結晶シリコン膜にＰ（リン）をイオン注入し、ｎ型ウェル３ｎの上部の多結晶シリコン膜にＢ（ホウ素）をイオン注入する。続いて、半導体基板１の主面上にＣＶＤ法で酸化シリコン（または窒化シリコン）からなるキャップ絶縁膜６を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでキャップ絶縁膜６と多結晶シリコン膜とをパターニングする。これにより、ｐ型ウェル３ｐの上部には、上面がキャップ絶縁膜６で覆われたｎ型多結晶シリコン膜で構成されるゲート電極５ｎが形成され、ｎ型ウェル３ｎの上部には、上面がキャップ絶縁膜６で覆われたｐ型多結晶シリコン膜で構成されるゲート電極５ｐが形成される。

次に、図３に示すように、ｐ型ウェル３ｐにＡｓ（ヒ素）をイオン注入することによって、ゲート電極５ｎの両側のｐ型ウェル３ｐにｎ⁻型半導体領域７ｎを形成し、ｎ型ウェル３ｎにＢ（ホウ素）をイオン注入することによって、ゲート電極５ｐの両側のｎ型ウェル３ｎにｐ⁻型半導体領域７ｐを形成する。

次に、図４に示すように、半導体基板１の主面上にＣＶＤ法で窒化シリコン膜を堆積した後、この窒化シリコン膜を異方的にエッチングすることにより、ゲート電極５ｎ、５ｐの側壁にスペーサ８を形成する。

続いて、ｐ型ウェル３ｐにＡｓ（ヒ素）をイオン注入することによって、ゲート電極５ｎの両側のｐ型ウェル３ｐにｎ^＋型半導体領域９ｎを形成し、ｎ型ウェル３ｎにＢ（ホウ素）をイオン注入することによって、ゲート電極５ｐの両側のｎ型ウェル３ｎにｐ^＋型半導体領域９ｐを形成する。

ｐ型ウェル３ｐに形成された上記ｎ⁻型半導体領域７ｎおよびｎ^＋型半導体領域９ｎは、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成し、ｎ型ウェル３ｎに形成された上記ｐ⁻型半導体領域７ｐおよびｐ^＋型半導体領域９ｐは、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。ここまでの工程により、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが完成する。

次に、図５に示すように、半導体基板１の主面上に絶縁膜１０を形成する。続いて、フォトレジスト膜をマスクにして絶縁膜１０をドライエッチングし、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインの上部、およびｐチャネル型ＭＩＳＦＥＴのソース、ドレインの上部にコンタクトホール１１を形成した後、これらのコンタクトホール１１の内部にメタルプラグ１２を形成する。

上記絶縁膜１０は、例えばプラズマＣＶＤ法で堆積した酸化シリコン膜で構成する。また、コンタクトホール１１の内部にメタルプラグ１２を形成するには、例えばコンタクトホール１１の内部を含む絶縁膜１０の上部にＣＶＤ法でＴｉＮ（窒化チタン）膜およびＷ（タングステン）膜を堆積した後、絶縁膜１０の上部のＴｉＮ膜およびＷ膜を化学的機械研磨法によって除去する。

次に、上記絶縁膜１０の上部にＡｌ配線を形成する工程について詳述する。本実施の形態１において、Ａｌ配線とは、Ｔｉ膜とＴｉＮ膜との積層膜からなるバリアメタル膜と、このバリアメタル膜上に堆積したＡｌ膜と、このＡｌ膜上に堆積したＴｉ膜とＴｉＮ膜との積層膜からなるキャップメタル膜とで構成されるメタル配線を言う。また、Ａｌ膜には、エレクトロマイグレーション耐性向上を目的としてＣｕやＳｉを添加したＡｌ合金膜の他、これらの添加物を含まない純Ａｌ膜も含まれる。

図６は、本実施の形態１で用いる枚葉式マルチチャンバ型のスパッタリング装置を示す概略構成図である。

スパッタリング装置４０Ａは、排気機構などによって所定の真空度に維持される真空搬送室４１を備えており、真空搬送室４１の周囲には、開閉手段であるゲートバルブ（図示せず）を介して真空搬送室４１に接続されたロードロック室４２および複数のチャンバが配置されている。

ロードロック室４２を挟んで真空搬送室４１と反対側には、ウェハ搬入出室５０が設けられている。また、ウェハ搬入出室５０を挟んでロードロック室４２と反対側には、半導体ウェハ１Ｗを収納するフープ（Front Open Unified Pod）４８を取り付けるポート４９が設けられている。

フープ４８は、半導体ウェハ１Ｗを密閉収納する搬送容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウェハ１Ｗを収納する。フープ４８の容器外壁は、微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。スパッタリング装置４０Ａとフープ４８とのドッキングは、フープ４８の扉をポート４９に取り付け、ウェハ搬入出室５０の内部に引き込むことにより、清浄さを保持した状態で行われる。

真空搬送室４１に接続されるチャンバは、バリアメタル成膜用のチャンバ４３、Ａｌ成膜用のチャンバ４４およびキャップメタル成膜用のチャンバ４５からなる。また、各チャンバ４３〜４５の内部には、半導体ウェハ１Ｗを保持し、かつ所定の温度に加熱するウェハステージ４７が設けられている。図示は省略するが、各ウェハステージ４７の上方には、所定のスパッタターゲットが保持されたターゲットホルダが設けられており、ロードロック室４２の内部には、半導体ウェハ１Ｗを所定の温度に上昇させる加熱機構と、半導体ウェハ１Ｗの温度を室温に戻す冷却機構とが設けられている。

上記スパッタリング装置４０Ａを用いてＡｌ膜を形成するには、前述したメタルプラグ１２の形成工程（図５参照）が完了した半導体ウェハ１Ｗをフープ４８に収納した状態でポート４９に搭載する。

次に、ウェハ搬入出室５０内に設置された搬送用ロボット（図示せず）を使って１枚の半導体ウェハ１Ｗをフープ４８から取り出し、いずれかのロードロック室４２へ搬入する。続いて、半導体ウェハ１Ｗが搬入されたロードロック室４２内を真空引きした後、所定の温度に加熱して脱ガスを行う。

次に、真空搬送室４１内に設置された多関節アーム構造の搬送用ロボット（図示せず）を使って、ロードロック室４２内の半導体ウェハ１Ｗを真空搬送室４１へ搬送した後、バリアメタル成膜用のチャンバ４３に収容してウェハステージ４７上に載置する。ウェハステージ４７の温度は、例えば３００℃程度に設定されている。

次に、バリアメタル成膜用のチャンバ４３内を所定の真空度とした後、Ａｒ（アルゴン）など不活性ガスをチャンバ４３内に導入し、Ｔｉターゲットを用いたスパッタリングによって、半導体ウェハ１Ｗの表面（酸化シリコン膜１０の上面）に膜厚１０ｎｍ程度のＴｉ膜（第１Ｔｉ膜）１３ａを堆積する（図７（ａ））。続いて、チャンバ４３内に窒素ガスを含む不活性ガスを導入して窒素プラズマを発生させ、この窒素プラズマを含む雰囲気下でスパッタリングを続けることにより、Ｔｉ膜１３ａの表面に膜厚２０ｎｍ程度のＴｉＮ膜（第１ＴｉＮ膜）１３ｂを堆積する。これにより、酸化シリコン膜１０の上面にＴｉ膜１３ａとＴｉＮ膜１３ｂとの積層膜からなるバリアメタル膜１３が形成される（図７（ｂ））。

次に、搬送用ロボットを使ってチャンバ４３内の半導体ウェハ１Ｗを真空搬送室４１に取り出した後、Ａｌ成膜用のチャンバ４４に収容する。続いて、Ａｌ成膜用のチャンバ４４内を所定の真空度とした後、Ａｒなどの不活性ガスを導入し、例えば０．５ｗ％のＣｕを含むＡｌ合金ターゲットを用いたスパッタリングによって、半導体ウェハ１Ｗの表面（バリアメタル膜１３の上面）に膜厚２５０ｎｍ程度のＡｌ膜１４を堆積する（図７（ｃ））。

次に、搬送用ロボットを使ってチャンバ４４内の半導体ウェハ１Ｗを真空搬送室４１に取り出した後、キャップメタル成膜用のチャンバ４５に収容する。続いて、キャップメタル成膜用のチャンバ４５内を所定の真空度とした後、チャンバ４５内に窒素を含むガスを導入し、Ａｌ膜１４の表面を窒素雰囲気に曝す。このときの処理条件は、一例としてウェハステージ温度＝２５０℃〜３００℃、窒素ガス流量＝５０sccm〜２００sccm、窒素ガス曝露時間＝３０秒〜３００秒である。

このように、成膜直後の化学的に活性なＡｌ膜１４の表面を窒素雰囲気に曝すことにより、Ａｌ膜１４の表面に窒素が吸着し、Ａｌ膜１４の最表面に１分子層程度の極薄いＡｌ−Ｎ層（図示せず）が形成される。

次に、チャンバ４５内の窒素を含むガスを充分に排気した後、チャンバ４５内にＡｒなどの不活性ガスを導入し、Ｔｉターゲットを用いたスパッタリングによって、半導体ウェハ１Ｗの表面（Ａｌ膜１４の上面）に膜厚５ｎｍ程度のＴｉ膜（第２Ｔｉ膜）１５ａを堆積する（図８（ａ））。

前述したように、Ａｌ膜１４の最表面には、１分子層程度の極薄いＡｌ−Ｎ層が形成されている。従って、このＡｌ膜１４の上面にＴｉ膜１５ａを堆積すると、両者の間に介在するＡｌ−Ｎ層により、Ａｌ−Ｔｉ合金層の形成が抑制される。

次に、チャンバ４５内に窒素を含む不活性ガスを導入して窒素プラズマを発生させ、この窒素プラズマを含む雰囲気下でスパッタリングを続けることにより、Ｔｉ膜１５ａの表面に膜厚５０ｎｍ程度のＴｉＮ膜（第２ＴｉＮ膜）１５ｂを堆積する。これにより、Ａｌ膜１４の上面にＴｉ膜１５ａとＴｉＮ膜１５ｂとの積層膜からなるキャップメタル膜１５が形成される（図８（ｂ））。

次に、搬送用ロボットを使ってチャンバ４５内の半導体ウェハ１Ｗを真空搬送室４１に取り出し、続いてこの半導体ウェハ１Ｗをロードロック室４２に搬送して室温まで冷却する。

次に、搬送用ロボットを使って半導体ウェハ１Ｗをロードロック室４２から取り出し、フープ４８に収納した後、次工程に搬送する。そして、例えばプラズマＣＶＤ法を用いてキャップメタル膜２４の上面に反射防止膜１６を堆積する（図９）。キャップメタル膜１５上の反射防止膜１６は、配線形成のためのフォトリソグラフィ工程におけるハレーションを防止する機能を有し、例えば膜厚４０ｎｍ程度の窒化シリコン膜で構成する。

次に、図１０に示すように、フォトレジスト膜をマスクにしたドライエッチングで反射防止膜１６、キャップメタル膜１５、Ａｌ膜１４およびバリアメタル膜１３をパターニングすることにより、絶縁膜１０の上部に第１層Ａｌ配線Ｍ１を形成する。第１層Ａｌ配線Ｍ１は、コンタクトホール１１内のメタルプラグ１２を介してｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴと電気的に接続される。第１層Ａｌ配線Ｍ１の幅、および隣り合う第１層Ａｌ配線Ｍ１同士のピッチは、それぞれ２００ｎｍ〜８００ｎｍ程度である。

次に、図１１に示すように、第１層Ａｌ配線Ｍ１の上部に第１層間絶縁膜１７を堆積した後、化学的機械研磨法を用いて第１層間絶縁膜１７の上面を平坦化する。第１層間絶縁膜１７は、例えば高密度プラズマＣＶＤ法を用いて形成したＨＤＰ酸化膜で構成し、微細なピッチで形成された第１層Ａｌ配線Ｍ１に対するギャップフィリング特性を向上させるために、３００℃以上の高温で形成する。

前述したように、第１層Ａｌ配線Ｍ１は、Ａｌ膜１４の最表面に極薄いＡｌ−Ｎ層を形成したことにより、Ａｌ膜１４とその上面に堆積したＴｉ膜１５ａとの合金化が抑制されている。すなわち、第１層Ａｌ配線Ｍ１は、Ａｌ膜１４とＴｉ膜１５ａとの合金化によってＡｌ膜１４に内包されるストレスが小さくなっている。従って、第１層Ａｌ配線Ｍ１の上部に３００℃以上の高温で第１層間絶縁膜１７を堆積した場合でも、第１層Ａｌ配線Ｍ１にヒロックやボイドが発生し難い。

次に、図１２に示すように、フォトレジスト膜をマスクにして、第１層間絶縁膜１７と第１層Ａｌ配線Ｍ１の最上層に形成された反射防止膜１６とをドライエッチングし、第１層Ａｌ配線Ｍ１の上部にスルーホール１８を形成した後、これらのスルーホール１８の内部にメタルプラグ１９を形成する。スルーホール１８の内部にメタルプラグ１９を形成するには、例えばスルーホール１８の内部を含む第１層間絶縁膜１７の上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、第１層間絶縁膜１７の上部のＴｉＮ膜およびＷ膜を化学的機械研磨法によって除去する。

前述したように、第１層Ａｌ配線Ｍ１は、Ａｌ膜１４の最表面に高抵抗のＡｌ−Ｎ層が形成されているが、このＡｌ−Ｎ層は１分子層程度の極薄い層である。従って、スルーホール１８の内部に形成されたメタルプラグ１９と第１層Ａｌ配線Ｍ１とのコンタクト抵抗は、上記Ａｌ−Ｎ層を形成しない場合と殆ど同一である。すなわち、Ａｌ−Ｎ層を形成したことによる上記コンタクト抵抗の上昇は、殆ど無視することができる。

次に、図１３に示すように、第１層間絶縁膜１７の上部に第２層Ａｌ配線Ｍ２を形成し、スルーホール１８内のメタルプラグ１９を介して第２層Ａｌ配線Ｍ２と第１層Ａｌ配線Ｍ１とを電気的に接続する。第２層Ａｌ配線Ｍ２の幅、および隣り合う第２層Ａｌ配線Ｍ２同士のピッチは、それぞれ２００ｎｍ〜８００ｎｍ程度である。

第２層Ａｌ配線Ｍ２は、前述した枚葉式マルチチャンバ型のスパッタリング装置４０Ａ（図６参照）を用い、第１層Ａｌ配線Ｍ１と同様の構造および同様の方法で形成する。すなわち、第２層Ａｌ配線Ｍ２は、Ｔｉ／ＴｉＮ膜からなるバリアメタル膜２１、Ａｌ膜２２、Ｔｉ／ＴｉＮ膜からなるキャップメタル膜２３および反射防止膜２４をこの順に積層した構造を有している。また、Ａｌ膜２２の最表面には、キャップメタル膜２３の一部であるＴｉ膜とＡｌ膜２２とが合金化するのを抑制するために、前述した方法によって１分子層程度の極薄い膜厚を有するＡｌ−Ｎ層を形成する。

次に、図１４に示すように、第２層Ａｌ配線Ｍ２の上部に第２層間絶縁膜２５を堆積し、化学的機械研磨法を用いて第２層間絶縁膜２５の上面を平坦化した後、フォトレジスト膜をマスクにしたドライエッチングで第２層Ａｌ配線Ｍ２の上部にスルーホール２６を形成し、これらのスルーホール２６の内部にメタルプラグ２７を形成する。メタルプラグ２７は、スルーホール２６の内部を含む第２層間絶縁膜２５の上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、第２層間絶縁膜２５の上部のＴｉＮ膜およびＷ膜を化学的機械研磨法で除去することによって形成する。

第２層間絶縁膜２５は、第１層間絶縁膜１７と同様、高密度プラズマＣＶＤ法を用いて形成したＨＤＰ酸化膜で構成し、３００℃以上の高温で形成する。第２層Ａｌ配線Ｍ２は、Ａｌ膜２２の最表面に極薄いＡｌ−Ｎ層を形成したことにより、下層の第１層Ａｌ配線Ｍ１と同様、Ａｌ−Ｔｉ合金層の形成が抑制されているので、Ａｌ膜２２に内包されるストレスが小さくなっている。従って、３００℃以上の高温で第２層間絶縁膜２５を堆積した場合でも、第２層Ａｌ配線Ｍ２にはヒロックやボイドが発生し難い。

次に、図１５に示すように、第２層間絶縁膜２５の上部に最上層配線である第３層Ａｌ配線Ｍ３を形成し、スルーホール２６内のメタルプラグ２７を介して第３層Ａｌ配線Ｍ３と第２層Ａｌ配線Ｍ２とを電気的に接続する。

第３層Ａｌ配線Ｍ３は、下層の配線（第１層Ａｌ配線Ｍ１および第２層Ａｌ配線Ｍ２）と異なり、配線の上面に接続されるメタルプラグが存在しないため、キャップメタル膜をＴｉＮ膜のみで構成することも可能である。従って、Ｔｉ／ＴｉＮ膜からなるバリアメタル膜３１、Ａｌ膜３２、ＴｉＮ膜からなるキャップメタル膜３３および反射防止膜３４をこの順に積層した構造を有している。また、第３層Ａｌ配線Ｍ３の配線幅、および隣り合う配線同士のピッチは、いずれも下層の配線より広い。

バリアメタル膜３１、Ａｌ膜３２およびキャップメタル膜３３は、前述した枚葉式マルチチャンバ型のスパッタリング装置４０Ａ（図６参照）を用いて形成するが、Ａｌ膜３２の膜厚は、１μｍ程度とする。

図示は省略するが、その後、第３層Ａｌ配線Ｍ３の上部に耐水性が高い緻密なパッシベーション膜、例えばプラズマＣＶＤ法で堆積された酸化シリコン膜と窒化シリコン膜との積層膜を形成し、半導体装置を略完成させる。

なお、本実施の形態１では、３層のＡｌ配線（第１層Ａｌ配線Ｍ１、第２層Ａｌ配線Ｍ２および第３層Ａｌ配線Ｍ３）を有する半導体装置について説明したが、本実施の形態１の製造方法は、４層以上のＡｌ配線を有する半導体装置に適用できることは勿論である。

すなわち、４層以上のＡｌ配線を有する半導体装置を製造する場合であっても、上記第１層Ａｌ配線Ｍ１および第２層Ａｌ配線Ｍ２のように、配線幅、および隣り合う配線同士のピッチが狭いＡｌ配線を形成する場合は、前述した方法でＡｌ膜の最表面に極薄いＡｌ−Ｎ層を形成する。

一方、配線幅、および隣り合う配線同士のピッチが広いＡｌ配線を形成する場合は、Ａｌ膜の最表面に極薄いＡｌ−Ｎ層を形成する工程を省略することができる。また、このＡｌ配線の上部に形成する層間絶縁膜は、ＨＤＰ酸化膜以外の絶縁膜であってもよい。

（実施の形態２）
前記実施の形態１では、図６に示したような３つの成膜用チャンバ（バリアメタル成膜用のチャンバ４３、Ａｌ成膜用のチャンバ４４およびキャップメタル成膜用のチャンバ４５）を備えた枚葉式のスパッタリング装置４０Ａを使用したが、例えば図１６に示すような４つの成膜用チャンバ（バリアメタル成膜用のチャンバ４３、Ａｌ成膜用のチャンバ４４およびキャップメタル成膜用のチャンバ４５、４６）を備えた枚葉式のスパッタリング装置４０Ｂを使用することもできる。

このスパッタリング装置４０Ｂを使用する場合は、Ａｌ成膜用のチャンバ４４内で半導体ウェハ１Ｗの表面（バリアメタル膜１３の上面）にＡｌ膜１４を堆積した後、半導体ウェハ１Ｗをキャップメタル成膜用の第１のチャンバ４５に移し、このチャンバ４５内でＡｌ膜１４の表面を窒素雰囲気に曝す処理と、Ｔｉ膜１５ａの堆積とを行う。続いて、半導体ウェハ１Ｗをキャップメタル成膜用の第２のチャンバ４６に移し、このチャンバ４６内でＴｉＮ膜１５ｂの堆積を行う。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）の上部に複数層のＡｌ配線を形成する半導体装置の製造に適用したが、ＭＩＳＦＥＴ以外の半導体素子や、センサ、フォトダイオード、機械要素部品などを組み込んだＭＥＭＳ(Micro Electro Mechanical Systems)型半導体装置の製造に適用することもできる。

１ 半導体基板
２ 素子分離溝
３ｎ ｎ型ウェル
３ｐ ｐ型ウェル
４ ゲート絶縁膜
５ｎ、５ｐ ゲート電極
６ キャップ絶縁膜
７ｎ ｎ⁻型半導体領域
７ｐ ｐ⁻型半導体領域
８ スペーサ
９ｎ ｎ^＋型半導体領域
９ｐ ｐ^＋型半導体領域
１０ 絶縁膜
１１ コンタクトホール
１２ メタルプラグ
１３ バリアメタル膜
１３ａ Ｔｉ膜（第１Ｔｉ膜）
１３ｂ ＴｉＮ膜（第１ＴｉＮ膜）
１４ Ａｌ膜
１５ キャップメタル膜
１５ａ Ｔｉ膜（第２Ｔｉ膜）
１５ｂ ＴｉＮ膜（第２ＴｉＮ膜）
１６ 反射防止膜
１７ 第１層間絶縁膜
１８ スルーホール
１９ メタルプラグ
２１ バリアメタル膜
２２ Ａｌ膜
２３ キャップメタル膜
２４ 反射防止膜
２５ 第２層間絶縁膜
２６ スルーホール
２７ メタルプラグ
３１ バリアメタル膜
３２ Ａｌ膜
３３ キャップメタル膜
３４ 反射防止膜
４０Ａ、４０Ｂ スパッタリング装置
４１ 真空搬送室
４２ ロードロック室
４３、４４、４５、４６ チャンバ
４７ ウェハステージ
４８ フープ
４９ ポート
５０ ウェハ搬入出室
Ｍ１ 第１層Ａｌ配線
Ｍ２ 第２層Ａｌ配線
Ｍ３ 第３層Ａｌ配線

Claims (6)

1. （ａ）半導体基板の主面上にスパッタリング法で第１Ｔｉ膜と第１ＴｉＮ膜との積層膜からなるバリアメタル膜を形成する工程と、
   （ｂ）前記バリアメタル膜上にスパッタリング法でＡｌ膜を形成する工程と、
   （ｃ）前記Ａｌ膜を窒素雰囲気に曝す工程と、
   （ｄ）前記（ｃ）工程の後、前記Ａｌ膜上にスパッタリング法で第２Ｔｉ膜と第２ＴｉＮ膜との積層膜からなるキャップメタル膜を形成する工程と、
   （ｅ）前記キャップメタル膜、前記Ａｌ膜および前記バリアメタル膜をパターニングすることにより、Ａｌ配線を形成する工程と、
   を有する半導体装置の製造方法。
2. 内部が所定の真空度に維持される真空搬送室と、前記真空搬送室に接続された第１、第２および第３チャンバを備えたスパッタリング装置を使用し、
   前記第１Ｔｉ膜および前記第１ＴｉＮ膜は、前記第１チャンバ内で形成し、
   前記Ａｌ膜は、前記第２チャンバ内で形成し、
   前記Ａｌ膜を窒素雰囲気に曝す処理は、前記第３チャンバ内で行い、
   前記第２Ｔｉ膜および前記第２ＴｉＮ膜は、前記第３チャンバ内で形成する請求項１に記載の半導体装置の製造方法。
3. 内部が所定の真空度に維持される真空搬送室と、前記真空搬送室に接続された第１、第２、第３および第４チャンバを備えたスパッタリング装置を使用し、
   前記第１Ｔｉ膜および前記第１ＴｉＮ膜は、前記第１チャンバ内で形成し、
   前記Ａｌ膜は、前記第２チャンバ内で形成し、
   前記Ａｌ膜を窒素雰囲気に曝す処理は、前記第３チャンバ内で行い、
   前記第２Ｔｉ膜は、前記第３チャンバ内で形成し、
   前記第２ＴｉＮ膜は、前記第４チャンバ内で形成する請求項１に記載の半導体装置の製造方法。
4. 前記（ｅ）工程の後、高密度プラズマＣＶＤ法を用いて前記Ａｌ配線上に酸化シリコン系絶縁膜を形成する工程を有する請求項１に記載の半導体装置の製造方法。
5. 前記酸化シリコン系絶縁膜の成膜温度は、３００℃以上である請求項４に記載の半導体装置の製造方法。
6. 前記Ａｌ配線の幅、および隣り合う前記Ａｌ配線同士のピッチは、それぞれ２００ｎｍ〜８００ｎｍ程度である請求項１に記載の半導体装置の製造方法。

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