KR20140141586A - 반도체 장치, 반도체 장치의 제조 방법, 반도체 제조 장치 - Google Patents

반도체 장치, 반도체 장치의 제조 방법, 반도체 제조 장치 Download PDF

Info

Publication number
KR20140141586A
KR20140141586A KR1020147025192A KR20147025192A KR20140141586A KR 20140141586 A KR20140141586 A KR 20140141586A KR 1020147025192 A KR1020147025192 A KR 1020147025192A KR 20147025192 A KR20147025192 A KR 20147025192A KR 20140141586 A KR20140141586 A KR 20140141586A
Authority
KR
South Korea
Prior art keywords
wiring
semiconductor device
layer
insulating layer
forming
Prior art date
Application number
KR1020147025192A
Other languages
English (en)
Other versions
KR101955062B1 (ko
Inventor
겐지 마츠모토
가오루 마에카와
히로아키 가와사키
다츠후미 하마다
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20140141586A publication Critical patent/KR20140141586A/ko
Application granted granted Critical
Publication of KR101955062B1 publication Critical patent/KR101955062B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4402—Reduction of impurities in the source gas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67763—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations the wafers being stored in a carrier, involving loading and unloading
    • H01L21/67766—Mechanical parts of transfer devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Electrochemistry (AREA)
  • Robotics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명의 반도체 장치는, 절연층 및 배선층을 구비한 반도체 장치로서, 배선층은, 배선의 선 폭 또는 높이 중 적어도 한쪽이 15nm 이하이고, Ni 또는 Co를 주성분으로 하는 배선을 갖는다.

Description

반도체 장치, 반도체 장치의 제조 방법, 반도체 제조 장치{SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND SEMICONDUCTOR MANUFACTURING APPARATUS}
본 발명은 반도체 장치, 반도체 장치의 제조 방법 및 반도체 제조 장치에 관한 것으로, 특히, 세선화된 배선을 갖는 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 반도체 제조 장치에 관한 것이다.
반도체 장치의 미세화가 종래부터 진행되고 있다. 이 때문에, 반도체 장치에 형성되는 배선도 가늘어지고 있다. 배선이 가늘어지면 전기 저항이 증가한다. 또한, 배선을 흐르는 전류 밀도가 증가하기 때문에 일렉트로 마이그레이션(이하, EM이라 기재)이 발생하기 쉽다. 따라서, 알루미늄(Al)보다 전기 저항이 낮고, EM 내성이 높은 구리(Cu)를 배선 재료에 사용하는 것이 제안되어 있다(예를 들어, 특허문헌 1 참조).
일본 특허 공개 제2008-300568호 공보(단락 「0002」 등)
그러나, 배선이 가늘어지면, 전기 저항률(이하, 저항률이라고 기재)이 증가하는 것으로 알려져 있다. 이 효과는, 일반적으로 세선 효과로서 알려져 있다. 구리(Cu)는, 벌크에서의 저항률이 1.8μΩ·cm로 은 다음으로 낮지만, 배선 폭이 전자의 평균 자유 행정에 가까워지는 50nm 이하에서, 이 세선 효과가 현저해진다. 이것은, 배선의 입계나 계면에서 발생하는 전자 산란이 증가하여, 배선 저항이 현저하게 증가하기 때문이다. 또한, 배선이 가늘어지면 그것에 수반하여 「전자의 바람」이 강해져서 원자가 움직이고, EM 내성이 상실되어, 배선의 신뢰성이 낮아지는 경향이 있다. 이와 같이, 배선의 세선화에 수반하여, 세선 효과나 신뢰성의 열화를 무시할 수 없게 되어 있다. 이 때문에, 배선을 세선화했을 때에도 전기 저항이 보다 낮고, EM 내성이 우수하여, 신뢰성이 높은 반도체 장치가 요구되고 있다.
본 발명은 상기의 사정에 대처하여 이루어진 것으로, 세선화된 배선의 전기 저항이 낮고, EM 내성이 우수하여, 신뢰성이 높은 반도체 장치, 반도체 장치의 제조 방법 및 반도체 제조 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 절연층 및 배선층을 구비한 반도체 장치로서, 배선층은, 배선의 선 폭 또는 높이 중 적어도 한쪽이 15nm 이하이고, Ni 또는 Co를 주성분으로 하는 배선을 갖는다.
본 발명의 반도체 장치의 제조 방법은, 절연층 및 배선층을 구비한 반도체 장치의 제조 방법으로서, 절연층의 표면에, 선 폭 또는 높이 중 적어도 한쪽이 15nm 이하이고, Ni 또는 Co를 주성분으로 하는 배선을 갖는 배선층을 형성하는 공정을 갖는다.
본 발명의 반도체 제조 장치는, 절연층 및 배선층을 구비한 반도체 장치를 제조하는 반도체 제조 장치로서, 절연층의 표면에, Ni 또는 Co를 주성분으로 하는 시드층을 형성하는 제1 처리 챔버와, 시드층 위에 Ni 또는 Co를 주성분으로 하는 금속층을 성장시키는 제2 처리 챔버와, 제1, 제2 처리 챔버에 접속되고, 비산화 분위기 하에 유지된 반송 챔버와, 반송 챔버 내에 배치되고, 반도체 장치를 제1 처리 챔버로부터 제2 처리 챔버에 반송하는 반송 수단을 구비한다.
본 발명에 따르면, 세선화된 배선의 전기 저항이 낮은 반도체 장치, 반도체 장치의 제조 방법 및 반도체 제조 장치를 제공할 수 있다.
도 1은 실시 형태에 따른 반도체 장치의 단면도이다.
도 2a는 실시 형태에 따른 반도체 장치의 제조 공정도이다.
도 2b는 실시 형태에 따른 반도체 장치의 제조 공정도이다.
도 2c는 실시 형태에 따른 반도체 장치의 제조 공정도이다.
도 3은 실시 형태에 따른 반도체 제조 장치의 평면도이다.
도 4a는 실시 형태의 변형예에 관한 반도체 장치의 제조 공정도이다.
도 4b는 실시 형태의 변형예에 관한 반도체 장치의 제조 공정도이다.
도 4c는 실시 형태의 변형예에 관한 반도체 장치의 제조 공정도이다.
도 4d는 실시 형태의 변형예에 관한 반도체 장치의 제조 공정도이다.
도 4e는 실시 형태의 변형예에 관한 반도체 장치의 제조 공정도이다.
도 5는 실시예 1의 막 두께 및 저항값의 측정 결과를 도시한 도면이다.
도 6은 실시예 2의 막 두께 및 저항값의 측정 결과를 도시한 도면이다.
도 7은 실시예 3의 막 두께 및 저항값의 측정 결과를 도시한 도면이다.
(실시 형태)
도 1은, 실시 형태에 따른 반도체 장치(100)의 구성도이다. 반도체 장치(100)는, 폭 또는 높이 중 적어도 한쪽이 15nm(나노미터) 이하인 배선(102, 104) 및 외경이 15nm 이하인 비아 도체(105)를, Ni(니켈) 또는 Co(코발트)를 주성분으로 하는 금속 또는 합금으로 형성하고 있는 것을 특징으로 한다. 실시예에서 후술하는 바와 같이, 15nm 이하에서는, 세선 효과에 의해 Ni(니켈) 또는 Co(코발트)보다 Cu(구리)가 더 저항률이 높아진다.
상술한 바와 같이, 폭 또는 높이 중 적어도 한쪽이 15nm 이하인 배선 및 외경이 15nm 이하인 비아 도체를, Ni(니켈) 또는 Co(코발트)를 주성분으로 하는 금속으로 형성함으로써, 배선의 전기 저항이 낮은 반도체 장치를 얻을 수 있다. 이하, 도 1을 참조하여, 실시 형태에 따른 반도체 장치(100)의 구성을 설명한다.
반도체 장치(100)는, 반도체 기판(W)(이하, 웨이퍼(W)) 위에 형성되어 있다. 반도체 장치(100)는, 층간 절연층(101)과, 층간 절연층(101) 중에 매립 형성된 배선(102)(시드층(S1)을 포함함)과, 층간 절연층(101) 위에 적층된 층간 절연층(103)과, 층간 절연층(103) 중에 매립 형성된 배선(104)(시드층(S2)을 포함함)과, 배선(102)과 배선(104)을 접속하는 비아 도체(105)(시드층(S2)을 포함함)를 구비한다.
층간 절연층(101, 103)은, 예를 들어 SiO2막, TEOS막, Low-K막 등이다. 또한, 배선간의 크로스 토크를 저감하기 위해서는, 층간 절연층(101, 103)은, Low-K막인 것이 바람직하다. Low-K막의 재료로서는, 예를 들어 SiC, SiN, SiCN, SiOC, SiOCH, 다공성 실리카, 다공성 메틸 실세스옥산, SiLK(상표), BlackDiamond(상표), 폴리알릴렌 등이 있다.
배선(102)은 Ni 또는 Co를 주성분으로 한다. 배선(102)은 층간 절연층(101)을 선택적으로 에칭하여 형성된 트렌치(홈)(101a)에 매립되어 형성된다. 배선(102)의 폭(W1) 또는 높이(H1) 중 적어도 한쪽은, 15nm 이하이다.
배선(104)은 Ni 또는 Co를 주성분으로 한다. 배선(104)은 층간 절연층(103)을 선택적으로 에칭하여 형성된 트렌치(103a)에 매립되어 형성된다. 배선(104)의 폭(W2) 또는 높이(H2) 중 적어도 한쪽은, 15nm 이하이다.
비아 도체(105)는 Ni 또는 Co를 주성분으로 한다. 비아 도체(105)는 층간 절연층(103)을 선택적으로 에칭하여 형성된 비아 홀(103b)에 매립되어 형성되어 있고, 배선(102)과 배선(104)을 전기적으로 접속한다. 비아 도체(105)의 외경(D)은, 15nm 이하이다.
(반도체 장치(100)의 제조)
도 2a 내지 도 2c는, 반도체 장치(100)의 제조 공정도이다. 이하, 도 2a 내지 도 2c를 참조하여, 반도체 장치(100)의 제조 방법에 대하여 설명한다. 또한, 이하의 설명에서는, 이미, 층간 절연층(103)이 형성되어 있는 상태에서 반도체 장치(100)의 제조 공정을 설명한다.
(제1 공정: 도 2a 참조)
층간 절연층(103)을 선택적으로 에칭하여, 배선(104)을 매립하기 위한 트렌치(103a) 및 비아 도체(105)를 매립하기 위한 비아 홀(103b)을 형성한다.
(제2 공정: 도 2b 참조)
CVD(Chemical Vapor Deposition)법, PVD(Physical Vapor Deposition)법, ALD(Atomic Layer Deposition)법, 전해 도금법, 또는 무전해 도금법, 초임계 CO2 성막법, 또는, 이들 방법을 조합하여, 트렌치(103a) 및 비아 홀(103b)을 포함하는 층간 절연층(103) 표면 위에 Ni 또는 Co를 주성분으로 하는 시드층(S2) 및 금속층(M2)을 형성한다.
시드층(S2) 및 금속층(M2)의 형성은, 예를 들어 PVD법, ALD법 또는 무전해 도금법에 의해 트렌치(103a) 및 비아 홀(103b)을 포함하는 층간 절연층(103) 위에 시드층(S2)을 형성한 후, CVD법 또는 전해 도금법에 의해 금속층(M2)을 형성하도록 해도 되고, PVD법, CVD법, ALD법 또는 무전해 도금법에 의해 시드층(S2)을 형성한 후, 그 상태에서 PVD법, CVD법, ALD법 또는 무전해 도금법에 의해 금속층(M2)을 형성하도록 해도 된다.
또한, 산화를 억제하기 위해서, 시드층(S2)의 형성부터 금속층(M2)의 형성까지를, 비산화 분위기, 예를 들어 진공(저압) 분위기 하 또는 환원 분위기 하에서 행하는 것이 바람직하다. 환원 분위기로 하는 경우에는, 예를 들어 챔버 내에 수소(H2) 가스 또는 일산화탄소(CO) 가스를 도입함으로써 실현할 수 있다. 또한, 철강 편람에서 인용한 엘링감 도표에 의하면, 온도 200℃에서, Ni의 환원 분위기를 형성하기 위해서는 H2/H2O의 분압비를 1/100 이상으로 되도록, 또는 CO/CO2의 분압비를 1/1000 이상으로 되도록 제어할 필요가 있다. 이 때문에, 시드층(S2)의 형성부터 금속층(M2)의 형성까지를 환원 분위기 하에서 행하는 경우에는, H2/H2O의 분압비를 1/100 이상, 또는 CO/CO2의 분압비를 1/1000 이상으로 하는 것이 바람직하다. Co의 경우에도, 온도 200℃에서는, Ni의 경우와 마찬가지의 분압비로 Co의 환원 분위기를 형성할 수 있다. 다른 온도에서도, 엘링감 도표를 바탕으로 적절히 분압비를 설정하면 된다. 단, Ni에 대하여 CO를 많이 사용하면, 유독한 Ni(CO)4를 형성하는 경우가 있기 때문에, 필요 최소한의 CO량만을 사용하는 것이 바람직하다.
또한, 시드층(S2) 및 금속층(M2)을 형성한 후에는 어닐 처리(열처리)를 행하는 것이 바람직하다. 이때, 종형로 등을 사용해서 시간을 들여 어닐 처리를 행하면, 시드층(S2) 및/또는 금속층(M2)이 산화될 우려가 있다. 이 때문에, 어닐 처리는 매엽 처리 장치를 사용하여 단시간에 행하는 것이 바람직하다. 예를 들어, 매엽식의 저항 가열 처리 장치 외에, 램프광을 단시간만 조사하는 RTP 처리나 레이저광을 단시간만 조사하는 레이저 어닐 처리, LED(Light Emitting Diode)광을 단시간만 조사하는 LED 어닐 처리를 행하는 것이 바람직하다. 또한, 어닐 처리 시간이나 어닐 온도를 적절히 조정함으로써, 시드층(S2) 및 금속층(M2)의 주성분인 Ni 또는 Co의 결정립 직경을 제어할 수 있다.
(제3 공정; 도 2c 참조)
이어서, CMP(Chemical Mechanical Polishing)법에 의해, 층간 절연층(103) 위에 형성된 시드층(S2) 및 금속층(M2)을 연마에 의해 제거하여, 트렌치(103a)에 매립된 배선(104) 및 비아 홀(103b) 내에 매립된 비아 도체(105)를 형성한다. 또한, CMP법에 의해 연마된 웨이퍼(W)는, 슬러리 등의 잔사를 제거하기 위하여 세정 처리된다.
(반도체 제조 장치(200))
도 3은, 반도체 제조 장치(200)의 평면도이다. 이하, 도 3을 참조하여, 반도체 장치(100)를 제조하는 반도체 제조 장치(200)의 구성을 설명한다.
반도체 제조 장치(200)는, 로더 모듈(210)과, 로드로크 챔버(220A, 220B)와, 반송 챔버(230)와, 복수의 처리 챔버(240A 내지 240D)와, 제어 장치(250)를 구비한다.
(로더 모듈(210))
로더 모듈(210)은, 복수의 도어 오프너(211A 내지 211C)와, 반송 로봇(212)과, 얼라인먼트실(213)을 구비한다. 도어 오프너(211A 내지 211C)는, 처리 대상인 웨이퍼(W)의 수납 용기(C)(예를 들어, FOUP(Front Opening Unified Pod), SMIF(Standard Mechanical Inter Face) Pod 등)의 도어를 Open/Close시킨다. 반송 로봇(212)은, 수납 용기(C), 얼라인먼트실(213), 로드로크 챔버(220A, 220B)와의 사이에서 웨이퍼(W)를 반송한다.
얼라인먼트실(213) 내에는, 수납 용기(C)로부터 취출한 웨이퍼(W)의 노치(또는 오리엔테이션 플랫) 위치와 웨이퍼(W)의 편심을 조정하기 위한 얼라이너(도시하지 않음)가 설치되어 있다. 또한, 이하의 설명에서는, 노치(또는 오리엔테이션 플랫) 위치와 웨이퍼(W)의 편심을 얼라인먼트라고 기재한다. 반송 로봇(212)에 의해 수납 용기(C)로부터 반출된 웨이퍼(W)는 얼라인먼트실(213)에서 얼라인먼트된 후, 로드로크 챔버(220A)(또는 220B)에 반송된다. 도어 오프너(211A 내지 211C), 반송 로봇(212), 얼라인먼트실(213) 내의 얼라이너는, 제어 장치(250)에 의해 제어된다.
로드로크 챔버(220A, 220B)는, 진공 펌프(예를 들어, 드라이 펌프)와, 누설 밸브가 설치되어 있어, 대기 분위기와 진공 분위기를 전환할 수 있도록 구성되어 있다. 로드로크 챔버(220A, 220B)는, 웨이퍼(W)를 반입/반출하기 위한 게이트 밸브(GA, GB)를 로더 모듈(210)측에 구비한다. 반송 로봇(212)에 의해, 로드로크 챔버(220A, 220B)에 웨이퍼(W)를 반입/반출할 때에는, 로드로크 챔버(220A, 220B)를 대기 분위기로 한 후, 게이트 밸브(GA, GB)가 Open된다. 게이트 밸브(GA, GB)는, 제어 장치(250)에 의해 제어된다.
(반송 챔버(230))
반송 챔버(230)는, 게이트 밸브(G1 내지 G6)와, 반송 로봇(231)을 구비한다. 게이트 밸브(G1, G2)는, 로드로크 챔버(220A, 220B)와의 구획 밸브이다. 게이트 밸브(G3 내지 G6)는, 처리 챔버(240A 내지 240D)와의 구획 밸브이다. 반송 로봇(231)은 로드로크 챔버(220A, 220B)와 처리 챔버(240A 내지 240D)와의 사이에서 웨이퍼(W)의 전달을 행한다.
또한, 반송 챔버(230)에는, 진공 펌프(예를 들어, 드라이 펌프)와, 누설 밸브가 설치되어 있다. 통상, 반송 챔버(230) 내는 진공 분위기이며, 필요에 따라서(예를 들어, 메인터넌스) 대기 분위기로 된다. 또한, 고진공을 실현하기 위해서, TMP(Turbo Molecular Pump)나 Cryo 펌프를 설치해도 된다. 또한, 반송 챔버(230) 내를 환원 분위기로 유지하기 위해서, 반송 챔버(230) 내에 수소 가스(H2 가스)를 도입하도록 해도 된다. 이때, 반송 챔버(230) 내의 H2/H2O의 분압비는, 1/100 이상으로 되도록 수소 가스가 도입된다. 수소 가스의 도입 시에는, 폭발 하한을 고려하여, 수소를 3% 정도 포함한 Ar 가스를 도입하는 것으로 해도 된다. 상술한 바와 같이, 수소 가스 대신에 일산화탄소 가스를 도입함으로써 환원 분위기를 유지하도록 해도 된다. 일산화탄소 가스의 도입 시에도 수소와 마찬가지로, 폭발 하한을 고려하여, 일산화탄소를 10% 정도 포함한 Ar 가스를 도입하는 것으로 해도 된다. 게이트 밸브(G1 내지 G6) 및 반송 로봇(231)은 제어 장치(250)에 의해 제어된다.
처리 챔버(240A)는, 탈가스(degas)용 챔버이다. 처리 챔버(240A)는, 히터 또는 램프에 의해 웨이퍼(W)를 가열하여, 웨이퍼(W) 표면에 흡착되어 있는 수분이나 유기물을 제거한다.
처리 챔버(240B)는, 시드층 형성용 챔버이다. 처리 챔버(240B)는, 처리 대상인 웨이퍼(W) 표면에 Ni 또는 Co를 주성분으로 하는 시드막을 형성한다. 처리 챔버(240B)는, 예를 들어 PVD 챔버, ALD 챔버이다.
처리 챔버(240C)는, 성막용 챔버이다. 처리 챔버(240C)는, 처리 대상인 웨이퍼(W) 표면에 Ni 또는 Co를 주성분으로 하는 금속층을 형성한다. 처리 챔버(240C)는, 예를 들어 CVD 챔버이다.
처리 챔버(240D)는, 어닐용 챔버이다. 처리 챔버(240B, 240C)에서 성막한 시드층 및 금속층의 산화를 방지하기 위해서, 처리 챔버(240D)는, 단시간에 어닐 처리를 행하는 것이 바람직하다. 처리 챔버(240D)는, 예를 들어 매엽식의 저항 가열 처리 장치 외에, 램프광을 단시간만 조사하는 RTP 처리나 레이저광을 단시간만 조사하는 레이저 어닐 처리, LED(Light Emitting Diode)광을 단시간만 조사하는 LED 어닐 처리를 행한다. 또한, 어닐 처리 시간이나 어닐 온도를 적절히 조정함으로써, 시드층(S2) 및 금속층(M2)의 주성분인 Ni 또는 Co의 결정립 직경을 제어할 수 있다. 또한, 챔버(240D) 내에 수소(H2) 가스 또는 일산화탄소(CO) 가스를 도입하여, 환원 분위기 하에서 어닐 처리를 행해도 된다. 어닐 처리 압력은, 웨이퍼 면내 균일성을 높이기 위해서, 133Pa 이상, 예를 들어 1330Pa에서 행하는 등 적절히 선택 가능하다.
제어 장치(250)는 예를 들어 컴퓨터이며, 반도체 제조 장치(200)의 로더 모듈(210), 로드로크 챔버(220A, 220B), 반송 챔버(230), 처리 챔버(240A 내지 240D) 및 게이트 밸브(GA, GB, G1 내지 G6)를 제어한다.
(반도체 제조 장치(200)에 의한 반도체 장치(100)의 제조)
이어서, 반도체 제조 장치(200)에 의한 반도체 장치(100)의 제조에 대하여 설명한다. 이하, 도 2a, 도 2b 및 도 3을 참조하여, 반도체 제조 장치(200)에 의한 반도체 장치(100)의 제조에 대하여 설명한다. 또한, 이하의 설명에서는, 반도체 제조 장치(200)에 반송되기 전의 웨이퍼(W) 위에는, 반도체 장치(100)가 도 2a에 나타내는 상태까지 제조되어 있는 것으로 한다.
즉, 이하에 설명하는 프로세스는, 이 트렌치(103a) 및 비아 홀(103b)에 Ni 또는 Co를 주성분으로 하는 금속층을 매립하고, 비아 도체(105) 및 배선(102)과 비아 도체(105)를 통하여 전기적으로 접속되는 배선(104)을 형성하는 것이다.
수납 용기(C)가 반도체 제조 장치(200)에 반송되어 도어 오프너(211A 내지 211C) 중 어느 하나에 재치되고, 도어 오프너(211A 내지 211C)에 의해 수납 용기(C)의 덮개가 Open된다. 이어서, 반송 로봇(212)에 의해 수납 용기(C)로부터 웨이퍼(W)가 취출되어, 얼라인먼트실(213)에 반송된다. 얼라인먼트실(213)에서는, 웨이퍼(W)의 얼라인먼트가 행하여진다.
반송 로봇(212)은 얼라인먼트 후의 웨이퍼(W)를 얼라인먼트실(213)로부터 취출하여, 로드로크 챔버(220A)(또는 220B)에 반송한다. 웨이퍼(W)를 로드로크 챔버(220A)(또는 220B)에 반송할 때에는, 로드로크 챔버(220A)(또는 220B)는 대기 분위기로 되어 있다.
웨이퍼(W)를 반입한 후, 로드로크 챔버(220A)(또는 220B)의 게이트 밸브(GA)(또는 GB)가 Close된다. 그 후, 로드로크 챔버(220A)(또는 220B)가 진공화되어 진공 분위기로 된다.
로드로크 챔버(220A)(또는 220B)가 진공 분위기로 된 후, 게이트 밸브(G1)(또는 G2)가 Open된다. 웨이퍼(W)는 반송 로봇(231)에 의해, 비산화 분위기, 예를 들어 H2 가스 또는 CO 가스에 의해 환원 분위기로 되어 있는 반송 챔버(230) 내에 반입된다. 웨이퍼(W)가 반송 챔버(230) 내에 반입된 후, 게이트 밸브(G1)(또는 G2)는 Close된다.
이어서, 게이트 밸브(G3)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 처리 챔버(240A) 내에 반송한다. 게이트 밸브(G3)가 Close된 후, 처리 챔버(240A)에서는, 히터 또는 램프에 의해 웨이퍼(W)가 가열되어, 웨이퍼(W) 표면에 흡착되어 있는 수분이나 유기물이 제거된다.
이어서, 게이트 밸브(G3)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 반송 챔버(230) 내에 반입한다. 게이트 밸브(G3)가 Close된 후, 게이트 밸브(G4)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 처리 챔버(240B) 내에 반송한다. 처리 챔버(240B)에서는, 트렌치(103a) 및 비아 홀(103b)을 포함하는 층간 절연층(103) 표면 위에 Ni 또는 Co를 주성분으로 하는 시드층(S2)이 형성된다(도 2b 참조).
이어서, 게이트 밸브(G4)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 반송 챔버(230) 내에 반입한다. 게이트 밸브(G4)가 Close된 후, 게이트 밸브(G5)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 처리 챔버(240C) 내에 반송한다. 처리 챔버(240C)에서는, 트렌치(103a) 및 비아 홀(103b)을 매립하도록 하여, 시드층(S2) 위에 Ni 또는 Co를 주성분으로 하는 금속층(M2)이 형성된다(도 2b 참조).
이어서, 게이트 밸브(G5)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 반송 챔버(230) 내에 반입한다. 게이트 밸브(G5)가 Close된 후, 게이트 밸브(G6)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 처리 챔버(240D) 내에 반송한다. 처리 챔버(240D)에서는, 처리 챔버(240B 및 240C)에서 성막한 시드층(S2) 및 금속층(M2)의 어닐 처리가 행하여진다.
이어서, 게이트 밸브(G6)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 반송 챔버(230) 내에 반입한다. 게이트 밸브(G6)가 Close된 후, 게이트 밸브(G1)(또는 G2)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 로드로크 챔버(220A)(또는 220B) 내에 반입한다.
게이트 밸브(G1)(또는 G2)가 Close된 후, 로드로크 챔버(220A)(또는 220B)는 CDA 또는 N2에 의해 벤트된다. 이에 의해, 로드로크 챔버(220A)(또는 220B) 내는, 진공 분위기에서 대기 분위기로 된다. 이어서, 게이트 밸브(GA)(또는 GB)가 Open되어, 반송 로봇(212)은 웨이퍼(W)를 수납 용기(C) 내에 수용한다.
또한, 수납 용기(C) 내의 모든 웨이퍼(W)의 처리가 종료되면, 수납 용기(C)는, RGV(Rail Guided Vehicle), OHV(Overhead Hoist Vehicle), AGV(Automatic Guided Vehicle) 등의 반송 수단(도시하지 않음)에 의해 CMP 장치(도시하지 않음)에 반송된다. CMP 장치에서는, 층간 절연층(103) 위에 형성된 금속층(M2)을 연마에 의해 제거하여, 트렌치(103a)에 매립된 배선(104) 및 비아 홀(103b) 내에 매립된 비아 도체(105)를 형성한다(도 2c 참조). 또한, CMP법에 의해 연마된 웨이퍼(W)는 슬러리 등의 잔사를 제거하기 위하여 세정 처리된다.
이상과 같이, 이 실시 형태에서는, 폭 또는 높이 중 적어도 한쪽이 15nm 이하인 배선(102, 104)을 Ni 또는 Co를 주성분으로 하는 금속 또는 합금으로 형성하고 있다. 이 때문에, 종래의 Cu 배선에 비해, 배선의 전기 저항을 낮게 억제할 수 있다. 또한, 외경이 15nm 이하인 비아 도체(105)를 Ni 또는 Co를 주성분으로 하는 금속 또는 합금으로 형성하고 있다. 이 때문에, 종래의 Cu를 사용한 비아 도체에 비하여 전기 저항을 낮게 억제할 수 있다.
또한, Ni, Co는, Cu만큼 확산성이 높지 않다. 이 때문에, 반도체 제조 장치간의 크로스 콘터미네이션을 Cu만큼 걱정할 필요가 없다. 그 결과, Cu를 사용했을 때와 같이 전용의 제조 라인을 설치할 필요가 없어, 공장 내에서의 반도체 제조 장치의 레이아웃 자유도가 증가한다. 또한, 전용의 제조 라인을 설치할 필요가 없으므로, 제조 라인을 구축할 때의 투자액을 억제할 수 있다.
또한, 비산화 분위기 하에서, 배선(102, 104) 및 비아 도체(105)를 형성하고 있으므로, Ni 또는 Co의 불필요한 산화를 억제할 수 있다. 또한, Ni, Co는, 산소나 수분과 반응하여, 그 표면에 산화 피막을 형성하여 부동태로 된다. 이 때문에, Ni 또는 Co를 주성분으로 하는 배선(102, 104)이나 비아 도체(105)를 형성한 경우, 배선의 극 표층의 Ni 또는 Co가, 층간 절연층(101, 103)에 포함되는 산소나 수분과 반응하여, 배선과 층간 절연막의 계면에 부동태의 산화 피막(배리어막)을 형성하는 경우가 있다. 이 산화 피막은 층간 절연막으로부터 발생하는 산소나 수분으로부터 배선 본체의 산화를 방지하는 배리어로 되므로, 별도 배리어막을 형성하는 공정이 불필요하게 된다. 이 때문에, 프로세스의 간소화 및 비용 저감으로 이어지는 것을 기대할 수 있다. 또한, 배리어막이 불필요하게 됨으로써, 배리어막 자체의 전기 저항률에 기인하는 배선의 실효 저항률의 상승이 일어나지 않아, 실효 저항률을 내릴 수 있다.
배선(102)과 비아 도체(105) 및 비아 도체(105)와 배선(104)이 산화 피막 등을 통하지 않고 금속끼리 직접 접속되는 경우에는, 배선의 전기 저항을 낮게 억제하는 것을 기대할 수 있다. 또한, 경우에 따라서는, 산화 피막이 형성됨으로써, 배선(102)과 비아 도체(105)가 산화 피막을 개재하여 접속되게 된다. 이 경우에는, 배선(102)과 비아 도체(105)의 계면에서의 금속 원자의 이동이 억제되기 때문에 일렉트로 마이그레이션(이하, EM이라 기재) 내성이 향상되는 것을 기대할 수 있다. 배선(102)과 비아 도체(105)의 계면에 형성되는 산화 피막은 본래는 절연성이지만, 수 nm 이하로 매우 얇기 때문에, 터널 효과에 의해 전류가 흐르는 것으로 생각된다. 또한, 층간 절연층(101)과 배선(102)의 사이, 층간 절연층(103)과 배선(104)의 사이 및 층간 절연층(103)과 비아 도체(105)의 사이에 배리어막(예를 들어, TiN, WN, Ti, TaN, Ta)을 형성해도 됨은 물론이다. 또한, Ni 및 Co의 융점은, 각각 1453℃, 1495℃로, Cu의 융점 1083℃보다 높다. 이 때문에, Cu를 주성분으로 하는 배선에 비하여 Ni 및 Co를 주성분으로 하는 배선은 높은 EM 내성을 갖는 것으로 생각된다. 그 밖에, 그 후의 열 처리 시의 온도를 높게 할 수 있다는 효과도 갖는다.
또한, 상기 반도체 제조 장치(200)에서는, 처리 챔버(240A)에서 탈가스 처리를 한 후, 처리 챔버(240B)에서 시드층(S2)을 형성하고 있지만, 반도체 제조 장치(200)에 클리닝용 챔버를 설치하여, 처리 챔버(240A)에서 탈가스 처리를 한 후, 웨이퍼(W) 표면에 대하여 건식 에칭을 행하여, 웨이퍼(W) 표면에 형성되어 있는 자연 산화막을 제거하도록 해도 된다.
(실시 형태의 변형예)
상기 실시 형태에서는, 다마신(매립)법에 의해 반도체 장치(100)(도 1)를 제조하는 공정을 도 2a 내지 도 2c를 참조하여 설명하였다. 이 실시 형태의 변형예에서는, 서브트랙티브법에 의해 반도체 장치(100)를 제조하는 방법에 대하여 설명한다.
도 4a 내지 도 4e는, 실시 형태의 변형예에 관한 반도체 장치(100)의 제조 공정도이다. 이하, 도 4a 내지 도 4e를 참조하여, 서브트랙티브법에 의한 반도체 장치(100)의 제조 공정에 대하여 설명하지만, 도 1 및 도 2a 내지 도 2c에서 설명한 구성과 동일한 구성에는, 동일한 부호를 부여하여 중복된 설명을 생략한다.
(제1 공정: 도 4a 참조)
층간 절연층(101)을 선택적으로 에칭하여 비아 홀(101b)을 형성한다.
(제2 공정; 도 4b 참조)
CVD법, PVD법, ALD법, 전해 도금법, 또는 무전해 도금법, 초임계 CO2 성막법, 또는, 이들 방법을 조합하여, 비아 홀(101b)을 포함하는 층간 절연층(101) 표면 위에 Ni 또는 Co 주성분으로 하는 시드층(S2) 및 금속층(M2)을 형성한다.
시드층(S2) 및 금속층(M2)의 형성은, 예를 들어 PVD법, ALD법 또는 무전해 도금법에 의해 비아 홀(101b)을 포함하는 층간 절연층(101) 표면 위에 Ni 또는 Co 주성분으로 하는 시드층(S2)을 형성한 후, CVD법 또는 전해 도금법에 의해 금속층(M2)을 형성하도록 해도 되고, PVD법, CVD법, ALD법 또는 무전해 도금법에 의해 시드층(S2)을 형성한 후, 그 상태에서 PVD법, CVD법, ALD법 또는 무전해 도금법에 의해 금속층(M2)을 형성하도록 해도 된다.
또한, 실시 형태와 마찬가지로, 산화를 억제하기 위해서, 시드층(S2)의 형성부터 금속층(M2)의 형성까지를, 진공 분위기 하 또는 환원 분위기 하에서 행하는 것이 바람직하다. 또한, 실시 형태와 마찬가지로, 시드층(S2) 및 금속층(M2)을 형성한 후에는 어닐 처리(열처리)를 행하는 것이 바람직하다.
(제3 공정; 도 4c 참조)
이어서, 금속층(M2) 위에 원하는 패턴으로 마스크(HM)를 형성한다. 마스크(HM)의 재료는, 예를 들어 질화규소재(Si3N4)나, 탄화규소재(SiC), TEOS 등의 산화규소재(SiO2)이다.
(제4 공정; 도 4d 참조)
이어서, 건식 에칭을 행하여, 비아 홀(101b) 내에 비아 도체(105)와, 비아 도체(105)에 접속된 배선(104)을 형성한다.
(제5 공정; 도 4e 참조)
이어서, 층간 절연층(101) 및 배선(104) 위에 층간 절연층(103)을 형성한다.
(반도체 제조 장치(200)에 의한 반도체 장치(100)의 제조)
이어서, 반도체 제조 장치(200)에 의한 반도체 장치(100)의 제조에 대하여 설명한다. 이하, 도 3 및 도 4a, 도 4b를 참조하여, 반도체 제조 장치(200)에 의한 반도체 장치(100)의 제조에 대하여 설명한다. 또한, 이하의 설명에서는, 반도체 제조 장치(200)에 반송되기 전의 웨이퍼(W) 위에는, 반도체 장치(100)가 도 4a에 나타내는 상태까지 제조되어 있는 것으로 한다.
수납 용기(C)가 반도체 제조 장치(200)에 반송되어 도어 오프너(211A 내지 211C) 중 어느 하나에 재치되고, 도어 오프너(211A 내지 211C)에 의해 수납 용기(C)의 덮개가 Open된다. 이어서, 반송 로봇(212)에 의해 수납 용기(C)로부터 웨이퍼(W)가 취출되어, 얼라인먼트실(213)에 반송된다. 얼라인먼트실(213)에서는, 웨이퍼(W)의 얼라인먼트가 행하여진다.
반송 로봇(212)은 얼라인먼트 후의 웨이퍼(W)를 얼라인먼트실(213)로부터 취출하여, 로드로크 챔버(220A)(또는 220B)에 반송한다. 웨이퍼(W)를 로드로크 챔버(220A)(또는 220B)에 반송할 때에는, 로드로크 챔버(220A)(또는 220B)는 대기 분위기로 되어 있다.
웨이퍼(W)를 반입한 후, 로드로크 챔버(220A)(또는 220B)의 게이트 밸브(GA)(또는 GB)가 Close된다. 그 후, 로드로크 챔버(220A)(또는 220B)가 진공화되어 진공 분위기로 된다.
로드로크 챔버(220A)(또는 220B)가 진공 분위기로 된 후, 게이트 밸브(G1)(또는 G2)가 Open된다. 웨이퍼(W)는 반송 로봇(231)에 의해, 비산화 분위기, 예를 들어 H2 가스 또는 CO 가스에 의해 환원 분위기로 되어 있는 반송 챔버(230) 내에 반입된다. 웨이퍼(W)가 반송 챔버(230) 내에 반입된 후, 게이트 밸브(G1)(또는 G2)는 Close된다.
이어서, 게이트 밸브(G3)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 처리 챔버(240A) 내에 반송한다. 게이트 밸브(G3)가 Close된 후, 처리 챔버(240A)에서는, 히터 또는 램프에 의해 웨이퍼(W)를 가열하여, 웨이퍼(W) 표면에 흡착되어 있는 수분이나 유기물이 제거된다.
이어서, 게이트 밸브(G3)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 반송 챔버(230) 내에 반입한다. 게이트 밸브(G3)가 Close된 후, 게이트 밸브(G4)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 처리 챔버(240B) 내에 반송한다. 처리 챔버(240B)에서는, 비아 홀(101b)을 포함하는 층간 절연층(101) 표면 위에 Ni 또는 Co를 주성분으로 하는 시드층(S2)이 형성된다(도 4b 참조).
이어서, 게이트 밸브(G4)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 반송 챔버(230) 내에 반입한다. 게이트 밸브(G4)가 Close된 후, 게이트 밸브(G5)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 처리 챔버(240C) 내에 반송한다. 처리 챔버(240C)에서는, 비아 홀(101b)을 매립하도록 하여, 시드층(S2) 표면 위에 Ni 또는 Co를 주성분으로 하는 금속층(M2)이 형성된다(도 4b 참조).
이어서, 게이트 밸브(G5)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 반송 챔버(230) 내에 반입한다. 게이트 밸브(G5)가 Close된 후, 게이트 밸브(G6)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 처리 챔버(240D) 내에 반송한다. 처리 챔버(240D)에서는, 처리 챔버(240B 및 240C)에서 성막한 시드층(S2) 및 금속층(M2)의 어닐 처리가 행하여진다.
이어서, 게이트 밸브(G6)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 반송 챔버(230) 내에 반입한다. 게이트 밸브(G6)가 Close된 후, 게이트 밸브(G1)(또는 G2)가 Open되어, 반송 로봇(231)은 웨이퍼(W)를 로드로크 챔버(220A)(또는 220B)에 반입한다.
게이트 밸브(G1)(또는 G2)가 Close된 후, 로드로크 챔버(220A)(또는 220B)는 CDA 또는 N2에 의해 벤트된다. 이에 의해, 로드로크 챔버(220A)(또는 220B) 내는, 진공 분위기에서 대기 분위기로 된다. 이어서, 게이트 밸브(GA)(또는 GB)가 Open되어, 반송 로봇(212)은 웨이퍼(W)를 수납 용기(C) 내에 수용한다.
또한, 수납 용기(C) 내의 모든 웨이퍼(W)의 처리가 종료되면, 수납 용기(C)는, RGV, OHV, AGV 등의 반송 수단(도시하지 않음)에 의해 다른 장치, 예를 들어 코터 장치, 포토리소그래피 장치, 디벨로퍼 장치, 에칭 장치, CVD 장치(모두 도시하지 않음)에 반송되어, 원하는 형상으로 마스크(HM)가 형성된 후(도 4c 참조), 드라이 에칭이 행하여져, 비아 홀(101b) 내에 비아 도체(105)와, 비아 도체(105)에 접속된 배선(104)이 형성된다(도 4d 참조). 그 후, 층간 절연층(101) 및 배선(104) 위에 층간 절연층(103)이 형성된다(도 4e 참조).
이상과 같이, 이 실시 형태의 변형예에서는, 서브트랙티브법에 의해 반도체 장치(100)를 제조하고 있으므로, 다마신법에 비해 배선(104)을 구성하는 Ni 또는 Co의 그레인 사이즈가 커진다. 이것은, 다마신법에서는 미리 형성된 트렌치 안에 배선 재료를 매립하기 때문에, 배선 재료의 결정 성장이 트렌치의 폭에 의존하는(공간적 제한을 받는) 것에 반해, 서브트랙티브법에서는 이러한 공간적 제한이 없어, 어닐 시에 있어서의 배선 재료의 결정 성장이 방해되지 않기 때문이다. 결정 성장이 촉진되어, 결정립계가 적어지면, 입계에서 발생하는 전자 산란도 적어진다. 이 때문에, 배선의 저항이 더 낮아지는 것을 기대할 수 있다. 또한, EM 내성이 더욱 향상되는 것을 기대할 수 있다. 또한, 층간 절연층(103)에 배선(104)을 매립하기 위한 트렌치(홈)를 형성할 필요가 없으므로 층간 절연층(103)에 대한 플라즈마 대미지를 저감할 수 있다. 그 밖의 효과는, 실시 형태에 따른 반도체 장치(100)와 동일하다.
(기타 실시 형태)
이상, 본 발명의 실시 형태에 대하여 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 각종 변형이 가능한 것은 물론이다. 도 3을 참조하여 설명한 반도체 제조 장치(200)에서는, 각 처리 챔버 내의 압력이 대기압보다 낮은 진공 장치를 상정하고 있었기 때문에, 시드층(S2)을 형성하는 처리 챔버(240B)를 PVD 챔버 또는 ALD 챔버로 하고, 금속층(M2)을 형성하는 처리 챔버(240C)를 CVD 챔버라고 하고 있지만, 이에 한정되지 않는다.
무전해 도금 장치와 전해 도금 장치를 접속하여, 무전해 도금 장치로 시드층(S2)을 형성한 후, 전해 도금 장치로 금속층(M2)을 형성해도 된다. 또한, 이미 설명한 바와 같이, PVD법, ALD법 또는 무전해 도금법에 의해 시드층(S2)을 형성한 후, CVD법 또는 전해 도금법에 의해 금속층(M2)을 형성하도록 해도 된다. 또한, 상기 변경을 행하는 경우도, 시드층(S2)의 형성부터 금속층(M2)을 형성할 때까지를 비산화 분위기 하에서 행해지도록 구성하는 것이 바람직하다.
또한, 배선의 폭과 높이의 양쪽이 15nm를 초과하는 부분에 대해서는, 종래 기술의 Cu 배선을 사용하는 것이 바람직하다. Ni 또는 Co를 주성분으로 하는 배선에 있어서는, 주성분의 Ni 또는 Co 이외의 함유 원소로서, 금회 검토 대상으로 한 Mo나 W, Cu 이외에, 부동태 피막을 형성할 수 있는 원소, 예를 들어 Al, Fe, Cr, Ti, Ta, Nb, Mn, Mg를 들 수 있다. 또한, Ni와 Co로 이루어지는 합금을 사용해도 되고, 그 경우의 Ni와 Co의 함유 비율은, 0 내지 100%의 사이에서 적절히 선택 가능하다. 즉, NixCo1 -x로 한 경우, x가 취할 수 있는 값은 0 내지 1이다. x=0일 때는, Ni가 0%, Co가 100%로 되고, x=0.5일 때는, Ni도 Co도 50%로 되고, x=1일 때는, Ni가 100%, Co가 0%로 된다.
또한, Ni 또는 Co는, (강)자성체이며, Cu에 비해 비투자율이 높다. 이 때문에, 배선간의 거리가 가까우면 배선간의 크로스 토크가 문제로 되는 것이 고려된다. 크로스 토크가 문제로 되는 경우, 배선을 형성하는 Ni 또는 Co의 그레인 사이즈를 작게 하는 것이 고려된다. 그레인 사이즈를 작게 함으로써, Ni 또는 Co의 자화가 억제되기 때문에, 배선간의 크로스 토크가 억제되는 것을 기대할 수 있다.
이 경우, 예를 들어 금속막(M2)(도 2b, 도 4b 참조)이 미결정 상태 또는 아몰퍼스(비정질)가 되도록 Ni 또는 Co를 퇴적시킨다. 이러한 방법으로서, 예를 들어 Ni 또는 Co를 퇴적시킬 때, Si(규소)나 B(붕소)를 첨가하는 것이 고려된다. Si(규소)나 B(붕소)는 Glass Forming Atom이라고 불리며, Ni나 Co와는 크기가 상이한 원자를 첨가함으로써, Ni 또는 Co가 결정화하는 것을 억제할 수 있다.
또한, 자장 중에서 Ni 또는 Co를 퇴적시키는 것도 고려된다. 자장 중에서 Ni 또는 Co를 퇴적시킴으로써, 퇴적된 Ni 또는 Co의 자화의 방향이 정렬되는 것을 기대할 수 있다. 또한, 이 경우, 자화의 방향이, 배선의 길이 방향에 대하여 평행해지도록 자장을 형성한다. 자화의 방향이 배선의 길이 방향에 대하여 평행하게 정렬되어 있을 경우, 크로스 토크의 영향이 저감되는 것을 기대할 수 있다. 또한, 동작 주파수가 높은(예를 들어 1MHz 이상) 디바이스의 배선에 Ni 또는 Co를 사용하도록 해도 된다. 비투자율이 높은 재료를 사용해도, 동작 주파수가 높은 경우에는, 자화의 영향이 작아지기 때문이다. 예를 들어, Ni와 Co의 비투자율은, 각각 600μr, 250μr이지만, 스누크(Snoek)의 한계선에 의하면, 비투자율이 수 100μr 정도인 경우, 주파수가 1MHz 정도로 되면 투자율이 급감하는 것으로 알려져 있다. 또한, 스누크의 한계선이란, 물성에 의해 결정되는 특정한 주파수 부근에서 손실의 급증을 수반하면서 투자율이 급감하는 현상을 말하며, 이 주파수는 투자율이 높을수록 낮은 주파수로 되고, 일반적으로 투자율과 한계 주파수의 곱이 일정해진다(세라믹스 42(2007) p460에서 인용).
실시예
이어서, 실시예를 들어 본 발명을 보다 상세하게 설명한다. 발명자들은, 막 두께가 상이한 복수의 금속막을, 실온에서의 스퍼터링법에 의해, 각각 상이한 재료(Cu, Co, Mo, W, Ni)로, TEOS(450nm)/Si 기판의 위에 형성하고, 그 시트 저항(표면 저항률)을 4 단자법에 의해 측정하였다. 또한, 막 두께는, XRF(X-ray Fluorescence Analysis) 및 TEM(Transmission Electron Microscope)을 사용하여 측정하였다. 얻어진 시트 저항과 막 두께로부터 각 금속막의 저항률을 산출하였다. Cu를 대신하는 재료로서 Co, Mo, W, Ni를 선택한 이유는, 1) 벌크에서의 저항률이 낮은 점, 2) EM 내성의 하나의 지표로서 융점이 높은 점, 3) 화학적 안정성이 높은(산화 내성이 높거나, 또는 표면이 부동태화되는 점) 점의 3가지이다. 이하, 각 실시예에 대하여 설명한다.
(실시예 1)
Cu, Co, Mo, W, Ni의 각각에 대해서, 막 두께가 상이한 복수의 금속막을 형성한 후, 각 금속막의 막 두께 및 저항을 측정하였다. 막 두께는, XRF를 사용하여 측정하였다.
도 5는, 실시예 1의 막 두께 및 저항률의 측정 결과를 도시한 도면이다. 또한, 종축에 저항률(μΩcm), 횡축에 막 두께(nm)를 나타냈다. 도 5에 도시한 바와 같이, 막 두께가 15nm보다 두꺼운 영역에서는, Ni의 저항률이 Cu의 저항률보다 높지만, 막 두께가 15nm 이하인 영역에서는, Ni의 저항률이, Cu의 저항률보다 낮은 것을 알 수 있다.
(실시예 2)
Cu, Co, Mo, W, Ni의 각각에 대해서, 막 두께가 상이한 복수의 금속막을 형성한 후, 환원 분위기 하에서 400℃, 30분(간)의 어닐 처리를 행하였다. 또한, 어닐 처리는, 수소(H2) 가스를 3% 포함한 질소(N2) 가스를 사용하여 환원 분위기를 형성한 상태에서 행하였다. 어닐 처리 후, 각 금속막의 막 두께 및 저항을 측정하였다. 막 두께는, XRF를 사용하여 측정하였다.
도 6은, 실시예 2의 막 두께 및 저항률의 측정 결과를 도시한 도면이다. 또한, 종축에 저항률(μΩcm), 횡축에 막 두께(nm)를 나타냈다. 또한, 이 실시예 2에서는, Cu의 저항률을 4 단자법으로 측정할 수는 없었다. 이것은, 어닐 처리에 의해 Cu가 응집하여(Cu의 융점은, Ni나 Co에 비해 낮다), Cu가 박막의 상태를 유지할 수 없었기 때문이라 생각된다. 이 때문에, 도 6에는, 어닐 처리를 하지 않은 Cu의 막 두께와 저항률을 비교하기 위해 나타냈다.
도 6에 도시한 바와 같이, 어닐 처리를 한 경우, Co, Mo, W, Ni의 저항률이 전체적으로 낮아지는 것을 알 수 있다. 예를 들어, 막 두께가 15nm보다 두꺼운 영역에서는, Ni의 저항률이 Cu의 저항률과 대략 동일해지고, 막 두께가 15nm 이하인 영역에서는, Ni의 저항률이 Cu의 저항률보다 더 낮은 것을 알 수 있다. 또한, Co에 대해서도, 막 두께가 15nm 이하인 영역에서는, Cu의 저항률보다 Co의 저항률이 낮은 것을 알 수 있다.
(실시예 3)
Cu, Co, Mo, Ni의 각각에 대해서, 막 두께가 상이한 복수의 금속막을 형성한 후, 각 금속막의 막 두께 및 저항을 측정하였다. 막 두께는, TEM을 사용하여 측정하였다.
도 7은, 실시예 3의 막 두께 및 저항률의 측정 결과를 도시한 도면이다. 또한, 종축에 저항률(μΩcm), 횡축에 막 두께(nm)를 나타냈다. 도 7에 도시한 바와 같이, 막 두께가 24nm 이하인 영역에서는, Ni의 저항률이, Cu의 저항률보다 낮은 것을 알 수 있다. 또한, Co에 대해서도, 막 두께가 15nm 이하인 영역에서는, Co의 저항률이 Cu의 저항률과 대략 동등해지는 것을 알 수 있다.
(고찰 결과)
상기 실시예 1 내지 3의 결과로부터, 선 폭 또는 높이 중 적어도 한쪽이 15nm 이하인 배선에 사용하는 재료로서, Cu, W, Mo보다 Ni 또는 Co(어닐 처리 유)가 더 우수한 것을 알았다. 금회의 결과의 이유로서는, 그레인 사이즈가 Cu, W, Mo보다 Ni, Co가 더 컸을 가능성, 그레인의 배향성이 Cu, W, Mo보다 Ni, Co가 더 정렬되어 있었을 가능성, Ni, Co에서는 부동태 피막의 형성에 의해 내부 산화가 억제되었을 가능성이 고려된다. 금회의 실험은, 실제로 배선을 형성하여 행한 것이 아니라, 금속의 박막을 사용하여 실험한 것이지만, 박막에서 저항이 상승하는 요인은, 표면이나 계면의 영향이 박막화에 수반하여 상대적으로 강해져, 전자의 산란이 증가하는 것이며, 이것은 미세 배선에서의 저항 상승의 요인과 동일하다.
[산업상 이용가능성]
본 발명의 반도체 장치, 반도체 장치의 제조 방법 및 반도체 제조 장치는, 세선화된 배선의 전기 저항이 낮은 반도체 장치, 반도체 장치의 제조 방법 및 반도체 제조 장치를 제공할 수 있으므로, 산업상 이용 가능성을 갖는다.
100 : 반도체 장치 101, 103 : 층간 절연층
101b : 비아 홀 102, 104 : 배선
103a :트렌치 103b : 비아 홀
105 : 비아 도체 200 : 반도체 제조 장치
210 : 로더 모듈 211A 내지 211C : 도어 오프너
220A, 220B : 로드로크 챔버 212 : 반송 로봇
213 : 얼라인먼트실 230 : 반송 챔버
231 : 반송 로봇 240A 내지 240D : 처리 챔버
250 : 제어 장치 C : 수납 용기
D : 외경 G1 내지 G6 : 게이트 밸브
GA, GB : 게이트 밸브 H1, H2 : 높이
HM : 마스크 M2 : 금속층
S1, S2 :시드층 W : 반도체 기판(웨이퍼)
W1, W2 : 폭

Claims (19)

  1. 절연층 및 배선층을 구비한 반도체 장치로서,
    상기 배선층은,
    배선의 선 폭 또는 높이 중 적어도 한쪽이 15nm 이하이고, Ni 또는 Co를 주성분으로 하는 배선을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연층을 개재하여 복수의 상기 배선층이 적층되고,
    상기 배선층의 배선을 접속하는 비아 도체를 더 구비하고,
    상기 비아 도체는, 직경이 15nm 이하이고, Ni 또는 Co를 주성분으로 하는 것을 특징으로 하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 Ni 또는 상기 Co의 평균 그레인 사이즈가 15nm 이상인 것을 특징으로 하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 배선층의 배선 중 폭 및 높이가 15nm를 초과하는 배선은, Cu를 주성분으로 하는 것을 특징으로 하는, 반도체 장치.
  5. 절연층 및 배선층을 구비한 반도체 장치의 제조 방법으로서,
    상기 절연층의 표면에, 선 폭 또는 높이 중 적어도 한쪽이 15nm 이하이고, Ni 또는 Co를 주성분으로 하는 배선을 갖는 상기 배선층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 배선층은,
    비산화 분위기 중에서 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 비산화 분위기는,
    진공 분위기 또는 환원 분위기인 것을 특징으로 하는, 반도체 장치의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 배선층을 열처리하는 공정을 더 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 열처리는, RTP 처리, 레이저 어닐 처리, 또는 LED에 의한 가열 처리인 것을 특징으로 하는, 반도체 장치의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 열처리는, 매엽식의 어닐 장치에서 행하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  11. 제5항 내지 제10항 중 어느 한 항에 있어서,
    상기 배선층을 형성하는 공정 전에,
    가열에 의해 상기 절연층의 탈가스 처리를 행하는 공정을 더 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  12. 제5항 내지 제11항 중 어느 한 항에 있어서,
    상기 절연층을 선택적으로 에칭하여 오목부를 형성하는 공정과,
    상기 오목부를 포함하는 상기 절연층의 표면에, Ni 또는 Co를 주성분으로 하는 금속층을 형성하는 공정과,
    상기 오목부를 제외한 상기 절연층의 표면에 형성된 상기 금속층을 제거하여, 상기 배선을 형성하는 공정,
    를 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  13. 제5항 내지 제11항 중 어느 한 항에 있어서,
    상기 절연층의 표면에, Ni 또는 Co를 주성분으로 하는 금속층을 형성하는 공정과,
    상기 금속층을 선택적으로 에칭하여 상기 배선을 형성하는 공정,
    을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 금속층을 형성하는 공정은,
    상기 절연층의 표면에, Ni 또는 Co를 주성분으로 하는 시드층을 형성하는 공정과,
    상기 시드층 위에 Ni 또는 Co를 주성분으로 하는 상기 금속층을 성장시키는 공정,
    을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  15. 제5항 내지 제14항 중 어느 한 항에 있어서,
    상기 배선은, CVD법, PVD법, ALD법, 전해 도금법, 또는 무전해 도금법, 초임계 CO2 성막법, 또는 이들의 조합에 의해 형성되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  16. 제5항 내지 제15항 중 어느 한 항에 있어서,
    상기 절연층의 표면에, 선 폭 및 높이가 15nm를 초과하고, Cu를 주성분으로 하는 배선을 형성하는 공정을 더 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  17. 절연층 및 배선층을 구비한 반도체 장치를 제조하는 반도체 제조 장치로서,
    상기 절연층의 표면에, Ni 또는 Co를 주성분으로 하는 시드층을 형성하는 제1 처리 챔버와,
    상기 시드층 위에 Ni 또는 Co를 주성분으로 하는 금속층을 성장시키는 제2 처리 챔버와,
    상기 제1, 제2 처리 챔버에 접속되고, 비산화 분위기 하로 유지된 반송 챔버와,
    상기 반송 챔버 내에 배치되고, 상기 반도체 장치를 상기 제1 처리 챔버로부터 상기 제2 처리 챔버에 반송하는 반송 수단,
    을 구비하는 것을 특징으로 하는 반도체 제조 장치.
  18. 제17항에 있어서,
    상기 비산화 분위기는, 진공 분위기 또는 환원 분위기인 것을 특징으로 하는, 반도체 제조 장치.
  19. 제17항 또는 제18항에 있어서,
    상기 반송 챔버에 접속되고, 상기 배선층을 형성하기 전의 상기 절연층을 가열하여 탈가스 처리를 행하는 제3 처리 챔버를 더 구비하는 것을 특징으로 하는, 반도체 제조 장치.
KR1020147025192A 2012-03-08 2013-02-13 반도체 장치, 반도체 장치의 제조 방법, 반도체 제조 장치 KR101955062B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012051271A JP6360276B2 (ja) 2012-03-08 2012-03-08 半導体装置、半導体装置の製造方法、半導体製造装置
JPJP-P-2012-051271 2012-03-08
PCT/JP2013/000765 WO2013132749A1 (ja) 2012-03-08 2013-02-13 半導体装置、半導体装置の製造方法、半導体製造装置

Publications (2)

Publication Number Publication Date
KR20140141586A true KR20140141586A (ko) 2014-12-10
KR101955062B1 KR101955062B1 (ko) 2019-03-06

Family

ID=49116245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147025192A KR101955062B1 (ko) 2012-03-08 2013-02-13 반도체 장치, 반도체 장치의 제조 방법, 반도체 제조 장치

Country Status (5)

Country Link
US (1) US20140374904A1 (ko)
JP (1) JP6360276B2 (ko)
KR (1) KR101955062B1 (ko)
TW (1) TWI670821B (ko)
WO (1) WO2013132749A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997457B2 (en) * 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9349686B2 (en) * 2014-03-12 2016-05-24 Qualcomm Incorporated Reduced height M1 metal lines for local on-chip routing
US20150263272A1 (en) * 2014-03-13 2015-09-17 Kazuhiro Tomioka Manufacturing method of magnetic memory device and manufacturing apparatus of magnetic memory device
US9318439B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
JP5835534B1 (ja) 2014-04-10 2015-12-24 三菱瓦斯化学株式会社 半導体素子の洗浄用液体組成物、および半導体素子の洗浄方法
CN106463358B (zh) * 2014-06-16 2020-04-24 英特尔公司 金属互连件的接缝愈合
WO2016007126A1 (en) 2014-07-07 2016-01-14 Intel Corporation Spin-transfer torque memory (sttm) devices having magnetic contacts
DE112015006571T5 (de) 2015-05-26 2018-03-01 Mitsubishi Electric Corporation Verfahren zum herstellen einer halbleiteranordnung
US9472502B1 (en) * 2015-07-14 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt interconnect techniques
TWI705132B (zh) 2015-10-08 2020-09-21 日商三菱瓦斯化學股份有限公司 半導體元件之洗淨用液體組成物、半導體元件之洗淨方法及半導體元件之製造方法
TWI816635B (zh) 2015-10-15 2023-10-01 日商三菱瓦斯化學股份有限公司 半導體元件之洗淨用液體組成物、半導體元件之洗淨方法及半導體元件之製造方法
CN106653678A (zh) * 2015-11-03 2017-05-10 中芯国际集成电路制造(上海)有限公司 导电插塞结构及其形成方法
JP6723128B2 (ja) 2016-09-27 2020-07-15 東京エレクトロン株式会社 ニッケル配線の製造方法
US10763207B2 (en) 2017-11-21 2020-09-01 Samsung Electronics Co., Ltd. Interconnects having long grains and methods of manufacturing the same
US20220205125A1 (en) * 2020-12-28 2022-06-30 Ebara Corporation Plating apparatus and operation control method of plating apparatus
JP2023042349A (ja) * 2021-09-14 2023-03-27 株式会社東芝 半導体装置の製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04134827A (ja) * 1990-09-27 1992-05-08 Toshiba Corp 半導体装置の製造方法
JPH10242081A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体装置の製造方法
JP3436132B2 (ja) * 1998-05-13 2003-08-11 セイコーエプソン株式会社 半導体装置
KR100351237B1 (ko) * 1998-12-29 2002-11-18 주식회사 하이닉스반도체 반도체소자의구리금속배선형성장치및이를이용한구리금속배선형성방법
EP1280193B1 (en) * 2000-05-02 2011-06-29 JGC Catalysts and Chemicals Ltd. Method of manufacturing integrated circuit, and substrate with integrated circuit formed by the method of manufacturing integrated circuit
US7301199B2 (en) * 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
JP2002270690A (ja) * 2002-02-07 2002-09-20 Nec Corp 半導体装置における配線構造
JP2003264192A (ja) * 2002-03-07 2003-09-19 Sanyo Electric Co Ltd 配線構造、その製造方法、および光学装置
CN100517422C (zh) * 2002-03-07 2009-07-22 三洋电机株式会社 配线结构、其制造方法、以及光学设备
JP2003303880A (ja) * 2002-04-10 2003-10-24 Nec Corp 積層層間絶縁膜構造を利用した配線構造およびその製造方法
JP4124432B2 (ja) * 2002-10-31 2008-07-23 独立行政法人科学技術振興機構 ナノサイズの金属コバルト微粒子の電解析出方法
JP4591084B2 (ja) * 2002-12-09 2010-12-01 日本電気株式会社 配線用銅合金、半導体装置及び半導体装置の製造方法
JP3811473B2 (ja) * 2003-02-25 2006-08-23 富士通株式会社 半導体装置
JP3840198B2 (ja) * 2003-04-28 2006-11-01 株式会社東芝 半導体装置およびその製造方法
JP2006024587A (ja) * 2004-07-06 2006-01-26 Renesas Technology Corp 半導体装置の製造方法
US7259463B2 (en) * 2004-12-03 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene interconnect structure with cap layer
US7695981B2 (en) * 2005-05-13 2010-04-13 Siluria Technologies, Inc. Seed layers, cap layers, and thin films and methods of making thereof
SG150514A1 (en) * 2005-08-12 2009-03-30 Cambrios Technologies Corp Nanowires-based transparent conductors
JP5031313B2 (ja) * 2005-11-01 2012-09-19 シャープ株式会社 外部環境ナノワイヤセンサおよび外部環境ナノワイヤセンサの製造方法
TWI315560B (en) * 2006-09-19 2009-10-01 Nat Univ Tsing Hua Interconnection structure and manufacturing method thereof
US20080315430A1 (en) * 2007-06-22 2008-12-25 Qimonda Ag Nanowire vias
JP2009038114A (ja) * 2007-07-31 2009-02-19 Fujitsu Ltd 半導体集積回路の設計方法，設計装置および製造方法
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
US7834457B2 (en) * 2008-02-28 2010-11-16 International Business Machines Corporation Bilayer metal capping layer for interconnect applications
JP5582727B2 (ja) * 2009-01-19 2014-09-03 株式会社東芝 半導体装置の製造方法及び半導体装置
US7956463B2 (en) * 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings
JP2011134885A (ja) * 2009-12-24 2011-07-07 Panasonic Corp 半導体装置およびその製造方法
JP2011216867A (ja) * 2010-03-17 2011-10-27 Tokyo Electron Ltd 薄膜の形成方法
US8431486B2 (en) * 2010-08-10 2013-04-30 International Business Machines Corporation Interconnect structure for improved time dependent dielectric breakdown
US8617982B2 (en) * 2010-10-05 2013-12-31 Novellus Systems, Inc. Subtractive patterning to define circuit components
KR102032108B1 (ko) * 2011-02-28 2019-10-15 엔티에이치 디그리 테크놀로지스 월드와이드 인코포레이티드 금속성 나노섬유 잉크, 실질적으로 투명한 전도체, 및 제조 방법
US8772938B2 (en) * 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures

Also Published As

Publication number Publication date
JP6360276B2 (ja) 2018-07-18
TW201347129A (zh) 2013-11-16
US20140374904A1 (en) 2014-12-25
JP2013187350A (ja) 2013-09-19
TWI670821B (zh) 2019-09-01
KR101955062B1 (ko) 2019-03-06
WO2013132749A1 (ja) 2013-09-12

Similar Documents

Publication Publication Date Title
KR101955062B1 (ko) 반도체 장치, 반도체 장치의 제조 방법, 반도체 제조 장치
KR101175839B1 (ko) 반도체 장치의 제조 방법, 반도체 제조 장치 및 기억 매체
US10727119B2 (en) Process integration approach of selective tungsten via fill
JP5429078B2 (ja) 成膜方法及び処理システム
KR100952685B1 (ko) 반도체 장치의 제조 방법, 반도체 제조 장치 및 기억 매체
KR100396891B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP6030439B2 (ja) マンガン含有膜の形成方法、処理システム、および電子デバイスの製造方法
KR20080016463A (ko) 반도체 장치의 제조 방법
KR20140041745A (ko) 반도체 장치의 제조 방법, 반도체 장치, 반도체 장치의 제조 장치 및 기억 매체
US11967525B2 (en) Selective tungsten deposition at low temperatures
US7939421B2 (en) Method for fabricating integrated circuit structures
WO2021060115A1 (ja) 半導体装置の製造方法及び半導体装置の製造装置
KR20100024416A (ko) 성막 방법 및 처리 시스템
WO2013125449A1 (ja) 半導体装置の製造方法、記憶媒体及び半導体装置
TW202341354A (zh) 使用雙官能自組裝單層的金屬表面的選擇性阻擋
KR101757037B1 (ko) 구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법
KR102059324B1 (ko) Cu막의 형성 방법
US20220108917A1 (en) Low resistance and high reliability metallization module
KR100567539B1 (ko) 반도체 소자의 금속배선 형성방법
WO2022006225A1 (en) Selective tungsten deposition at low temperatures
KR20050040552A (ko) 반도체 장치의 구리 배선 형성 방법.

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2017101000819; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20170220

Effective date: 20181122

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant