KR101757037B1 - 구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법 - Google Patents

구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101757037B1
KR101757037B1 KR1020150031025A KR20150031025A KR101757037B1 KR 101757037 B1 KR101757037 B1 KR 101757037B1 KR 1020150031025 A KR1020150031025 A KR 1020150031025A KR 20150031025 A KR20150031025 A KR 20150031025A KR 101757037 B1 KR101757037 B1 KR 101757037B1
Authority
KR
South Korea
Prior art keywords
copper wiring
manganese oxide
layer
substrate
film
Prior art date
Application number
KR1020150031025A
Other languages
English (en)
Other versions
KR20150108751A (ko
Inventor
겐지 마츠모토
히로아키 가와사키
히로유키 나가이
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20150108751A publication Critical patent/KR20150108751A/ko
Application granted granted Critical
Publication of KR101757037B1 publication Critical patent/KR101757037B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67103Apparatus for thermal treatment mainly by conduction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68742Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01025Manganese [Mn]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Plasma & Fusion (AREA)

Abstract

본 발명은, 층간 절연막(11)의 표면에 노출된 구리 배선(14)의 표면을 박막에 의해 덮는 반도체 장치의 제조 방법에 있어서, 구리 배선(14)의 표면에 망간 산화물의 층(25)을 형성하는 기술을 제공하는 것이다. 연마에 의해 층간 절연막(11)의 표면에 구리 배선(14)이 노출된 웨이퍼(W)를 어닐 장치에 반입해서 어닐 처리를 행하여, 연마 시에 사용된 슬러리에 포함되어 있던 BTA의 박층(23)을 구리 배선(14)의 표면으로부터 제거한다. 계속해서 웨이퍼(W)를 반송 용기(C)에 수용하여 대기에 노출시킴으로써 구리 배선(14)의 표면을 산화시켜 CuOx층(24)을 형성한다. 그 후, 반송 용기(C)를, ALD 장치(5)를 구비한 진공 처리 장치에 반송하고, ALD 장치(5)에 있어서, 웨이퍼(W)에 아미드아미노알칸계 망간 화합물을 원료로 하는 원료 가스와 수증기를 교대로 공급하여, 구리 배선(14)의 표면에 망간 산화물의 층(25)을 형성하고 있다.

Description

구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE INCLUDING A SUBSTRATE HAVING COPPER INTERCONNECTS}
절연막에 형성된 오목부에 매립된 구리 배선의 표면에 성막하는 기술에 관한 것이다.
반도체 장치에서의 구리 배선의 다층 구조를, 예를 들어 듀얼 다마신에 의해 제조하는 경우, 구리를 층간 절연막의 오목부에 매립하고, CMP(Chemical Mechanical Polishing: 화학적 기계 연마)에 의해 잉여의 구리를 연마해서 제거하여, 층간 절연막의 표면에 노출된 구리 배선의 표면 및 층간 절연막의 표면에 배리어막이 형성된다. 이 배리어막은, 층간 절연막 중으로의 구리의 확산 방지를 도모하기 위한 역할을 가지며, 예를 들어 실리콘(Si), 탄소(C) 및 질소(N)의 화합물인 SiCN막, 실리콘 및 탄소의 화합물인 SiC막, 또는 실리콘 및 질소의 화합물인 SiN막 등으로 이루어진다. 또한 상기 배리어막은, 기판의 표면에 상층의 층간 절연막을 적층한 후에 층간 절연막의 오목부를 에칭에 의해 형성할 때의 에칭 스톱막의 역할도 겸용한다.
그리고, 상기 배리어막은, 구리와의 밀착성이 나쁘기 때문에, 배리어막과 구리 배선의 사이의 밀착을 도모하여 배선의 신뢰성을 높이기 위해서, 배리어막과 구리 배선의 사이에 박막을 성막하는 방법이 알려져 있다. 예를 들어 특허문헌 1에 기재되어 있는 바와 같은 무전해 도금법에 의해 형성된 CoWP(코발트-텅스텐-인)나 CoWB(코발트-텅스텐-붕소)로 이루어지는 박막이 알려져 있다. 그러나 CoWP나 CoWB는, 도전성이 높고 층간 절연막의 표면에 부착되면 배선간에 쇼트될 우려가 있다. 또한 무전해 도금 후의 기판 세정 시에, 층간 절연막에 데미지나 메탈 콘터미네이션(metal contamination)이 발생할 우려도 있다. 또한 특허문헌 2에는, 구리 배선 위에 망간막을 형성하는 기술이 기재되어 있는데, 구리 배선의 형성 공정에 따라서는, 구리 배선의 표면에 망간 산화물이 퇴적되지 않는 경우가 있다.
일본 특허 공개 제2009-16520호 일본 특허 공개 제2011-23456호
본 발명은 절연막의 표면에 노출된 구리 배선의 표면에 망간 산화물의 층을 형성할 수 있는 기술을 제공한다.
본 발명의 반도체 장치의 제조 방법은, 절연막의 표면에 구리 배선이 노출되고, 이전 공정에서 상기 구리 배선의 표면에 유기물로 이루어지는 방청제의 층이 형성된 기판을 사용하고, 상기 기판에 대하여 가열 처리를 행하여, 상기 방청제의 층을 제거하는 공정과, 망간의 유기 화합물을 포함하는 가스를 상기 기판에 공급하여, 상기 구리 배선의 표면에 망간 산화물을 포함하는 박막을 형성하는 공정을 포함한다.
또한 본 발명의 반도체 장치의 제조 방법은, 절연막의 표면에 구리 배선이 노출되고, 상기 구리 배선의 표면에 방청제의 층이 형성되어 있지 않은 기판을 사용하고, 망간의 유기 화합물을 포함하는 가스와 산화제를 포함하는 가스를 상기 기판에 공급하여, 상기 구리 배선의 표면에 망간 산화물을 포함하는 박막을 형성하는 공정을 포함해도 된다.
본 발명은, 연마에 의해 절연막의 표면에 구리 배선이 노출된 기판에 대하여 가열 처리를 행하여, 연마 시에 사용된 슬러리에 포함되어 있던 방청제의 층을 구리 배선의 표면으로부터 제거하고, 그 후 구리 배선의 표면을 산화시킨 후, 처리 가스를 구리 배선의 표면에 공급하여 망간 산화물의 층을 형성하고 있다. 따라서 후술하는 실시예에서 뒷받침되어 있는 바와 같이, 구리 배선의 표면에 망간 산화물의 층이 확실하게 형성되어, 구리 배선의 일렉트로 마이그레이션(electro migration)을 억제할 수 있다. 또한 그 후에 배리어막을 성막하는 경우에는, 망간 산화물의 층이 배리어막과 구리 배선의 사이의 밀착층으로서 기능하여, 배선에 대하여 높은 신뢰성이 얻어진다.
도 1은 본 발명의 반도체 장치의 제조 수순을 나타낸 흐름도이다.
도 2는 본 발명의 반도체 장치의 제조 수순을 나타낸 공정도이다.
도 3은 본 발명의 반도체 장치의 제조 수순을 나타낸 공정도이다.
도 4는 본 발명의 반도체 장치의 제조 수순을 나타낸 공정도이다.
도 5는 본 발명의 반도체 장치의 제조 수순을 나타낸 공정도이다.
도 6은 본 발명의 반도체 장치의 제조 수순을 나타낸 공정도이다.
도 7은 본 발명의 반도체 장치의 제조 수순을 나타낸 공정도이다.
도 8은 본 발명의 반도체 장치의 제조 수순을 나타낸 공정도이다.
도 9는 어닐 장치를 일부 단면으로 나타내는 측면도이다.
도 10은 본 발명의 실시 형태에 따른 반도체 제조 장치를 일부 단면으로 나타내는 평면도이다.
도 11은 ALD 장치를 도시하는 종단면도이다.
도 12는 ALD의 사이클 수와 망간 산화물의 층 두께의 관계를 도시하는 특성도이다.
도 13은 기판의 샘플마다의 배선의 저항값을 도시하는 특성도이다.
도 14는 기판의 샘플마다의 배선의 회로의 누설 전류를 도시하는 특성도이다.
도 15는 구리 표면 중의 방청제에 관한 질량 분석의 결과를 도시하는 특성도이다.
도 16은 구리 표면 중의 방청제에 관한 질량 분석의 결과를 도시하는 특성도이다.
도 17은 기판의 샘플마다의 단선까지의 시간과 발생률의 관계를 도시하는 특성도이다.
도 18은 실시예에 따른 반도체 장치의 제조 방법에 의해 성막했을 때의 단면 구조를 나타내는 사진이다.
도 19는 실시예에 따른 반도체 장치의 제조 방법에 의해 성막했을 때의 단면 구조를 나타내는 사진이다.
도 20은 실시예에 따른 웨이퍼의 배선 구조를 도시하는 모식도이다.
도 21은 실시예에 따른 반도체 장치의 제조 방법에 의해 성막했을 때의 단면 구조를 나타내는 사진이다.
도 22는 참고 예에 따른 반도체 장치의 제조 방법에 의해 성막했을 때의 단면 구조를 나타내는 사진이다.
본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 도 1 내지 도 8을 참조하여 설명한다. 도 1은 반도체 장치를 제조하는 도중 단계의 일련의 공정을 도시하는 도면이다. 본 발명의 실시 형태에서는, 우선 기판인 반도체 웨이퍼(이하, 「웨이퍼」라고 함)의 표면부의 층간 절연막의 오목부에 구리 배선용의 구리를, 예를 들어 스퍼터법에 의해 매립한다(스텝 S1). 도 2는, 웨이퍼(W)에 형성된 하층측의 회로 부분(20)의 위에 제1 배리어막(21)을 개재하여 적층된 층간 절연막(11)에 오목부(12)를 형성한 후, 오목부(12) 내에 제2 배리어막인 배리어 금속막(18)을 개재하여 구리 배선(14)용의 구리가 매립된 상태를 나타내고 있다. 오목부(12)는, 상층측의 회로 부분(10)에서 배치되는 구리 배선(14)을 매립하기 위한 트렌치(16)와, 당해 구리 배선(14)과 하층측의 회로 부분(20)의 구리 배선(14)을 접속하기 위한 비아(15)를 매립하기 위한 비아 홀(17)로 이루어진다. 또한 하층측의 회로 부분(20)에서, 상층측의 회로 부분(10)과 동일한 구성의 부위는 동일한 번호를 부여하고 있다.
제1 배리어막(21)은, 하층측의 회로 부분(20)의 구리 배선(14)의 구리가 상층측의 층간 절연막(11)에 확산되는 것을 방지하는 역할과, 예를 들어 건식 에칭에 의해 오목부(12)를 형성할 때의 에칭 스톱막으로서의 역할을 겸용하고 있다. 제1 배리어막(21)은, 예를 들어 실리콘, 탄소 및 산소의 화합물인 SiCN으로 이루어지지만, SiCN 이외에 SiC(탄화실리콘), SiN(질화실리콘) 등이 사용된다.
층간 절연막(11)은, 예를 들어 실리콘, 탄소, 산소 및 수소의 화합물인 SiCOH막 등의 저유전율막에 의해 구성된다. 오목부(12)에 매립된 구리 배선(14)과 층간 절연막(11)의 사이에는, 제2 배리어막인 배리어 금속막(18)이 형성되어 있다. 배리어 금속막(18)은, 오목부(12) 내의 구리 배선(14)의 구리가 층간 절연막(11)에 확산되는 것을 방지하기 위해 설치되며, 예를 들어 Ta/TaN(탄탈륨/탄탈나이트라이드) 등에 의해 구성된다.
계속해서 도 3에 도시한 바와 같이, 오목부(12)로부터 밀려나온 잉여의 구리 배선(14)과, 층간 절연막(11)의 상면에 형성된 배리어 금속막(18)을 CMP에 의해 제거한다(스텝 S2). CMP는, 지립을 포함하는 슬러리를 공급하면서 웨이퍼(W)의 표면을 패드에 의해 연마하는 공정이다. 웨이퍼(W)의 표면은, 화학적 작용과 기계적 작용에 의해 깎여져서, 구리 배선(14)과 층간 절연막(11)이 노출된다. 슬러리 중에는 구리 배선(14)의 표면 산화를 방지하기 위해서, 방청제인 예를 들어 BTA(벤조트리아졸: C6H4N3)이 혼합되어 있다. 그 때문에 구리 배선(14)의 표면 부분을 확대한 도 4에 도시한 바와 같이, CMP 처리를 행한 후의 웨이퍼(W)의 표면에는, BTA에 의한 소수성의 박층(23)이 형성된다.
계속해서, 도 1의 스텝 S3에 도시한 바와 같이, 예를 들어 진공 또는 감압 분위기이면서 또한 불활성 가스, 예를 들어 Ar(아르곤) 가스 분위기에서 웨이퍼(W)를 300℃에서 1200초간 가열하여 가열 처리인 어닐 처리를 행한다. 이에 의해, 도 5에 도시하는 바와 같이 웨이퍼(W)의 표면에 형성되어 있는 BTA의 박층(23)이 열분해되어서 웨이퍼(W)의 표면으로부터 비산되어 제거된다. 어닐 처리는, 진공 또는 감압 분위기 하에서 행하여지는 것에 한정되지 않고, 상압 분위기 하에서 행해도 되고, 또한 웨이퍼(W)의 가열 온도로서는, 예를 들어 300℃ 내지 400℃가 바람직하다.
그 후 구리 배선(14)의 표면을 산화하는 공정을 행한다(스텝 S4). 산화하는 공정으로서는, 예를 들어 웨이퍼(W)를 대기 중에 두는 것을 들 수 있으며, 예를 들어 웨이퍼(W)를 4일간 대기 중에 방치한다. 도 6에 도시한 바와 같이, 웨이퍼(W)의 표면으로부터는 BTA의 박층(23)이 제거되어 있기 때문에, 구리 배선(14)의 표면은 대기 중에 포함되는 산소나 수증기 등에 의해 산화되어, 표면에 얇은 CuOx층(24)이 형성된다. 또한 구리의 산화물로서는 CuO와 Cu2O가 알려져 있지만, 여기에서는 양자를 포함하여 CuOx라 표기한다.
계속해서 스텝 S5에서, 예를 들어 ALD(Atomic Layer Deposition)법에 의해, 구리 배선(14)의 표면에 망간 산화물(MnOx(Mn과 O의 화학 양론비는 특정할 수 없다))을 성막한다. ALD법에서는, 예를 들어 웨이퍼(W)를 진공 분위기 하에서 100 내지 250℃, 예를 들어, 130℃로 가열하여, 망간 화합물인 원료 가스의 공급과, 산화 가스인 예를 들어 수증기의 공급을 웨이퍼(W)에 대하여 교대로 복수회, 예를 들어 20회 행한다. 원료 가스의 공급과 수증기의 공급의 사이에는, 처리 분위기를 불활성 가스, 예를 들어 N2 가스(질소 가스)에 의해 치환하는 공정이 개재된다. 원료 가스로서는, 예를 들어 비스(N,N'-1-알킬아미드-2-디알킬아미노알칸)망간 등의 아미드아미노알칸계 망간 화합물이 사용된다.
이러한 일련의 공정을 행함으로써, 도 7에 도시한 바와 같이 망간 산화물의 층(박막)(25)이 구리 배선(14)의 표면에 형성된다. 망간 산화물의 층(25)이 형성되는 메커니즘에 대해서는, 다음과 같이 추측된다. 웨이퍼(W)에 원료 가스를 공급하면, Mn 화합물이 웨이퍼(W)의 표면에 흡착된다. 흡착된 Mn 화합물의 일부는, CuOx층(24)의 표면에서 분해되어 Mn으로 되어, 구리 배선(14)의 표면에 Mn의 원자층이 형성된다. 이때, Mn 원자로부터 떨어진 Mn 화합물의 배위자는, 기체가 되어서 계외로 배출된다.
망간 ALD에 의해 성막을 행할 때의 공급 가스에는 H2 등의 환원성 가스를 사용하지 않기 때문에, 구리 배선(14)에 형성된 CuOx층(24)은 환원되지 않는다. 그 때문에 구리 배선(14)의 표면에 Mn막이 적층되면, CuOx층(24)은 Mn에 의해 환원되어, Mn에 산소를 주고 받는다. 따라서 구리 배선(14)의 위에는, 망간 산화물의 층(25)이 형성된다. 그 후, 산화 가스인 수증기의 공급에 의해, 산화되어 있지 않은 Mn이나 흡착된 Mn 화합물의 나머지가 수증기에 의해 산화된다. 이렇게 하여 원료 가스의 공급과 수증기의 공급을 반복함으로써 망간 산화물의 층(25)이 적층된다. 또한, 이러한 일련의 공정을 행함으로써, 망간 산화물의 층(25)은 구리 배선(14)뿐만 아니라 층간 절연막(11)의 표면에도 형성된다.
ALD법에 의한 망간 산화물의 성막에서는, CuOx층(24)의 표면 및 층간 절연막(11)의 표면 모두 인큐베이션 타임은 거의 제로이다. 횡축에 처리 시간, 종축에 막 두께를 플롯한 그래프에서는, 층간 절연막(11)에 성막한 경우에는, 종축의 절편은 거의 제로이지만, CuOx층(24)의 표면에 성막한 경우에는, 종축의 절편이 높아진다. 또한, 망간 산화물의 성막 속도는, 층간 절연막(11) 위의 경우에 비해 CuOx층(24)의 표면 위가 더 훨씬 빠르다. 따라서, 망간 산화물은, 구리 배선(14)의 표면에 선택적으로 성막된다고 할 수 있다.
구리 배선(14)의 표면에 망간 산화물의 층(25)이 형성된 후, 도 8에 도시한 바와 같이 웨이퍼(W)의 표면 전체에 이미 설명한 배리어막 및 에칭 스토퍼막을 겸용하는, 예를 들어 SiCN막(26)이 CVD(Chemical Vapor Deposition)법에 의해 성막된다(스텝 S6). 그 후 SiCN막(26) 위에 층간 절연막(11)이 적층되어, 상층측의 배선 구조의 형성이 행하여진다.
또한 망간 화합물로서는, 시클로펜타디에닐계 망간 화합물 가스(화학식 Mn(RC5H4)로 기술됨), 카르보닐계 망간 화합물 가스, 베타디케톤계 망간 화합물 가스, 아미디네이트계 망간 화합물 가스(화학식 Mn(R1N-CR3NR2)2로 기술됨), 아미드아미노알칸계 망간 화합물 가스(화학식 Mn(R1N-Z-NR2 2)2로 기술됨)를 사용해도 된다. 상기 R, R1, R2, R3이 -CnH2n +1(n은 0 이상의 정수)로 기술되는 관능기, Z는 -CnH2n-(n은 1 이상의 정수)으로 기술되는 관능기이다.
상술한 예에서는, 웨이퍼(W)의 표면(구리 배선(14)의 표면)에 방청제의 박층(23)이 형성되는 예로서, 방청제를 포함하는 슬러리를 사용한 CMP를 들고 있다. 그러나 이러한 예 외에 방청제를 포함하지 않는 슬러리를 사용하여 CMP를 행한 후, 방청제를 포함하는 세정액에 의해 웨이퍼(W)의 세정을 행하여, 웨이퍼(W)의 표면에 방청제, 예를 들어 BTA의 박층(23)이 형성되는 예를 들 수 있다.
상술한 실시 형태는, 층간 절연막(11)의 표면에 적층된 여분의 구리를 CMP에 의해 연마해서 제거했을 때에, CMP시에 사용된 슬러리 또는 후 세정액에 포함되어 있던 BTA가 구리 배선(14)의 표면에 부착되어, 구리 배선(14)의 표면으로의 망간 산화물의 퇴적을 BTA의 박층(23)이 저해하고 있는 점에 착안하고 있다. 따라서, 웨이퍼(W)를 열처리함으로써 구리 배선(14)의 표면으로부터 BTA를 비산시켜서 제거하고, 또한 구리 배선(14)의 표면을 대기 분위기에 의해 산화하고, 그 후에 웨이퍼(W)에 대하여 망간 ALD를 행하고 있기 때문에, 구리 배선(14)의 표면에 망간 산화물의 층(25)이 형성된다.
그 결과, 후속의 성막 처리에 의해, 구리 배선(14)의 표면에 망간 산화물의 층(25)을 개재하여 SiCN막(26)이 밀착된 상태에서 성막된다. 그리고 망간 산화물의 생성 과정에서 구리 배선(14)에 존재하고 있던 구리 산화물이 환원되므로, 구리 배선(14)의 저항값의 증대라는 악영향은 없다. 또한, 구리 배선(14)의 표면이 망간 산화물의 층(25)에 의해 덮이므로, 일렉트로 마이그레이션을 억제할 수 있다. 이 때문에 구리 배선(14)에 대하여 높은 신뢰성이 얻어진다.
또한 CMP의 슬러리 또는 후 세정액에 방청제를 사용하지 않고, 구리 배선(14)의 위에 직접 SiCN막 등의 배리어막을 성막하는 방법도 검토되어 있지만, 이 경우에는 CMP가 종료된 후, 구리 배선(14)의 표면의 자연 산화를 억제하기 위하여 배리어막의 성막 장치로의 반입에 이르기까지의 시간 관리나 웨이퍼(W) 주위의 분위기 관리가 필요하게 된다. 상술한 실시 형태에서는, 이러한 시간 관리나 분위기 관리라는 작업상의 제약이 없으므로, 유리한 방법이다.
또한 망간 산화물의 층(25)의 형성은 CVD에 의해 행해도 된다. 예를 들어, 공지된 감압 CVD 장치에 의해 원료 가스와 미량의 수증기를 웨이퍼(W)에 동시에 공급함으로써 망간 산화물의 층(25)을 생성하도록 해도 된다. 또한 산화성 가스는, 수증기 대신에, 산소 가스나 오존 가스 외에, CO2, NOx(N2O, NO, NO2), 건조 공기를 공급하도록 해도 된다.
본 발명에서는, 방청제를 제거한 후, 망간 산화물의 층(25)의 형성을 행하기 전에 산화 처리 공정을 행하는 것에 한정되는 것은 아니다. 망간 ALD나 CVD에 의한 망간 산화물의 층(25)의 형성을 행할 때에, 산화성 가스에 의해 구리 배선(14)의 표면이 산화되어서 CuOx층(24)이 형성된다. 그 때문에, 망간 산화물의 층(25)의 형성을 행하기 전의 산화 처리 공정을 행하지 않아도, 구리 배선(14)의 표면에 망간 산화물의 층(25)을 형성할 수 있다. 구리 배선(14)을 산화하는 방법으로서는, 망간 산화물의 층(25)의 형성을 행하기 전에 산화 처리 공정을 행하고, 또한 망간 산화물의 층(25)의 형성을 행할 때에 구리 배선(14)의 표면을 산화해도 된다.
또한, 본 발명은, CMP에서도, 후 세정 처리에서도 방청제를 사용하지 않은 웨이퍼(W)에 대하여 망간 산화물의 층(25)을 형성하도록 해도 된다. 이 경우에는, 구리 배선(14)의 표면에 방청제의 박층(23)이 형성되어 있지 않으므로, 어닐 처리를 행하지 않고 구리 배선(14)의 표면을 산화시키는 처리가 행하여진다. 이 처리로서는, 이미 설명한 바와 같이 웨이퍼(W)의 표면을 대기 노출하는 처리, 망간 산화물의 층(25)을 형성할 때에 사용하는 산화성 가스에 의해 산화하는 처리 등을 들 수 있다.
계속해서 상술한 반도체 장치의 제조 방법을 실시하는 반도체 제조 시스템에 대하여 설명한다. 반도체 제조 시스템은, 예를 들어 CMP 장치와, 어닐 장치와, ALD 장치(5) 및 SiCN막의 성막 장치를 구비한 진공 처리 장치를 구비하고 있다.
CMP 장치는, 웨이퍼(W)의 표면에, 예를 들어 BTA 등의 방청제를 포함하는 슬러리를 공급하여, 연마 패드를 회전시키면서 가압하여 화학적 작용과 기계적 연마에 의해 웨이퍼(W)의 피처리면의 막을 깎아서 평탄화한다.
어닐 장치는, 도 9에 도시한 바와 같이, 진공 챔버인 처리 용기(80)의 내부에, 웨이퍼(W)의 적재부인 스테이지(83)가 설치되고, 스테이지(83)에는, 승강 기구(85)에 의해, 스테이지(83)의 상면으로부터 돌출 및 함몰하도록 웨이퍼(W)의 수수용의 푸시업 핀(86)이 처리 용기(80)의 외부로부터 관통하여 설치되어 있다.
이 스테이지(83)의 내부에는 가열부를 이루는 히터(87)가 설치되어 있어, 웨이퍼(W)가 설정 온도로 가열된다. 처리 용기(80)의 저면의 배기구(88)에는, 압력 조정부(90)가 개재 설치된 배기관(89)을 개재하여 진공 펌프(92)에 접속되어 있다. 도면 중에 도면부호 91은 밸브이다.
처리 용기(80)의 상면에는, 예를 들어 Ar 가스 등의 불활성 가스를 공급하는 불활성 가스 공급부인 샤워 헤드(93)가 설치되어 있다. 샤워 헤드(93)에는, 불활성 가스 공급관(94)의 하류단이 접속되어 있고, 불활성 가스 공급관(94)에는, 상류측에서부터 불활성 가스 공급원(95), 유량 조정부(96), 밸브(97)가 설치되어 있어, 처리 용기(80) 내에 불활성 가스를 공급할 수 있도록 구성되어 있다. 처리 용기(80)의 반출입구(81)에는, 게이트 밸브(82)를 개재하여 로드 로크실(41)이 접속되어 있다.
진공 처리 장치는, 도 10에 도시한 바와 같이, 예를 들어 N2 가스에 의해 상압 분위기로 되는 가로로 긴 상압 반송실(32)을 구비하고 있다. 상압 반송실(32)의 앞쪽으로는, 예를 들어 웨이퍼(W)를 반입하기 위한 반송 용기(C)에 대하여 웨이퍼(W)의 수수를 행하기 위한 로드 포트(31)가 설치되어 있다.
상압 반송실(32)의 정면 벽에는, 반송 용기(C)에 설치된 도시하지 않은 덮개부와 함께 개폐되는 개폐 도어(37)가 설치되어 있다. 상압 반송실(32) 내에는, 웨이퍼(W)를 반송하기 위한 다관절 아암으로 구성된 제1 반송 아암(35)이 설치되어 있다. 또한 상압 반송실(32)의 로드 포트(31)측에서 보아 좌측벽에는, 웨이퍼(W)의 방향이나 편심의 조정을 행하는 얼라인먼트 실(36)이 설치되어 있다. 또한 상압 반송실(32)의 저면에는, 상압 반송실(32) 내의 배기를 행하기 위한 배기구가 설치되어 있어, 배기 팬 등의 배기 수단에 의해 배기되는 구성으로 되어 있다.
상압 반송실(32)에서의 로드 포트(31)의 반대측에는, 웨이퍼(W)를 대기시킨 상태에서 내부의 분위기를 상압 분위기와 진공 분위기의 사이에서 전환하는, 예를 들어 2개의 로드 로크실(33)이 좌우로 배열하도록 배치되고, 도어 밸브(38)에 의해 각각을 구획하고 있다. 제1 반송 아암(35)은, 반송 용기(C), 얼라인먼트 실(36) 및 로드 로크실(33)에 대하여 웨이퍼(W)의 수수를 행하는 역할을 한다. 로드 로크실(33)의 상압 반송실(32)측에서 보아 안측에는, 진공 반송실(34)이 게이트 밸브(40)를 개재하여 배치되어 있다.
진공 반송실(34)에는, 로드 로크실(33)과, ALD 장치(5)와, SiCN막의 성막 장치인 감압 CVD 장치(6)가 게이트 밸브(40)를 개재하여 접속되어 있다. 진공 반송실(34)에는, 제2 반송 아암(39)이 설치되어 있고, 제2 반송 아암(39)에 의해, 각 로드 로크실(33), ALD 장치(5), 감압 CVD 장치(6) 사이에서 웨이퍼(W)의 수수가 행하여진다. 진공 반송실(34)은, 예를 들어 그 저면에 설치된 배기 배관을 개재하여 진공 배기 기구에 접속되고, 질소 가스 공급 기구에 의해 질소 가스 분위기로 되도록 진공 배기되어 있다. 감압 CVD 장치(6)에 대해서는, 예를 들어 공지된 감압 CVD 장치가 사용된다.
ALD 장치(5)는, 도 11에 도시하는 바와 같이, 진공 챔버인 버섯형의 처리 용기(51)를 구비하고 있다. 처리 용기(51)의 측면에는, 웨이퍼(W)의 수수를 행하기 위한 반출입구(52)가 설치되고, 반출입구(52)에는 반출입구(52)를 개폐하는 게이트 밸브(53)가 설치되어 있다.
처리 용기(51)의 내부에는, 웨이퍼(W)의 적재부인 원기둥 형상의 스테이지(54)가 설치되어 있다. 또한 스테이지(54)에는, 승강 기구(55)에 의해, 스테이지(54)의 상면으로부터 돌출 및 함몰하도록 웨이퍼(W)의 수수용의 푸시업 핀(56)이 둘레 방향 등간격으로 3군데에 설치되어 있다.
이 스테이지(54)의 내부에는 가열부를 이루는 히터(57)가 설치되어 있어, 스테이지(54)에 적재되는 웨이퍼(W)가 설정 온도로 가열된다. 처리 용기(51)의 저면에는 배기구(58)가 형성되어 있다. 배기구(58)에는, 배기관(59)을 개재하여, 진공 배기 기구인 진공 펌프(60)에 접속되어 있다.
처리 용기(51)의 상면에는, 가스 공급부를 이루는 가스 샤워 헤드(61)가 설치되어 있고, 가스 샤워 헤드(61)에는, 원료 가스 공급관(64)의 하류단이 접속되어 있다. 원료 가스 공급관(64)의 상류측에는 원료 저류부(65)가 접속되어 있다. 원료 저류부(65)에는, 원료인 아미드아미노알칸계 망간 화합물, 예를 들어 비스(N,N'-1-알킬아미드-2-디알킬아미노알칸)망간이, 도시하지 않은 히터에 의해 80 내지 90℃로 가열되어서 액체의 상태로 저류되어 있다. 또한 원료 저류부(65)에는 버블링 가스 공급부(66)가 접속되어, 이 버블링 가스 공급부(66)로부터 공급된 질소 가스 등(예를 들어 유량 50sccm)에 의해 원료 저류부(65) 내에 저류된 원료가 버블링되도록 구성되어 있다.
또한, 도 11 중의 도면부호 67은, 버블링 가스의 유량을 제어하는 유량 조정부이며, 도면부호 68은 밸브이다. 원료 가스 공급관(64)에서의 밸브(68)의 하류측에는 N2(질소) 가스 공급관(73)의 하류단이 접속되어 있고, N2 가스 공급관(73)에는, 상류측에서부터 N2 가스 공급원(74), 유량 조정부(75) 및 밸브(76)가 이 순서대로 설치되어 있다.
또한 가스 샤워 헤드(61)에는, 망간의 산화물을 형성하기 위한 수증기(예를 들어 유량은 1sccm)를 도입하기 위한 수증기 공급관(69)이 접속되어 있다. 수증기 공급관(69)에는, 상류측에서부터 수증기 공급원(70), 유량 조정부(71), 밸브(72)가 이 순서대로 접속되어 있다. 또한, 버블링에 의해 기화한 원료 가스가 냉각되어서 고체 또는 액체가 되는 것을 방지하기 위해, 처리 용기(51), 가스 샤워 헤드(61), 원료 가스 공급관(64), 밸브(68)는, 도시하지 않은 히터에 의해 80 내지 100℃ 정도로 가열되어 있다. 또한 수증기가 냉각되어서 액체가 되는 것을 방지하기 위해서, 수증기 공급관(69), 수증기 공급원(70), 유량 조정부(71), 밸브(72)는, 도시하지 않은 히터에 의해 40 내지 60℃ 정도로 가열되어 있다.
반도체 제조 장치, 어닐 장치 및 CMP 장치는, 각각 제어부(9)를 구비하고, 또한 이 각 제어부(9)는 상위 컴퓨터에 접속된다. 제어부(9)는, 예를 들어 컴퓨터로 이루어지며, 프로그램, 메모리, CPU를 구비하고 있다. 프로그램은, 이미 설명한 반도체 장치의 제조 공정의 설명에서의 일련의 동작을 실시하도록 스텝 군이 짜여져 있어, 프로그램에 따라서, 각 밸브의 개폐, 각 가스의 유량 조정, 처리 용기 내의 압력의 조정 등을 행한다. 이 프로그램은, 컴퓨터 기억 매체, 예를 들어 플렉시블 디스크, 콤팩트 디스크, 하드 디스크, 광자기 디스크 등에 수납되어 제어부(9)에 인스톨된다. 또한 각 장치간의 반송은 웨이퍼(W)를 반송하는 반송 용기(C)를 자동 반송하는 자동 반송 기구를 상위 컴퓨터에 의해 제어함으로써 행하여진다.
반도체 제조 시스템에서의 웨이퍼(W)의 처리의 흐름에 대하여 설명하면, 웨이퍼(W)는, CMP 장치에 의해 BTA를 포함하는 슬러리를 사용하여 연마가 된 후(또는, CMP 장치에 의해 슬러리를 사용한 연마와 BTA를 포함하는 약액에 의한 세정이 행하여진 후), 어닐 장치에 반입된다. 어닐 장치에 반입된 웨이퍼는, 스테이지(83)에 적재되어, 스테이지(83)의 히터(87)에 의해 웨이퍼(W)가 소정의 온도, 예를 들어 300℃로 가열된다. 또한 밸브(97)가 개방되어 처리 용기(80) 내에 불활성 가스가 공급됨과 함께, 진공 펌프(92)에 의해 처리 용기(80) 내가 진공화되어서 소정의 압력으로 설정된다. 웨이퍼(W)는, 예를 들어 1200초간 가열되어, CMP시에 웨이퍼(W)의 표면에 형성된 BTA의 박층(23)이 제거된다.
어닐 장치로부터 취출된 웨이퍼(W)는, 예를 들어 반송 용기(C) 내에 수납되어 4일간 방치된다. 이 때문에 반송 용기(C) 내의 공기에 의해 구리 배선(14)의 표면이 산화된다. 그 후 반송 용기(C)가, 예를 들어 OHT(Overhead Hoist Transport) 등의 자동 반송 기구에 의해 진공 처리 장치의 로드 포트(31)에 반입된다. 웨이퍼(W)는, 반송 용기(C)로부터 취출되어, 상압 반송실(32)을 통해 얼라인먼트 실(36)에 반입되어서 얼라인먼트가 행하여지고, 계속해서 로드 로크실(33)을 통해 진공 반송실(34)에 반송되어, 제2 반송 아암(39)을 통해 ALD 장치(5) 내에 반송된다.
웨이퍼(W)가 스테이지(54)에 적재된 후, 진공 펌프(60)에 의해 처리 용기(51) 내가 진공화되어서 소정의 압력으로 설정됨과 함께, 스테이지(54)에 설치한 히터(57)에 의해 웨이퍼(W)가 130℃로 가열된다. 또한 버블링 가스가 원료 저류부(65)에 공급된다. 원료는, 버블링되면 기화하여, 밸브(68, 72, 76)의 조작에 의해 원료 가스의 공급→N2 가스에 의한 치환→ 수증기의 공급→N2 가스가 의한 처리 분위기의 치환으로 이루어지는 사이클이 예를 들어 20회 반복된다. 이에 의해 상술한 망간 산화물의 층(25)이 형성된다.
그 후 웨이퍼(W)는, 감압 CVD 장치(6)에 반입되어, 망간 산화물의 층(25) 및 층간 절연막(11)의 표면을 덮도록 SiCN막(26)이 형성된다. SiCN막(26)이 형성된 처리 완료된 웨이퍼(W)는, 감압 CVD 장치(6)로부터 반출되어, 진공 반송실(34)→ 로드 로크실(33)→ 상압 반송실(32)의 순서대로 반송되어서, 소정의 반송 용기(C)로 복귀된다.
또한 본 발명은, 진공 처리 장치에 어닐 장치와 ALD 장치를 접속해도 된다. 예를 들어, CMP에 의해 연마한 웨이퍼(W)를 반도체 제조 장치에 반입하여, 어닐 처리를 행한 후, 웨이퍼(W)를 반송 용기(C)로 되돌린다. 웨이퍼(W)를 대기에 노출시켜서 구리 배선(14)의 표면을 산화시킨 후, 반도체 제조 장치에 반입하여, 망간 산화물의 층(25)을 성막해도 된다.
또한 도 10에 도시하는 진공 처리 장치의 진공 반송실(34)에, 어닐 장치와, ALD 장치(5)와, 감압 CVD 장치(6)와, 구리 배선의 표면을 산화하기 위한 산화 장치를 접속해도 된다. 예를 들어 산화 장치는, 진공 용기 내에 적재한 웨이퍼(W)를 히터로 가열하면서, 웨이퍼(W)를 향해 산화성 가스를 공급하도록 구성한다. 이 경우, 진공 처리 장치에 반입된 웨이퍼(W)는, 예를 들어 어닐 장치→ 산화 장치→ALD 장치(5)의 순서대로 반송하여 처리가 행하여진다.
[실시예]
본 발명의 실시 형태의 효과를 검증하기 위하여 행한 실시예에 대해 기재한다.
(실시예 1)
대기에 의해 산화된 Cu막이 표면에 형성된 기판과, SiCOH막인 절연막이 표면에 형성된 기판을 준비하고, 이들 기판에 대하여 실시 형태에 나타낸 ALD에 의한 성막 방법으로 망간 산화물의 박막을 성막하여, 망간 산화물의 박막의 막 두께를 조사하였다. Cu막과 절연막에 대하여 ALD에 의해 성막할 때의 온도로서는, 각각 130℃ 및 230℃의 2가지로 설정하고, ALD의 사이클 수는, 각각 2, 5, 10, 20 및 30 사이클로 설정하고, 막 두께의 측정에는 형광 X선 분석 장치를 사용하였다.
도 12는 이 결과를 나타내며, SiCOH막과 Cu막의 각각에서의 망간 ALD의 사이클 수에 대한 막 두께에 대응하는 값(형광 X선 강도)을 도시하는 특성도이다. 도 12 중의 ●는 130℃에서 Cu막에 성막한 경우, ▲는 230℃에서 Cu막에 성막한 경우, ○는 130℃에서 SiCOH막에 성막한 경우, △는 230℃에서 SiCOH막에 성막한 경우이다. 이 결과에 의하면, 망간 산화물을 ALD에 의해 성막하면, Cu막 위에 망간 산화물이 퇴적되어, 사이클 수의 증가에 따라서 막 두께가 두꺼워지는 한편, 절연막 위에는, 사이클 수를 증가시켜도 조금밖에는 망간 산화물이 퇴적되지 않는 것을 알 수 있다. 따라서 망간 산화물은, 절연막과 Cu막에서는, Cu막에 높은 선택성으로 성막된다고 할 수 있다.
(실시예 2)
본 발명의 실시 형태에 나타낸 방법에 의해 구리 배선 위에 망간 산화물의 박막을 성막했을 때의 배선 저항값 및 누설 전류에 대하여 조사하였다. 평가용 웨이퍼에 형성한 배선의 선 폭 및 배선 간격은, 각각 60nm로 설정하고, 회로 길이는 3cm로 설정하였다. 망간 산화물의 층의 성막 시의 ALD의 반복수를 20, 40 사이클로 설정하여 얻어진 회로 구조체를 각각 실시예 2-1, 실시예 2-2로 하였다. 또한 참고예 2로서, 어닐 처리를 행하지 않고, 또한 망간 산화물의 층(25)을 성막하지 않은 것을 제외하고 실시예 2-1과 마찬가지로 행하였다. 실시예 2-1, 2-2 및 참고예 2의 각각에 있어서, 회로의 저항값과 회로의 누설 전류를 조사하였다.
도 13, 도 14는, 이 결과를 나타낸다. 도 13 및 도 14의 결과로부터 망간 산화물의 층(25)을 형성함으로써, 회로 구조체의 배선 저항의 증가나 누설 전류의 증가와 같은 악영향이 없음을 알 수 있다. 이것은, 무전해 도금법에 의한 CoWP 등의 종래 예와는 달리, 망간 ALD를 사용한 실시예에서는, 하지(구리나 절연막)에 의한 성막 선택성이 100%가 아니었다고 해도, 망간 산화물이 높은 도전성을 갖지 않기 때문에 누설 전류의 증가에 영향을 미치지 않았다고 생각된다.
(실시예 3)
평가용 칩을 CMP에 의해 연마를 한 후, 어닐 처리를 300℃에서 3분간 행한 기판과, 400℃에서 20분간 행한 기판의 각각에 있어서, 기판의 표면에 부착되는 BTA의 잔존량에 대하여 조사하였다. 기판에 부착되는 BTA에 대해서는 비행 시간형 2차 이온 질량 분석법에 의해 조사하였다.
도 15 및 도 16은 이 결과를 나타내며, 각각의 기판에 대하여 횡축에 m/z값(질량/전하), 종축에 검출 강도를 나타낸 스펙트럼이다. 도면 중의 □는, BTA를 나타내는 스펙트럼이다. 이 결과에 의하면, 어닐 처리를 400℃, 20분간 행한 기판에서는 BTA는 거의 제거되어 있음을 알 수 있다(도 16). 어닐 처리를 300℃, 3분간 행한 기판에서는, BTA의 제거는 불충분하여(도 15), 예를 들어 300℃에서 어닐 처리를 행하는 경우에는, 더욱 어닐 처리의 시간을 길게 할 필요가 있다.
(실시예 4-1)
본 발명의 실시 형태에 따른 반도체 장치에 전류를 흘려서, 배선의 단선까지 필요한 시간을 조사하였다.
평가용의 칩은, 도 20에 도시한 바와 같이 상하 2층으로 100nm 폭의 구리 배선(98, 99)을 형성하고, 각 구리 배선(98, 99) 사이를 80nm 직경의 비아(100)에 의해 접속하였다. BTA를 포함하는 슬러리를 사용해서 CMP 처리를 행하여, 상측의 구리 배선(99)의 여분의 Cu를 제거한 후, 400℃, 20분간 어닐 처리를 행하여 BTA의 박층을 제거하였다. 그 후 평가용 칩을 4일간 대기 노출한 후, 망간 ALD를 20 사이클 행함으로써, 구리 배선(99)의 표면에 망간 산화물의 층(25)을 성막하였다.
(실시예 4-2)
평가용 칩을, BTA를 제거한 후, 대기 노출을 행하지 않은 것을 제외하고 실시예 4-1과 마찬가지로 처리를 행하였다.
(참고 예 4-1)
CMP 처리를 행한 평가용 칩을, 어닐 처리를 행하지 않고 4일간 대기 노출하고, 망간 산화물의 박막을 성막하지 않은 것을 제외하고 실시예 4-1과 마찬가지로 처리를 행하였다.
(참고 예 4-2)
망간 산화물의 박막을 성막하지 않은 것을 제외하고 실시예 4-1과 마찬가지의 처리를 행하였다.
(결과 및 고찰)
실시예 4-1, 4-2, 참고 예 4-1 및 4-2의 각각에 대하여 온도 300℃에서, 20MA/cm2의 전류 밀도로 하층측의 구리 배선(98)으로부터 비아(100)를 통해, 상층측의 구리 배선(99)에 전류를 흘려서, 단선까지 걸리는 시간을 측정하였다. 실시예 4-1, 4-2, 참고 예 4-1 및 4-2의 각각에서 4개의 샘플에 대하여 시험을 행하였다.
도 17은 이 결과를 나타내며, 실시예 4-1, 4-2, 참고 예 4-1 및 4-2의 각각에서의 시간과 전체 샘플 중의 단선된 샘플의 비율(누적 고장율)의 관계를 도시하는 특성도이다. 또한 도 18, 도 19는, 각각 실시예 4-1과 실시예 4-2에서의 망간 산화물의 층(25)의 형성 후의 단면의 모습을 나타내는 TEM(투과형 전자 현미경) 사진이다. 도 20은, 측방에서 본 구리 배선의 구성을 설명하는 모식도이며, 도 21 및 도 22는, 실시예 4-1과 참고 예 4-1에서의 전류를 흘렸을 때의 구리 배선을 나타내는 사진이다.
이 결과에 의하면, 실시예 4-1은, 실시예 4-2, 참고 예 4-1, 4-2에 비해 단선까지 걸리는 시간이 길어졌다. 또한 실시예 4-2는, 참고 예 4-1, 4-2보다 단선까지 걸리는 시간이 길어졌다. 또한 도 19에 도시한 바와 같이 실시예 4-2에서는, 성막되는 망간 산화물의 층(25)은 약간이지만, 도 18에 도시한 바와 같이 실시예 4-1에서는 망간 산화물의 층(25)이 형성되어 있는 것을 알 수 있다. 또한 도 22에 도시한 바와 같이 참고 예 4-1에서는, 상층측의 구리 배선(99)의 구리가 일렉트로 마이그레이션에 의해 결손되어 있지만, 도 21에 도시한 바와 같이 실시예 4-1에서는, 구리의 일렉트로 마이그레이션은 나타나지 않았다.
따라서, 구리 배선(99)의 표면 BTA를 제거함으로써 단선되기 쉬워지지만, 망간 산화물의 층(25)을 형성함으로써 단선되기 어려워진다고 할 수 있다. 또한 망간 산화물의 층을 형성하기 전에 대기 노출을 행하여, 구리 배선의 표면을 산화함으로써, 망간 산화물의 층(25)이 두껍게 성막되어, 보다 단선되기 어려워진다고 할 수 있다.
이상으로부터 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 사용한 경우에는, 구리 배선(14)의 일렉트로 마이그레이션을 억제할 수 있다고 할 수 있다.
5 : ALD 장치 6 : 감압 CVD 장치
12 : 오목부 14 : 구리 배선
15 : 비아 18 : 배리어 금속막
23 : BTA의 박층 24 : CuOx
25 : 망간 산화물의 층 26 : SiCN막

Claims (11)

  1. 절연막의 표면에 구리 배선이 노출되고, 상기 구리 배선의 표면에 유기물로 이루어지는 방청제의 층이 형성된 기판을 구비하는 반도체 장치의 제조 방법에 있어서,
    상기 기판에 대하여 가열 처리를 행하여 상기 방청제의 층을 제거하는 공정과,
    망간의 유기 화합물을 포함하는 가스를 상기 기판에 공급하여, 상기 구리 배선의 표면에 망간 산화물을 포함하는 박막을 형성하는 공정을 포함하고,
    상기 망간 산화물을 포함하는 박막을 형성하는 공정에 있어서, 상기 망간 산화물을 포함하는 박막을 형성하면서 상기 구리 배선의 표면을 산화시키는 공정을 더 포함하고,
    상기 망간 산화물을 포함하는 박막을 형성하면서 상기 구리 배선의 표면을 산화시키는 공정은, 망간의 유기 화합물을 산화시키기 위하여 산화 가스를 기판에 공급함으로써 실시되는,
    반도체 장치의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 구리 배선의 표면에 유기물로 이루어진 방청제의 층은, 상기 절연막의 표면에 적층된 상기 구리 배선용의 구리를 방청제를 포함하는 슬러리를 사용하여 연마하는 공정, 및 상기 방청제를 포함하는 세정액에 의해 상기 기판의 표면을 세정하는 공정 중 적어도 하나에 의해 형성되는, 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 방청제의 층을 제거하는 공정은, 상기 기판을 300℃ 내지 400℃로 가열하여 행하여지는, 반도체 장치의 제조 방법.
  6. 절연막의 표면에 구리 배선이 노출되고, 상기 구리 배선의 표면에 방청제의 층이 형성되어 있지 않은 기판을 구비하는 반도체 장치의 제조 방법에 있어서, 망간의 유기 화합물을 포함하는 가스와 산화제를 포함하는 가스를 상기 기판에 공급하여, 상기 구리 배선의 표면에 망간 산화물을 포함하는 박막을 형성하는 공정을 포함하고,
    상기 망간 산화물을 포함하는 박막을 형성하는 공정에 있어서, 상기 망간 산화물을 포함하는 박막을 형성하면서 상기 구리 배선의 표면을 산화시키는 공정을 더 포함하고,
    상기 망간 산화물을 포함하는 박막을 형성하면서 상기 구리 배선의 표면을 산화시키는 공정은, 망간의 유기 화합물을 산화시키기 위하여 산화 가스를 기판에 공급함으로써 실시되는, 반도체 장치의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항, 제4항, 제5항 및 제6항 중 어느 한 항에 있어서,
    상기 망간 산화물을 포함하는 박막을 형성하는 공정은, 진공 분위기 하에서, 망간의 유기 화합물을 포함하는 가스를 상기 기판에 흡착시키는 스텝과, 산화성 가스를 상기 기판에 공급하는 스텝을 교대로 복수회 실행함으로써 행하여지는, 반도체 장치의 제조 방법.
  11. 제1항, 제4항, 제5항 및 제6항 중 어느 한 항에 있어서,
    상기 구리 배선의 표면에 망간 산화물을 포함하는 박막을 형성하는 공정을 행한 후, 구리가 상기 절연막에 확산되는 것을 방지하기 위한 배리어막이며, 실리콘과, 탄소 및 질소 중 적어도 하나를 포함하는 상기 배리어막을 상기 기판의 표면에 형성하는 공정을 행하는, 반도체 장치의 제조 방법.
KR1020150031025A 2014-03-18 2015-03-05 구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법 KR101757037B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2014-055568 2014-03-18
JP2014055568A JP6318744B2 (ja) 2014-03-18 2014-03-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20150108751A KR20150108751A (ko) 2015-09-30
KR101757037B1 true KR101757037B1 (ko) 2017-07-11

Family

ID=54142816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150031025A KR101757037B1 (ko) 2014-03-18 2015-03-05 구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (1) US9390972B2 (ko)
JP (1) JP6318744B2 (ko)
KR (1) KR101757037B1 (ko)
TW (1) TWI670795B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5507909B2 (ja) * 2009-07-14 2014-05-28 東京エレクトロン株式会社 成膜方法
JP2021052070A (ja) * 2019-09-24 2021-04-01 東京エレクトロン株式会社 成膜方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153582A (ja) * 2008-12-25 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3397501B2 (ja) * 1994-07-12 2003-04-14 株式会社東芝 研磨剤および研磨方法
JP4535629B2 (ja) * 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Necエレクトロニクス株式会社 半導体装置の製造方法
JP2009016520A (ja) 2007-07-04 2009-01-22 Tokyo Electron Ltd 半導体装置の製造方法及び半導体装置の製造装置
JP5366235B2 (ja) * 2008-01-28 2013-12-11 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP5507909B2 (ja) 2009-07-14 2014-05-28 東京エレクトロン株式会社 成膜方法
US8349731B2 (en) * 2011-03-25 2013-01-08 GlobalFoundries, Inc. Methods for forming copper diffusion barriers for semiconductor interconnect structures
JP5969306B2 (ja) * 2012-08-08 2016-08-17 東京エレクトロン株式会社 Cu配線の形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153582A (ja) * 2008-12-25 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US20150270166A1 (en) 2015-09-24
TWI670795B (zh) 2019-09-01
US9390972B2 (en) 2016-07-12
JP2015179697A (ja) 2015-10-08
JP6318744B2 (ja) 2018-05-09
KR20150108751A (ko) 2015-09-30
TW201603188A (zh) 2016-01-16

Similar Documents

Publication Publication Date Title
TWI436428B (zh) 釕金屬覆蓋層之形成方法
US8771804B2 (en) Processes and systems for engineering a copper surface for selective metal deposition
US8241701B2 (en) Processes and systems for engineering a barrier surface for copper deposition
TWI469218B (zh) Semiconductor device manufacturing method, semiconductor device, electronic device, semiconductor manufacturing device and memory medium
US8242015B2 (en) Film forming method and film forming apparatus
US8747960B2 (en) Processes and systems for engineering a silicon-type surface for selective metal deposition to form a metal silicide
CN101271861B (zh) 多层配线结构的形成方法
US20110237066A1 (en) Method of manufacturing semiconductor device, semiconductor manufacturing apparatus, and storage medium
US20140374904A1 (en) Semiconductor device, semiconductor device manufacturing method, and semiconductor manufacturing apparatus
KR101739613B1 (ko) Cu 배선의 형성 방법
US9266146B2 (en) Film forming method and processing system
US20140363971A1 (en) Manganese oxide film forming method
KR101662369B1 (ko) Cu 배선의 형성 방법 및 기억매체
KR101396624B1 (ko) 성막 방법 및 처리 시스템
KR101757037B1 (ko) 구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법
KR20180117575A (ko) Cu 배선의 제조 방법 및 Cu 배선 제조 시스템
US7981793B2 (en) Method of forming a metal directly on a conductive barrier layer by electrochemical deposition using an oxygen-depleted ambient
JP2017050304A (ja) 半導体装置の製造方法
TW201445002A (zh) 用於氮化錳整合之方法
JP2006024668A (ja) 半導体装置の製造方法
JP2005072044A (ja) 配線形成装置
WO2007094044A1 (ja) 半導体装置の製造方法、及び半導体製造装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant