TWI469218B - Semiconductor device manufacturing method, semiconductor device, electronic device, semiconductor manufacturing device and memory medium - Google Patents

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Description

半導體裝置之製造方法、半導體裝置、電子機器、半導體製造裝置及記憶媒體
本發明係關於將銅埋入至被形成在層間絕緣膜之凹部而形成銅配線之半導體裝置之製造方法，藉由該方法所製造出之半導體裝置、具備有該半導體裝置之電子機器、半導體製造裝置及記憶上述方法之記憶媒體。
半導體裝置之多層配線構造雖然藉由將金屬配線埋入至層間絕緣膜中而所形成，作為該金屬配線之材料由於電子遷移小再者低電阻等，故一般使用銅(Cu)，其形成製程使用金屬鑲嵌工程。再者，作為層間絕緣膜係使用低介電常數材料例如由含矽(Si)及氧(O)或是碳(C)之矽化合物所構成之膜，例如SiO、SiOF、SiC、SiOC、SiCOH、SiCN、多孔二氧化矽(Porous Silica)、多孔甲基矽酸鹽(Porous methylsilsesquioxane)、聚丙炔(Polyallylene)、SiLK(註冊商標)或是氟碳化物(Fluorocarbon)等。
在該金屬鑲嵌工程中，首先，使由例如CF系之氣體和氧氣體所構成之處理氣體與以電漿化而蝕刻層間絕緣膜，形成由用以將拉繞之配線埋入至層內之溝渠，和用以埋入連接上下配線的連接配線之通孔所構成之凹部。之後，藉由執行使用例如氧氣體之電漿的灰化處理，除去在蝕刻處理中當作遮罩使用之例如由有機物所構成之光阻遮罩。然後，在基板之側面或背面，因附著藉由該些電漿處理所生成之副生成物的殘渣，故為了除去該殘渣，將基板浸漬於例如氟酸(HF)水溶液(氟化氫酸)而執行濕式清洗。之後，藉由CVD法或電解電鍍法在凹部埋入Cu。
然而，於利用CVD法之時，為了良好執行銅埋入，以沿著上述層間絕緣膜表面及其凹部內面形成極薄之銅種子層為佳，再者於利用電解電鍍法之時，必須在上述層間絕緣膜表面及凹部形成將成為電極之銅種子層。再者，由於銅容易擴散至層間絕緣膜中，必須在凹部內形成用以抑制銅擴散之阻障膜。
因此，在以往則藉由濺鍍法形成例如Ta/TaN等之阻障膜和銅之種子層。但是，隨著配線密度變高，凹部之開口徑變小，在如此之濺鍍法，則有凹部之階梯覆蓋性(Step Coverage)特性差，難以附著於凹部之側壁之情形。再者，因執行兩次(指Ta和TaN)該濺鍍，故成為厚膜，難以對應於配線密度之微細化。日本JP2005-277390A(尤其，段落0018~0020)，記載著藉由濺鍍法在凹部內形成錳(Mn)膜，接著於形成銅膜之後，對基板執行退火處理，依此形成由氧化錳(MnOx(x：任意正數)所構成之自己形成阻障膜和銅之配線層之技術。殘留在金屬配線內之剩下的錳，藉由該退火處理而擴散至該金屬配線之上層，並且藉由之後的CMP(Chemical Mehanical Polishing)工程被除去。在如此之方法中，因藉由上述退火處理錳和層間絕緣膜所含之例如氧反應而生成氧化錳，該氧化錳作為阻障膜而被形成在層間絕緣膜和金屬配線之間之界面，故可以取得極薄之阻障膜。
但是，如先前所述般，在如此之濺鍍法中，則形成底面較凹部之側壁多的錳膜。因此，有錳在凹部側壁無法充分附著，無法取得所需之阻障性能之虞。再者，在凹部之底面中，當殘留太多之錳時，即使執行上述退火處理，亦難以去除該錳。該錳因電阻大於銅，故當在金屬配線內殘留該錳時，則成為配線電阻上升之原因。
再者，因先前所述之電漿處理使用氧氣體當作處理氣體，故藉由該氧化氣體之電漿，露出於凹部底面之金屬配線之表面則被氧化。再者，因在大氣中執行之後之濕式清洗，故在該金屬配線之表面更形成自然氧化膜。當對該基板形成上述自己形成阻障膜之時，該氧化膜中之氧和錳反應，成為氧化錳。該氧化錳為絕緣體，成為配線電阻上升較大之原因，再者因為鈍態，故缺乏反應性，為了其除去必須追加穿透等之工程。
在先前所述之JP2005-277390A以及JP2007-67107A(尤其，第3-1圖、段落0028~0029、段落0037)及JP11-200048A(尤其，段落0026、段落0036~0038)中，記載著在被形成於層間絕緣膜上之凹部內，形成由銅和錳之化合物等所構成之膜之技術，但是針對形成在金屬配線之表面的氧化膜不予檢討。
並且，按氧化錳之價數存在有MnO、Mn3 O4 、Mn2 O3 、MnO2 等之種類，在此將該些統稱記載為MnOx(x：任意正數)。
本發明係鑑於如此之情形而所研究出，其目的在於提供對於在基板上形成有凹部的層間絕緣膜之露出面形成阻障膜，且在凹部內形成與下層側之金屬配線電性連接之金屬配線，可以形成階差覆蓋性良好之阻障膜，並且抑制配線電阻上升的半導體裝置之製造方法、半導體製造裝置及記憶媒體。
本發明之半導體裝置之製造方法係包含：對具有形成凹部之層間絕緣膜，和以第1金屬為主成分且露出於凹部底面之下層金屬配線的基板，供給含有第2金屬之有機金屬化合物之蒸氣，藉由使上述含有第2金屬之有機金屬化合物和上述層間絕緣膜之成分之一部份反應，在上述層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜之工程(a)，和之後，將以第1金屬為主成分之金屬配線埋入至上述凹部內的工程(b)。
在上述阻障膜形成工程(a)中，以上述下層金屬配線不含有與上述含有第2金屬之有機金屬化合物屬反應而形成第2金屬之化合物的成分，依此在露出於上述凹部之底面的下層金屬配線上不形成阻障膜為佳。
於形成上述阻障膜之工程(a)之前，先執行還原或蝕刻下層側以第1金屬為主成分之金屬配線表面的金屬氧化物，且該金屬配線係露出於被形成在上述基板上之上述層間絕緣膜上之凹部的底面，而除去或降低該金屬配線表面之氧的工程(c)為佳。
形成上述阻障膜之工程(a)和掩埋以上述第1金屬為主成分之金屬配線之工程(b)之間，執行在上述層間絕緣膜表面及上述凹部內形成由上述第1金屬所構成之種子層的工程為佳。
上述層間絕緣膜以含有氧或碳為佳。
上述層間絕緣膜之表面附近或上述層間絕緣膜中之成分之一部份，為氧或水等之含氧原子之化合物或是碳為佳。
上述第1金屬為自Al、Cu、Ag所構成之群中選擇出之一個以上之金屬為佳。
上述第2金屬為自Mg、Al、Ti、V、Cr、Mn、Ni、Ge、Y、Zr、Nb、Tc、Rh、Pd、Sn、Re、Pt所構成之群中選擇出的一個以上之金屬為佳。
在形成上述阻障膜之工程(a)中，以加熱上述基板為佳。
上述含有第2金屬之有機金屬化合物以不含氧為佳。
上述含有第2金屬之有機金屬化合物以藉由氧之存在引起分解反應為佳。
上述層間絕緣膜係由自SiO膜和SiOF膜和SiC膜和SiOC膜和SiCOH膜和SiCN膜和多孔二氧化矽(Porous Silica)膜和多孔甲基矽酸鹽(Porous methylsilsesquioxane)膜和聚丙炔(Polyallylene)膜和SiLK(註冊商標)膜和氟碳化物(Fluorocarbon)膜所構成之群中選擇出之一個以上之膜所形成為佳。
上述含有第2金屬之有機金屬化合物係由自Cp2 Metal[=Metal(C5 H5 )2 ]，(MeCp)2 Metal[=Metal(CH3 C5 H4 )2 ],(Me5 Cp)2 Metal[=Metal((CH3 )5 C5 H4 )2 ]，(EtCp)2 Metal[=Metal(C2 H5 C5 H4 )2 ]，(i-PrCp)2 Metal[=Metal(C3 H7 C5 H4 )2 ]，(t-BuCp)2 Metal[=Metal(C4 H9 C5 H4 )2 ]，Metal(DMPD)(EtCp)[=Metal(C7 H11 C2 H5 C5 H4 )](在此，Metal表示上述第2金屬元素)所構成之群中選擇出之一個以上的有機金屬化合物所形成為佳。
上述第1金屬為Cu，上述第2金屬為Mn為佳。
即使於形成上述阻障膜之工程(a)之後，執行加熱基板，並且一面將上述含有第2金屬之有機金屬化合物之蒸氣供給至上述基板，一面開始對上述基板供給上述含有第1金屬之有機金屬化合物之蒸氣，藉由逐漸增加該含有第1金屬之有機金屬化合物之蒸氣的供給量，在上述阻障膜之上層形成上述第1金屬對上述第2金屬之比率朝向表層漸漸增加的密接層之工程亦可。
上述下層側之金屬配線之表面之金屬氧化物即使為大氣搬運上述基板之時所產生，或是除去或降低上述氧之工程(c)之前被執行，藉由對上述層間絕緣膜供給含氧之處理氣體之電漿形成凹部之蝕刻處理而所產生亦可。
除去或降低上述氧之工程(c)為對上述凹部供給有機酸之工程，或是對上述凹部供給氫之熱處理工程，或是氬濺鍍蝕刻工程為佳。上述有機酸係蟻酸為佳。
即使於埋入金屬配線之工程(b)之後，執行熱處理(退火)工程(d)亦可。
形成上述阻障膜之工程(a)包含將上述基板加熱至100℃以上500℃以下之工程為佳。
上述阻障膜以非晶質狀為佳，再者膜厚為5nm以下為佳。
本發明之半導體裝置係藉由上述半導體裝置之製造方法所製造出。
本發明之電子機器具備有上述半導體裝置。
本發明之半導體製造裝置屬於用以實施上述製造方法之半導體製造裝置，其特徵為：具備：真空搬運室模組，具備有搬入基板之真空環境之搬運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段。
上述真空搬運室模組氣密連接有前處理模組，前處理模組在內部具備有還原手段或除去手段，用以還原或蝕刻露出於被形成在上述基板上之上述層間絕緣膜之凹部底面的下層側之以第1金屬為主成分之金屬配線表面的金屬氧化物，上述控制部係以於將基板搬運至上述阻障膜形成模組之前，經上述真空搬運室模組而將上述基板搬運至上述前處理模組之方式，控制上述基板搬運手段為佳。
上述真空搬運室模組氣密連接有種子層形成模組，上述真空搬運室模組氣密連接有種子層形成模組，種子層形成模組在內部具備種子層形成手段，用以在上述層間絕緣膜表面及上述凹部內形成以上述第1金屬為主成分之種子層，上述控制部係以於將基板搬運至上述阻障膜形成模組之後，搬運至上述第1金屬配線形成模組之前，經上述真空搬運室模組而將上述基板搬運至上述種子層形成模組之方式，控制上述基板搬運手段為佳。
上述阻障膜形成模組之處理容器以兼作為上述第1金屬配線形成模組之處理容器為佳。
上述層間絕緣膜以含有氧或碳為佳。
上述層間絕緣膜之表面附近或上述層間絕緣膜中之成分之一部份，為氧或水等之含氧原子之化合物或是碳為佳。
上述第1金屬為自Al、Cu、Ag所構成之群中選擇出之一個以上之金屬為佳。
上述第2金屬為自Mg、Al、Ti、V、Cr、Mn、Ni、Ge、Y、Zr、Nb、Tc、Rh、Pd、Sn、Re、Pt所構成之群中選擇出的一個以上之金屬為佳。
上述阻障膜形成模組即使具備加熱基板之手段亦可。
上述含有第2金屬之有機金屬化合物以不含氧為佳，再者以藉由氧之存在引起分解反應為佳。
上述層間絕緣膜係由自SiO膜和SiOF膜和SiC膜和SiOC膜和SiCOH膜和SiCN膜和多孔二氧化矽(Porous Silica)膜和多孔甲基矽酸鹽(Porous methylsilsesquioxane)膜和聚丙炔(Polyallylene)膜和SiLK(註冊商標)膜和氟碳化物(Fluorocarbon)膜所構成之群中選擇出之一個以上之膜所形成為佳。
上述含有第2金屬之有機金屬化合物係由自Cp2 Metal[=Metal(C5 H5 )2 ]，(MeCp)2 Metal[=Metal(CH3 C5 H4 )2 ]，(Me5 Cp)2 Metal[=Metal((CH3 )5 C5 H4 )2 ]，(EtCp)2 Metal[=Metal(C2 H5 C5 H4 )2 ]，(i-PrCp)2 Metal[=Metal(C3 H7 C5 H4 )2 ]，(t-BuCp)2 Metal[=Metal(C4 H9 C5 H4 )2 ]，Metal(DMPD)(EtCp)[=Metal(C7 H11 C2 H5 C5 H4 )](在此，Metal表示上述第2金屬元素)所構成之群中選擇出之一個以上的有機金屬化合物所形成為佳。
上述第1金屬為Cu，上述第2金屬為Mn為佳。
上述還原手段或除去手段為對上述凹部供給有機酸之手段，或是對上述凹部供給氫之手段，或是氬濺鍍蝕刻之手段為佳。上述有機酸係蟻酸為佳。
在上述真空搬運模組係以氣密連接在內部具備有加熱基板之加熱手段的退火單元，上述控制部係以將上述基板搬運至上述第1金屬配線形成模組之後，經上述真空搬運室模組而將上述基板搬運至上述退火單元之方式，控制上述基板搬運手段為佳。
上述阻障膜形成模組即使具備將上述基板加熱至100℃以上500℃以下之加熱手段亦可。
上述阻障膜以非晶質狀為佳，再者膜厚為5nm以下為佳。
本發明之記憶媒體係屬於被使用於對基板執行處理之半導體製造裝置，儲存有在電腦上動作之電腦程式的記憶媒體，其特徵為：上述電腦程式係以實施上述半導體裝置之製造方法之方式組成步驟群。
若藉由本發明時，對於在基板上形成凹部之層間絕緣膜之露出面形成阻障膜，且在凹部內形成與下層側之金屬配線電性連接之金屬配線，將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板，使上述層間絕緣膜之露出面生長第2金屬之化合物，而在上述凹部之側壁及上述層間絕緣膜之上面形成用以抑制以第1金屬為主成分之金屬配線之擴散。因此，因可以將阻障膜之膜厚抑制成較薄，再者藉由CVD法形成阻障膜，故可以提高階差覆蓋性。因此，即使凹部之開口寬度窄，亦可以均勻形成薄阻障膜。再者，即使在基板上混合例如凹部之開口寬度具有偏差之形式，亦可以形成如此之阻障膜。依此，在銅多層配線中，從局部配線到整體配線可以適用該阻障膜。再者，因能夠使銅多層配線微細化，故可以提升裝置之動作速度，並且因可以縮小晶片尺寸，故自一片晶圓所取得之半導體裝置晶片之個數變多，其部份可以降低裝置之成本。並且，因提升裝置之動作速度，故可以提升具備有該裝置之電子計算機之計算速度或是資訊處理速度。並且，因藉由上述阻障膜可以抑制第1金屬之擴散，故可以抑制層間絕緣膜之洩漏電流，並且因提高配線之信賴性，故可以延長具備有該裝置之電子機器之壽命。再者，因可以以更小之電路執行所需之計算，故可以利用於要求行動電話等之小型化的資訊終端機。
 (晶圓之構成)
針對本發明之半導體裝置之製造方法之實施型態，參照對應於VFTL(Via First Trench Last)之DD(Dual Damascene)工程之第1圖及第2圖予以說明。首先，針對本發明之製造方法所使用之基板的半導晶圓(以下，稱為「晶圓」W予以說明)。如第1圖(a)所示般，在被設置在該晶圓W之下層側之配線層10，形成有例如含有矽和氧之矽氧化膜11以當作層間絕緣膜，在該矽氧化膜11內，經阻障膜12埋入有以第1金屬之銅為主成分之銅配線13。並且，圖中17為蝕刻停止膜。
在該配線層10之上層側，經由SiO或是SiC等所構成之絕緣膜之Cu擴散阻障兼蝕刻停止膜14，形成以例如TEOS(Tetra Ethoxy Silane別名Tetraethy Orthosilicate)等為原料而使用電漿CVD法或塗布法而成膜之含有氧和矽之矽氧化膜15以當作層間絕緣膜。在該矽氧化膜15內之膜厚方向之例如中間位置，形成有例如硬遮罩之蝕刻停止膜24，該蝕刻停止膜24為用以於藉由後述之蝕刻處理形成溝21a之時，將該溝21a之深度位置設定在該蝕刻停止膜24之上端位置者。在矽氧化膜15之上側，為了對該矽氧化膜15形成後述之凹部21，疊層有例如由有機物之光阻遮罩或無機物遮罩等所構成之犧牲膜16。對於該晶圓W，如下述般形成上層側之配線層20。
並且，雖然在此使用矽氧化膜11及矽氧化膜15當作層間絕緣膜，但是並不限定於此，即使為由自含有例如矽(Si)及氧(O)或碳(C)之矽化合物所構成之膜例如SiO膜(SiO2 膜等)、SiOF膜(含矽、氧及氟之膜)、SiC膜(含矽及碳之膜)、SiOC膜(含矽、氧及碳之膜)、SiCOH膜(含矽、碳、氧及氫之膜)、SiCN膜(含矽、碳及氫之膜)、多孔二氧化矽(Porous Silica)膜、多孔甲基矽酸鹽(Porous methylsilsesquioxane)膜、聚丙炔(Polyallylene)膜、SiLK(註冊商標)膜或氟碳化物(Fluorocarbon)膜所構成之群中選擇出之一個以上之膜而形成亦可，即使疊層SiOC膜般之無機膜和聚丙炔般之有機膜的複合構造亦可。再者，材料之構造即使為緻密膜亦可，或即使為具有細孔之多孔膜亦可。將為了提高配線性能降低由介電常數k之值的材料所構成之膜稱為Low-k膜，並且將由降低介電常數k之值之材料所構成之膜稱為Ultra Low-k：ULK膜。
(晶圓之處理)
首先，如第1圖(b)所示般，藉由利用犧牲膜16之雙金屬鑲嵌法，藉由蝕刻形成由溝渠21a和通孔21b所構成之凹部21。該蝕刻在例如公知之平行平板型之電漿處理裝置中，係將處理氣體例如CF4 氣體及O2 氣體等予以電漿化而執行。接著，在例如上述電漿處理裝置中，藉由將例如O2 氣體等之電漿供給至晶圓W，執行灰化處理等，除去犧牲膜16。在此，藉由蝕刻處理除去殘留在通孔底之Cu擴散阻障兼蝕刻停止膜14，使下層側之配線層10之銅配線13之表面露出。
之後，為了藉由上述蝕刻處理或灰化處理除去附著於凹部21內之殘渣，執行使用例如Ar(氬)氣體之電漿的乾清洗。再者，在該晶圓W之側面或背面，因同樣附著有殘渣，故例如將將晶圓W從該些乾製程之半導體製造裝置搬出而在大氣中搬運，且搬入至另外準備之濕製程之半導體製造裝置而浸漬於例如氟酸(HF)溶液(=氟化氫酸)而執行濕清洗。由於經過上述工程，銅配線13之露出面在蝕刻工程中受損，在清洗工程中受損，然後在大氣搬運中曝露於大氣中與氧接觸，使得該露出面被氧化而產生銅氧化物13a。
在此，雖然如上述般使用Low-k膜或ULK膜作為層間絕緣膜，但是當注目於該層間絕緣膜時，在蝕刻、灰化或清洗工程中被曝露於電漿或藥液，依此受到損傷(分解或變質)。例如，藉由SiOC膜被曝露於氧電漿，膜中之Si-CH3 基分解而生成Si-OH基。該Si-OH基吸濕性高，成為提高k值之原因，或使阻障金屬之覆蓋性惡化，而使Cu擴散阻障功能下降。
第2圖(a)為模式式表示此時之銅氧化物13a及凹部21之樣子的圖式，實際之凹部21之縱橫比成為例如2~5左右。並且，在同圖中，針對先前所述之蝕刻停止膜14、24予以省略，再者，針對以下說明之第2圖(b)~(d)，同樣省略蝕刻停止膜14、24。
然後，再度將晶圓W搬入至乾製程之半導體製造裝置內，並且對該晶圓W供給還原劑例如屬於有機酸之羧酸如蟻酸(HCOOH)之蒸氣，執行銅氧化物13a之還原處理。藉由該處理，如第1圖(c)及第2圖(b)所示般，藉由銅氧化物13a隨著以下所述之反應式被還原，或是藉由蟻酸之化學性之蝕刻作用，再凹部21之底面露出金屬銅。
(反應式)
Cu2 O+HCOOH→2Cu+H2 O+CO2
並且，在該乾製程之半導體製造裝置內中之一連串處理中，晶圓W在真空環境下被搬運。
接著，將該晶圓W加熱至例如200℃，並且將包含自己形成阻障用之金屬的第2金屬例如錳(Mn)，不含有氧之前驅體(Precursor)的有機金屬化合物例如(EtCp)2 Mn(Bis(ethylcyclopentadienyl)mangan)5之蒸氣與例如H2 氣體等之載體氣體一起供給至晶圓W。該有機金屬化合物當在加熱中接觸於氧時則分解，再者錳因持有容易與氧強烈結合，並且也容易與碳結合之性質，故如第2圖(c)所示般，有機金屬化合物或錳與矽氧化膜15及蝕刻停止膜14、24所含之成分之一部分的氧或碳反應，或是與矽氧化膜15及蝕刻停止膜14、24之表面附近之吸附水分等反應而成為例如氧化錳(MnOx(x：任意正數)或是碳化錳(MnCx(x：任意正數)或是氧化碳化錳(MnCxOy(x、y：任意正數)25，附著於該矽氧化膜15及蝕刻停止膜14、24。另外，在銅配線13之露出面，因藉由先前所述之還原處理除去氧，故難以在該銅配線13表面附著有機金屬化合物，或是即使附著也難以分解。因此，針對金屬狀之錳及氧化錳(或是碳化錳或氧化錳)25中之任一者，有短時間難以附著於銅配線13之表面之傾向，氧化錳(或是碳化錳或氧化碳化錳)25有選擇性僅附著於含氧或碳之矽氧化膜15及蝕刻停止膜14、24之傾向。
因如上述般使用氣體狀之原料，故該原料在晶圓W之附近，均勻擴散，因此藉由以特定時間例如5分鐘左右持續執行該處理，係氧化膜15及蝕刻停止膜14、24之露出面依據氧化錳(或是碳化錳或氧化碳化錳)25一樣被覆蓋，如第1圖(d)、第2圖(d)所示般，形成屬於自己形成阻障膜之阻障膜26。該阻障膜26為用以抑制例如銅等之金屬從被埋入至凹部21之後述之金屬銅27擴散至矽氧化膜15之膜。
在此，該氧化錳(或是碳化錳或氧化碳化錳)25為鈍態，由於作為化合物為安定，故具有反應性非常低之特徵(鈍化性)。藉由該鈍化性，因氧化錳堆積反應受制自己極限，故氧化錳25之膜厚不會增加至一定以上。當更詳細予以敘述時，即使一次上述有機化合物例如(EtCp)2 Mn擴散至堆積之氧化錳(或是碳化錳或氧化碳化錳)25之表面，該氧化錳(或是碳化錳或氧化碳化錳)25係化合物之結合強烈不中斷，錳、碳、氧之擴散速度慢而斷絕原子之供給，故反應難以進行，再者當成為一定膜厚時，難以施加電場而使得物質難以離子化，依此也使反應難以進行，由該些狀況，有機金屬化合物幾乎不分解。再者，應為該氧化錳(或是碳化錳或氧碳化錳)25成為非晶質構造，即使擁有因不持有結晶構造故幾乎不具有原子之擴散路徑的特徵，反應也難以進行，不會增加膜厚之原因。因此，當形成例如一層之阻障膜26時，因膜厚幾乎不會增加至其以上，故該阻障膜26之膜厚成為例如2~5nm左右之極薄層。
再者，如上述般在蝕刻、灰化或清洗工程中被曝露於電漿或藥液，依此層間絕緣膜(尤其係Low-k膜或ULK膜)受到損傷(分解或變質)之情形為多。本製程對於該損傷修復也有效。例如，雖然被曝露於氧電漿之SiOC膜係膜中之Si-CH3 基分解而生成Si-OH基，但是Mn因持有較C容易與O連結之傾向，故與因損傷所生成之Si-OH基優先反應。依此，因Si-OH基變少，故可以期待迴避SiOC膜之吸濕性變高，或提高k值，或使阻障金屬之覆蓋性惡化而使Cu擴散阻障功能下降之情形。
並且，因為就以CVD反應而言與其說係接近於供給速率控制不如說係接近於反應速率控制之條件下的製程，故阻障膜26對矽氧化膜15及蝕刻停止膜14、24之階差覆蓋性(Step Coverage)變的極高。作為CVD反應即使在接近於供給速率速率控制之條件，因受制自己極限，故阻障膜26之膜厚均勻性變高，再者可取得良好之階差覆蓋性。
接著，排出錳之有機金屬化合物之後，對被加熱之晶圓W供給銅原料例如β-二酮錯合體之Cu(hfac)TMVS之蒸氣與載體氣體例如H2 氣體。該銅錯合體係在晶圓W之表面分解成為金屬銅27，如第1圖(e)所示般，堆積於含凹部21內之晶圓W表面。之後，藉由CMP(Chemical Mechanical Polishing)，除去剩下之銅金屬及上面側之阻障膜26，形成上層側之配線層20。
並且，於堆積金屬銅27之後，即使按照所需施予熱處理(退火)工程亦可。即使於施予熱處理(退火)工程，亦可以期待以較以往低溫、短時間之退火工程來完成。其理由係因為在CVD工程中已經施予加熱，和在阻障膜之形成僅堆積所需最低限度之錳(Mn)，故無須藉由退火使剩下之錳(Mn)擴散。
於實行熱處理(退火)之時，在例如特定濃度之含氧氣體之環境之處理容器內將堆積上述金屬銅27之晶圓W加熱至例如100~450℃左右，依此在矽氧化膜15和金屬銅27之境界部分自己整合地確實形成由氧化錳25所構成之阻障膜26。並且，於熱處理(退火)時如上述般對處理容器內供給氧等(氧供給手段等無圖式)之時，即使將氧分壓設為能控制成10ppb左右或是其以下亦可。
(裝置構成)
接著，針對上述半導體裝置之製造方法所使用之半導體製造裝置，參照第3圖~第5圖予以說明。
第3圖為例如被稱為多腔室系統等之半導體製造裝置，從同圖前側經閘G依序氣密連接有屬於大氣環境之第1搬運室72、切換真空環境和大氣環境使晶圓W待機之例如左右並列之裝載鎖定室73a、73b以及真空搬運室模組之第2搬運室74。在第1搬運室72之正面側，於橫方向設置有例如3處的載置收納多片例如25片晶圓之密閉型之載體1的裝載埠71。再者，在第1搬運室72之正面壁，連接有被載置於裝載埠71之載體1，設置有與該載體1之概同時開關之閘門GT。在該第1搬運室72之側面，連接有用以執行晶圓之方位或偏心之調整的對準室77。
在第2搬運室74經閘G氣密連接有各兩個後述蟻酸處理模組3、Cu-MnOxCVD模組5及電漿處理裝置6，在該第2搬運室74內以先前所述之銅配線13不氧化之方式，設定成例如真空環境。
在第1搬運室72及第2搬運室74各設置有屬於基板搬運手段之第1搬運手段75及第2搬運手段76。第1搬運手段75係在裝載埠71、裝載鎖定室73及對準室77之間，用以執行晶圓W之交接的搬運臂，構成繞著垂直軸旋轉自如、進退自如及沿著裝載埠714之排列而移動自如。第2搬運手段76係在裝載鎖定室73和蟻酸處理模組3，Cu-MnOxCVD模組5及電漿處理裝置6之間用以執行晶圓W之交接的搬運臂，構成繞著垂直軸旋轉自如、進退自如及從裝載埠71側觀看在前側和身側之間移動自如。
接著，針對先前已述之前處理模組之蟻酸處理模組3，參照第4圖予以說明。第4圖中之31為構成由例如Al(鋁)所形成之真空腔室的處理容器，31a為用以執行晶圓W之搬出搬入之搬運口。在該處理容器31之底部，設置有載置晶圓W之載置台32。在該載置台32之表面部，為了靜電吸附晶圓W，設置有在介電體層33內埋設夾具電極34而構成之靜電夾具35，成為自無圖式之電源部對該夾具電極34施加夾具電壓。並且，圖中G為閘。
再者，在載置台32之內部設置有屬於加熱手段之加熱器36，成為可以將載置於靜電夾具35之晶圓W加熱至特定溫度例如200℃。在該載置台32從載置面出沒自如地設置有用以在第2搬運手段76之間執行晶圓W之交接之升降銷37。上述升降銷37經處理容器31之下方側之支撐構件38而連結於驅動部39，構成藉由該驅動部39予以升降。
在處理容器31之上部，以與載置台32對向之方式設置有氣體噴灑頭41，在該氣體噴灑頭41之下面，形成有多數氣體供給孔42。再者，在氣體噴灑頭41之上面側，連接有第1氣體供給路43之一端側，該第1氣體供給路係用以供給用以還原先前所述之銅氧化物13a之還原劑例如屬於有機酸之羧酸例如蟻酸之蒸氣。
第1氣體供給路43之另一端側經閥V1、氣體流量調整部之質量流量控制器M1及經閥V2連接有構成還原手段或除去手段之還原劑供給源45。在閥V2和質量流量控制器M1之間，藉由使閥V6介於中間之配管43a連接有排氣手段43b。構成藉由該排氣手段43b於還原劑供給源45之交換時除去混入於配管(第1氣體供給路43)之氣體(主要大氣)。該還原劑供給源45具備有例如在外側設置有加熱器48之不鏽鋼製之貯留容器46，在該貯留容器46內貯留有例如液體狀之還原劑。在該貯留容器46連接有一端側連接有在較該貯留容器46內之還原劑之液面下方側開口之載體氣體供給路49，該載體氣體供給路49之另一端側經閥V7、質量容量控制器M3及閥V5連接於用以供給稀釋氣體例如Ar(氬)氣體之稀釋氣體供給源47。因此，藉由該加熱器48液體狀之還原劑被氣化，構成將稀釋氣體當作載體氣體以氣體狀之還原劑被供給至氣體噴灑頭41。
在質量流量控制器M3和閥V7之間，藉由使閥V8介於中間之配管43c連接有排氣手段43d。構成藉由該排氣手段43d於還原劑供給源45之交換時除去混入於配管(載體氣體供給路49)之氣體(主要大氣)。上述蟻酸之供給方式雖然被稱為蒸發裝置，但是由於蟻酸持有比較高之蒸氣壓，故即使以質量流量控制器M1直接流量控制以加熱器48加熱貯留容器46所取得之氣體狀之還原劑，而供給至噴灑頭41亦可。
再者，在氣體噴灑頭41連接有第2氣體供給路44之一端，在該第2氣體供給路44之另一端側，經閥V3、質量流量控制器M2及閥V4，連接於先前所述之稀釋氣體供給源47。在該氣體噴灑頭41內，混合先前所述之氣體狀之還原劑和稀釋氣體，該混合氣體自氣體供給孔42被供給至處理容器31內。並且，在蟻酸接觸之部分的處理容器31、氣體噴灑頭41、第1氣體供給路43、閥V1、質量流量控制器M1、閥V2，設置有加熱器40，在該蟻酸處理模組3，執行晶圓W之處理時，被加熱成蟻酸不凝結。
在處理容器31之底面，連接有排氣管31A之一端側，在該排氣管31A之另一端側連接真空排氣手段之真空泵31B。處理容器31內之壓力係藉由被設置在該排氣管31A之無圖式之壓力調整機構，可以維持在特定壓力。
接著，一面參照第5圖一面針對兼作第1金屬配線形成模組之阻障膜形成模組的Cu-MnOxCVD模組5予以說明。該Cu-MnOxCVD模組5具備有處理容器50，在處理容器50內設置有用以水平載置晶圓W之平台51。在該處理容器51內，設置有構成晶圓W之加熱手段的加熱器51a。再者，在平台51設置有用以藉由升降機構51b使升降自如之3根升降銷51c(為了方便僅圖式兩根)突出沉沒之無圖式的孔部，經升降銷51c在第2搬運手段76和平台51之間執行晶圓W之交接。
在處理容器50之底部連接有排氣管52a之一端側，在該排氣管52a之另一端側，經TMP(Turbo Molecular Pump)53a及閥58b，連接有真空泵(DP(Dry Pump))53b。在真空泵53b之下游側，連接有無圖式之除害裝置，構成使被排出之氣體無害化而排出系統外。在閥58a之上游側之排氣管52a，連接有旁通管線52b之一端側，該旁通管線52b之另一端側，經閥58c和APC(Auto Pressure Controller)58d，連接於閥58b和真空泵53b之間的排氣管52a。
再者，旁通管線52b和真空泵53b之間的排氣管52a，為了防止排氣管52a、流通旁通管線52內之處理氣體例如氫等之爆發，連接有用以供給稀釋用之氣體例如氫之惰性氣體沖洗管線52c。於執行成膜製程之時，關閉閥58a而打開閥58c，一面藉由APC58d控制處理容器50內之壓力，一面經由旁通管線52b而排出處理器體和稀釋氣體，於執行成膜製程之時，打開閥58b而關閉閥58c，經TMP53a而排出處理容器50內。藉由使用該TMP53a排出處理容器50內，可以降低處理容器50內之殘留氣體，保持品質佳之真空度。再者，在處理容器50之側壁，形成有藉由閘閥G開關之搬運口54。
在處理容器50之頂棚部以與平台51對向之方式，設置有氣體噴灑頭55。氣體噴灑頭55具備有互相被區劃之氣體室56A、56B，被供給至該些氣體室56A、56B之氣體各自氣體供給孔57A、57B被供給至處理容器50內。
在氣體噴灑頭55之上面，連接有用以將銅(Cu)之原料氣體導入至氣體室56A之銅原料供給路61A之一端側，和用以將錳(Mn)之原料氣體導入至氣體室56B之錳原料供給路61B之一端側。在該些銅原料供給路61A及錳原料供給路61B，以使內部流通之原料之蒸氣不凝結之方式，設置有加熱器59。
在銅原料61A之另一端側，經具備有用以使液體狀之銅原料氣化之例如加熱器的汽化器65，和包含液體質量流量控制器或閥之流量調整部64A，和閥V10，連接有屬於第1金屬配線形成手段之銅原料貯留部62A。在閥V10和流量調整部64A之間，藉由使閥V11介於中間之配管60a連接有排氣手段70a。構成藉由該排氣手段70a於銅原料貯留部62A之交換時除去混入於配管(銅原料供給管61A)之氣體(主要大氣)。在銅原料貯留部62A以液體狀態貯留有銅原料之銅之有機金屬化合物例如β二酮錯合體之Cu(hfac)TMVS。
在銅原料貯留部62A經具備有閥V12之氣體供給管61C連接有加壓部63A，藉由自該加壓部63A所供給之He或Ar氣體等之惰性氣體加壓銅原料貯留部62A內，可以將液體狀之銅原料朝向汽化器65推出。再者，在該加壓部63A和閥12之間，藉由使使閥V13介於中間之配管60b連接有排氣手段70b。構成藉由該排氣手段70b於銅原料貯留部62A之交換時除去混入於配管(氣體供給管61C)之氣體(主要大氣)。
汽化器65藉由使流量調整部67A介於中間之載體氣體導入管68A，連接有貯留例如H2 氣體等之載體氣體的載體氣體供給源66A。該汽化器65係構成加熱例如載體氣體，使該載體氣體和先前所述之液體狀之銅原料接觸混合而使該銅原料氣化，將銅原料之蒸氣供給至氣體室56A。
於錳原料供給路61B之另一端側(上游側)，經例如稀釋部69和流量調整部64B和閥14，連接有將包含錳，不含有氧之有機金屬化合物之蒸氣供給至晶圓W之手段的錳原料貯留部62B，在該錳原料貯留部62B內，以液體狀態貯留錳之有機金屬化合物例如(EtCp)2 Mn(Bis(ethylcyclopentadienyl)mangan)。在閥V14和流量調整部64B之間，藉由使閥V15介於中間之配管60c連接有排氣手段70c。構成藉由該排氣手段70c於錳原料貯留部62B之交換時除去混入於配管(錳原料供給管61B)之氣體(主要大氣)。在該錳原料貯留部62B之周圍，設置有加熱器83，構成可以將錳原料貯留部62B之原料加熱至例如80℃。
在錳原料貯留部62B以在比內部之液體材料之液面更下方側開口之方式，連接有設置例如無圖式之加熱器之載體氣體供給路80之一端側。在該載體氣體供給路80之另一端側，經閥V16及流量調整部81連接有貯留例如H2 氣體等之載體氣體的載體氣體供給源66B，構成以加熱器83加熱而被汽化之錳材料與該載體氣體一起被供給至稀釋部59。在閥V16和流量調整部81之間，藉由使閥V17介於中間之配管60d連接有排氣手段70d。構成該排氣手段70d於錳原料貯留部62B之交換時除去混入於配管(載體氣體供給路80)之氣體(主要大氣)。
在稀釋部69連接有設置無圖式之加熱器之稀釋氣體路84之一端側，在該稀釋氣體路84之另一端側，經流量調整部85連接有先前所述之載體氣體供給源66B。在該稀釋部69中，係被構成原料氣體被稀釋成特定濃度而被供給至氣體室56B。
電漿處理裝置6如先前所述般為平行平板型之處理裝置，若以第6圖概略性表示，則係在兼作處理容器101內之下部電極之載置台102上載置晶圓W，被設置成與載置台102對向，自兼作上部電極之氣體噴灑頭103經處理氣體供給部104將處理器體供給至處理容器101內，自上部電源105供給電漿產生用之高頻，並且自下部電極106供給用以將離子引入至晶圓W之偏壓用高頻，依此藉由將處理氣體予以電漿化之電漿對晶圓W執行電漿處理。並且，同圖中107為排氣管，108為真空泵，109為搬運口，G為閘。
如前述之第3圖所示般，在該半導體製造裝置上，設置有例如由電腦所構成之控制部2A。該控制部2A具備有由程式、記憶體、CPU所構成之資料處理部等，在上述程式被編入指令(固步驟)，使自控制部2A將控制訊號發送至半導體鑄造裝置之各部，進行先前所述之各步驟。再者，在例如記憶體具備寫入處理壓力、處理溫度、處理時間、氣體流量或電力值等之處理參數值之區域，於CPU實行程式之各指令之時，讀出該些處理參數，因應其參數值之控制訊號被傳送至半導體製造裝置之各部位。該程式(也包含處理參數之輸入操作或有關顯示之程式)例如係被儲存於電腦記憶媒體例如軟碟、CD、硬碟、MO(光磁性碟)等之記憶部2B而被安裝於控制部2A。
(晶圓之流程)
首先，在例如先前所述之電漿處理裝置6等中，對晶圓W執行電漿處理，藉由蝕刻或灰化形成凹部21之後，例如執行濕清洗。接著，藉由無圖式之搬運手段，將儲存該晶圓W之載體1搬運至半導體製造裝置，載置於裝載埠71。之後，經第1搬運室72將載體1內之晶圓W搬運至對準室77，執行方位或偏心調整之後，搬運至裝載鎖定室73。調整該裝載鎖定室73內之壓力，經第2搬運室74將晶圓W搬入至蟻酸處理模組3。
接著，將晶圓W載置在載置台32上，將處理容器31內抽真空至例如100~500Pa(0.75~3.75Torr)左右，並且將晶圓W加熱至特定溫度例如150~300℃左右。然後，各以10~100sccm、0~100sccm將氣體狀之還原劑例如蟻酸(及載體氣體)供給至氣體噴灑頭41內。再者，以特定流量例如0~200sccm將稀釋氣體供給至氣體噴灑頭41內，在此混合氣體狀之蟻酸和稀釋氣體，該混合氣體被供給至晶圓W。然後，如先前所述般，藉由該蟻酸，還原或蝕刻銅氧化物13a。予以特定時間例如1~10分中左右執行該還原處理之後，調整還原劑、載體氣體及稀釋氣體之供給，使處理容器31內予以真空排氣，將晶圓W搬出至第2搬運室74。
接著，將晶圓W搬運至Cu-MnOxCVD模組5，並載置於處理容器50內之平台51上，同時加熱至特定溫度例如100~500℃左右，更具體而言為200℃。然後，以錳之有機金屬成為特定流量例如2~10sccm左右，更具體而言為7sccm左右之方式，將載體氣體(及稀釋氣體)各調整成特定流量例如10~100sccm左右，更具體而言為25sccm(0~100sccm左右)，將該些氣體在稀釋部69予以混合，並將該混合氣體以特定時間例如5分鐘以上供給至晶圓W，依此形成先前所述之阻障膜26。並且，以形成阻障膜26之方式，調整成膜條件例如成膜時間，依此即使不加熱晶圓W亦可。之後，停止供給上述混合氣體將處理容器50內真空排氣之後，以特定流量將氣體狀之銅原料供給至晶圓W，並將金屬銅27成膜在含有凹部21之晶圓W表面。之後，停止供給氣體將處理容器50內予以真空排氣，經第2搬運室74、裝載鎖定室73及第1搬運室72而將晶圓W搬出至載體1。
若藉由上述實施型態，於藉由例如蝕刻處理形成凹部21之後，使用蟻酸還原或蝕刻依據該蝕刻處理或清洗等而氧化之銅配線13之表面之銅氧化物13a，除去該銅配線13表面之氧。然後，藉由將對晶圓W表面不含氧，或是與氧之反應性高的錳有機金屬化合物供給至晶圓W，使在含氧之矽氧化膜15及蝕刻停止膜14、24中生成氧化錳25，另外在不含有氧之銅配線13表面不生成氧化錳25。因此，使銅露出至銅配線13表面之狀態下，直接對矽氧化膜15及蝕刻停止膜14、24，選擇性形成阻障膜26。
再者，於形成阻障膜26之後，對該晶圓W供給銅原料而在含有凹部21之晶圓W表面成膜金屬銅27，再者，因在真空環境下執行如此一連串之處理，故在銅配線13和金屬銅27之間，不介入有氧化錳25或銅之自然氧化膜等之絕緣物。因此，可以抑制配線電阻之上升。
並且，因在阻障膜26之表面即是金屬銅27之內部不含有多餘之金屬錳或者變的極少，故可以抑制配線電阻之上升，再者因可以省略用以排出錳之退火處理，故可以提高產量。
並且，於堆積金屬銅27之後，即使按照所需施予熱處理(退火)工程亦可。即使於施予熱處理(退火)工程，亦可以期待以較以往低溫、短時間之退火工程來完成。其理由係因為在CVD工程中已經施予加熱，和在阻障膜之形成僅堆積所需最低限度之錳(Mn)，故無須藉由退火使剩下之錳(Mn)擴散。
即使在先前所述之第2搬運室74氣密連接於退火單元100亦可(第7圖)，該退火單元100設置有執行熱處理(退火)之時用以對在內部具備有載置晶圓W之載置台的處理容器、晶圓W加熱之加熱手段，及使處理容器內保持含氧氣體環境之手段的例如氣體供給路(任一者皆無圖式)。此時，在例如特定濃度之含氧氣體之環境中將堆積上述金屬銅27之晶圓W加熱至特定製程溫度例如100~450℃左右，依此在矽氧化膜15和金屬銅27之境界部分自己整合地確實形成由氧化錳25所構成之阻障膜26。並且，於熱處理(退火)時如上述般對處理容器內供給氧等(針對氧供給手段並無圖式)之時，即使將氧分壓設為能控制成10ppb左右或是其以下亦可。
藉由如此形成阻障膜26，也如後述之實施例所述般，也如後述實施例所述般，因即使為薄膜厚，亦可以相對於銅亦可以取得極高之阻障性能，故在之後之裝置形成工程中，及使在曝露於例如400℃左右之熱處理工程之時，因抑制銅擴散至矽氧化膜15，故可以抑制洩漏電流增大。再者，因藉由如上述般以低溫例如低於500℃形成阻障膜26，該阻障膜26成為非晶質狀，故氧化錳25之粒界消失，因此銅之擴散路徑被封鎖，故即使如上述般為薄膜時，應也可以取得極高阻障性能。
再者，以在氧化物(含氧之膜)上的培養時間(培養時間係指從開始供給原料氣體至晶圓W起到開始在晶圓W上堆積反應物之時間)以上，例如在成膜溫度為200℃之時以1分鐘以上的特定時間執行該阻障膜26之成膜，在矽氧化膜15及蝕刻停止膜14、24之表面上，引起所附著之錳的有機金屬化合物容易分解而以氧化錳25來附著的反應，另外在銅配線13(不含氧之膜)之表面，因不至於所附著之錳的有機金屬化合物分解而以氧化錳25來附著之反應，故可以如先前所述般選擇性形成阻障膜26。但是，當以在金屬上之培養時間以上，例如成膜溫度為200℃之時以60分鐘的特定時間以上，執行阻障膜26之成膜時間時，因在氧化物上和金屬中之任一者上產生所附著之錳之有機金屬化合物分解而以氧化錳25來附著之反應，故不會成為選擇性之阻障膜26之成膜。
作為如此之阻障膜26之膜厚以1~7nm為佳，較佳為1.5nm~4nm，更佳為2nm~3nm為佳。並且，當依據先前所述之JP2007-67107A所記載之內容時，堆積之錳(Mn)之膜厚被記載成2nm。但是，當金屬錳膜氧化變化成氧化錳膜時，因其膜厚增加成大約2.7倍，故2nm之錳膜氧化而成為氧化錳之時，膜厚相當於5.5nm之阻障膜
如上述般，藉由使用氣體狀之原料的CVD法，形成阻障膜26，依此即使在凹部21之開口尺寸為窄之時，階差覆蓋性變高，可以品質均勻形成阻障膜26。再者，即使在晶圓W上混合例如凹部之開口寬度具有偏差之形式，亦可以形成如此之阻障膜。依此，在銅多層配線中，從局部配線到整體配線可以適用該阻障膜26。再者，因能夠使銅多層配線微細化，故可以提升裝置之動作速度，並且因可以縮小晶片尺寸，故自一片晶圓W所取得之半導體裝置晶片(例如邏輯、記憶體等)之個數變多，其部份可以降低裝置之成本。
並且，因提升裝置之動作速度，故可以提升具備有該裝置之電子計算機(例如電子計算機、通訊機器，資訊終端機、行動電話等)之計算速度或是資訊處理速度。並且，因藉由上述阻障膜可以抑制金屬配線之銅的擴散，故可以抑制層間絕緣膜之洩漏電流，並且因提高配線之信賴性，故可以延長具備有該裝置之電子機器之壽命。再者，因可以以更小之電路執行所需之計算，故可以利用於要求行動電話等之小型化的資訊終端機。
並且，因不係一次形成金屬錳之後再使氧化之方法，而係直接形成氧化錳之阻障膜26，故可以如先前所述因應有無氧，使阻障膜26選擇生長，再者因於形成阻障膜26之後立即發揮對銅之阻障功能，故即使為薄膜厚，亦可以取得極高之阻障性能。並且，在該阻障膜26如後述之實施例搬，除氧之外，即使含有C(碳)亦可。
作為形成上述阻障膜26所使用的原料，係以不含有氧之有機金屬化合物為佳，且含有環狀之碳化氫為佳。再者，如上述般以藉由存在氧而分解之化合物為佳。作為如此之原料即使使用例如Cp2 Mn(Bis(cyclopentadienyl)mangan)、(MeCp)2 Mn(Bis(methylcyclopentadienyl)mangan)、(i-PrCp)2 Mn(Bis(isopropylcyclopentadienyl)mangan)等亦可，即使使用組合如此之原料之複數亦可。再者，即使包含氧，若為於分解後氧不單獨與錳反應之化合物例如CO等時，即使使用例如(MeCP)Mn(CO)3 (tri(carbonylmethylcyclopentadienyl)mangan)等亦可。作為載體氣體即使H2 以外使用還原性氣體或是惰性氣體例如Ar氣體等亦可。
再者，作為還原處理使用之還原劑除蟻酸之外，即使使用有機酸例如醋酸或是氫等亦可。並且，即使藉由使用氬氣體之濺鍍法，物理性除去銅氧化物13a亦可。
並且，在上述例中，因於形成阻障膜26之後，另外形成金屬銅27，故即使在個別之處理容器50執行該些處理亦可。再者，為了增強阻障膜26和金屬銅27之密接性，開始形成例如阻障膜26之時，同時供給銅原料逐漸增加該銅之供給量，依此即使形成銅對錳量之比率朝向表層逐漸增加之密接層亦可。此時，因進入阻障膜26和金屬膜27之界面而相結合，故提高阻障膜26和金屬銅27之密接性。並且，此時，為了減少金屬銅27內所含之剩餘錳量，增加供給銅原料，另外以漸漸減少錳之供給量為佳。並且，作為上述密接層之狀態，可考慮成為CuMn合金，或是Cu+MnOx(x：任一之正數)混合物，或是Cu+MnCx(x：任意之正數)混合物，或是Cu+MnCxOy(x、y：任意之正數)混合物，或是CuMnOy(x、y：任意之正數)化合物，或是CuMnCy(x、y：任意之正數)化合物，或是CuMnCyOz(x、y、z：任意之正數)化合物中之任一者，或是該些混合物。
再者，於形成阻障膜26之後，即使藉由例如濺鍍法形成銅之種子層，將上述金屬銅27埋入亦凹部21亦可。此時，在例如第2搬運室74氣密連接用以執行濺鍍之處理容器之種子層形成模組，並且藉由被設置在該處理容器內之種子層形成手段形成種子層。種子層形成手段係構成可使藉由例如DC磁控管法等所作出之氬離子等衝突於被設置在處理容器內之濺鍍用金屬源(濺鍍靶材)而被濺鍍(=被彈出)之金屬原子堆積在基板上。若依據濺鍍法，可以藉由被濺鍍之金屬原子被射入至阻障膜26的增黏效果期待密接性。作為濺鍍方式，可以使用DC(直流)2極濺鍍法或RF(高頻)濺鍍法、電漿濺鍍法、離子束濺鍍法等，為了改善階梯覆蓋性，可以使用準直式(collimation)濺鍍法、遠距離濺鍍法、離子化濺鍍法。在此時，即使一面藉由濺鍍成膜，一面將晶圓W加熱或冷卻至例如0℃以下亦可。此時，以銅配線13之表面即種子層不被氧化之方式，真空搬運晶圓W。
並且，在上述例中，雖然藉由CVD法形成金屬銅27，但是即使為濺鍍法等之PVD法亦可，藉由電解電鍍或是無電解電鍍形成金屬銅27亦可。於此時，於形成阻障膜26之後，即使藉由CVD法或濺鍍法使成為種子層之金屬膜例如銅堆積於凹部21亦可。再者，作為上述阻障膜26或金屬銅27之成膜方法除例如熱CVD法以外，即使為電漿CVD法、光CVD法亦可，或是針對阻障膜26例如為ALD(Atomic Layer Deposition)法等亦可。並且，在上述例中，雖然在相同處理容器50內形成阻障膜26和金屬銅27，但是即使在不同之處理容器50執行各個處理亦可。
再者，作為上述金屬銅27，不僅純銅，即使為例如以銅為主成分之金屬或Al或Ag亦可，即使多數含有該些金屬亦可。並且，作為先前所述之銅氧化物13a雖然以藉由蝕刻處理等所生成者來加以說明，但是即使例如在大氣搬運中生成之時，亦可以適用本發明之半導體裝置之製造方法。再者，於不生成銅氧化物13a之時，即使不值執行先前所述之還原處裡亦可。並且，即使於生成有銅氧化物13a之時，若氧化錳25選擇性生成在凹部21之側壁時，即使不完全除去銅氧化物13a而使降低亦可。並且，在此將錳之有機金屬化合物供給至含氧之矽氧化膜15等上而成膜之阻障膜26，係以由MnOx(x：任意之正數)所成之氧化錳25予以說明，但是也有取入矽氧化膜15之矽而產生反應，成為MnSiOy(x、y：任意之正數)之說法，在學界等中也互相爭論。依此，在此係以包含MnOx(x：任意之正數)和MnSixOy(x、y：任意之正數)者來表現氧化錳25。
再者，在此雖然以使用矽氧化膜15當作底層膜之層間絕緣膜15之時為例予以說明，但是並不限定於此，即使有機模或多孔膜等使用上述Low-k膜或ULK膜亦可。
再者，在此雖然作為第2金屬係以使用錳(Mn)之時為例予以說明，但是並不限定於此，即使使用其他金屬，例如由自Mg、Al、Ti、V、Cr、Mn、Ni、Ge、Y、Zr、Nb、Tc、Rh、Pd、Sn、Re、Pt所構成之群中選擇出的一個以上之金屬亦可。因此，作為先前所述之有機金屬化合物即使使用由自Cp2 Metal[=Metal(C5 H5 )2 ]，(MeCp)2 Metal[=Metal(CH3 C5 H4 )2 ]，(Me5 Cp)2 Metal[=Metal((CH3 )5 C5 H4 )2 ]，(EtCp)2 Metal[=Metal(C2 H5 C5 H4 )2 ]，(i-PrCp)2 Metal[=Metal(C3 H7 C5 H4 )2 ]，(t-BuCp)2 Metal[=Metal(C4 H9 C5 H4 )2 ]，Metal(DMPD)(EtCp)[=Metal(C7 H11 C2 H5 C5 H4 )](在此，Metal表示上述第2金屬元素)所構成之群中選擇出之一個以上的化合物為佳。
再者，在此所說明之成膜裝置只不過為一例，即使使用鹵素燈等之加熱燈代替電阻加熱加熱器來作為例如基板之加熱手段亦可，熱處理裝置不僅葉片式，即使為批式亦可。
並且，在此雖然被處理體以半導體晶圓為例予以說明，但是並不限定於此，玻璃基板、LCD基板、陶瓷基板、塑膠等之有機基板等亦可以適用本發明。
[實施例]
以下，針對本發明所執行之實驗予以說明。實驗中使用第8圖(a)所示之虛擬用之晶圓W。該晶圓W係如以下般製作出。首先，在矽基板90上藉由使用TEOS(Tetra Ethoxy Silane，別名Tetraethyl Orthosilicate)之電漿CVD法在350℃形成膜，取得膜厚100nm之矽氧化膜91。接著，在該矽氧化膜91之上，以先前所述之Cu-MnOxCVD模組利用以下之成膜條件形成氧化錳層92。再者，在該晶圓W之表面，藉由濺鍍法形成膜厚成為100nm之銅膜93。之後，對於該晶圓W，為了確認有無銅擴散，在以下之退火條件執行熱處理。然後，對該晶圓W，執行以下所說明之實驗。並且，在該實驗中，因並非需要良好階梯覆蓋性之實驗，故使用無圖案之基板。因此，如上述般，雖然非CVD法而係藉由濺鍍法形成銅膜93，但是即使藉由該方法，對於膜質或階梯覆蓋性以外之物性等也不會特別造成問題之程度。
在此，如下述般將氧化錳層92之成膜時間設成30分鐘，係因為利用依據底層所產生之培養時間之差，更明確表示氧化錳層92之CVD成膜中之底層選擇性。即是，當對含氧之膜供給錳之有機金屬化合物時，例如在成膜溫度為200℃時，因藉由事先所執行之實驗可知當成為1分鐘以上時所附著之錳之有機金屬化合物分解而以氧化錳開始附著，故如此地設定成膜時間。並且，確認出即使如此地長時間對銅供給錳之有機金屬化合物，在銅表面也不會形成氧化錳之連續膜。
並且，依據此次所實施之退火條件的熱處理，係為了用以檢驗Cu擴散阻障性能之加熱加速度試驗而所進行者，在氧環境下不進行。即是，與以往例中以使阻障膜自行形成並且使剩餘之錳擴散、排出為目的而在氧環境下執行之熱處理有所不同。
(成膜條件)
前軀體(原料)：(EtCp)2 Mn
加熱器83之設定溫度：70℃
載體氣體：H2 、25sccm
成膜溫度：300、400、500℃
處理壓力：133Pa(1Torr)
成膜時間：30分鐘
(退火條件)
供給氣體：Ar、50sccm
晶圓W之加熱溫度：400℃
退火時之壓力：667Pa(5Torr)
退火時間：20分鐘(升溫時間)+40分鐘(溫度保持時間)
(實驗1：剖面觀察)
使用TEM(Transmission Electron Microscopy)觀察上述3種類之晶圓W之剖面。其結果，在300℃及400℃中成膜之晶圓W，如第9圖及第11圖所示般，在矽氧化膜91和銅膜93之間確認出極薄5nm左右之氧化錳層92。該膜係界面成為無凹凸之平滑連續膜，並且成為非晶質狀完全看不見晶界般之龜裂。再者，在矽氧化膜91和銅膜93之間，看不見剩餘之錳殘留或偏析之部分。雖然無圖式，但是即使在100℃及200℃成膜之晶圓W也確認出上述般之實驗結果。此時所取得之氧化錳層92之膜厚更薄，為2~3nm左右。
因此，可知藉由如此之方法，形成先前所述之阻障膜26，依此不需要用以排出剩餘錳之退火處理，即是在氧環境下的退火處理。並且，先前所述之第9圖及第11圖係為了容易判別各區域之境界，描繪實際攝影出的TEM畫像之圖式。再者，第10圖及第12圖為表示各針對第9圖及第11圖模式性表示之圖式予以實際攝影之TEM畫象之圖式。
但是，在500℃成膜之晶圓W確認出幾個島狀之顆粒生長。再者，在矽氧化膜91和銅膜93之間，從上側依照結晶性比較高之層、考慮多碳之層及非晶質層之順序疊層。該非晶質層在300℃及400℃成膜之晶圓W出現，應相當於被形成在矽氧化膜91和銅膜93之間的極薄氧化錳層92。但是，可知因為藉由如此成膜溫度變高，使得產生島狀之顆粒生長即是異常顆粒生長，故氧化錳層92之成膜溫度以低於500℃為佳。並且，如先前所述般，藉由另外所執行之實驗，確認出即使在100℃或200℃中也形成該氧化錳層92。
(實驗2：剖面之組成映像)
接著，對上述各晶圓W，使用EDX(Energy Dispersive X-ray Analysis)執行剖面之組成分析。並且，即使在任一晶圓W為了分析，在銅膜93之表面塗佈黏接劑。
在300℃及400℃中成膜之晶圓W，如第13圖及第14圖所示般，來自錳之訊號僅在被形成於矽氧化膜91和銅膜93之間的極薄層92中被確認出。依此，在該極薄層92確實包含錳，當考慮後述之SIMS之結果時，可想像成為氧化錳。再者，自矽氧化膜91之部分無檢測出Cu之訊號，Cu滲入至矽氧化膜91之樣子。
依此，氧化錳層92具有極良好之Cu擴散阻障性，確認出無存在Cu滲入之針孔(例如晶界般之Cu擴散路徑)。並且，雖然無圖式，但即使在100℃及200℃成膜之晶圓W也確認出與上述般相同之實驗結果。再者，即使針對第13圖及第14圖，也與先前所述之第9圖及第11圖相同，為描繪實際取得的畫像而予以表示之圖式。
另外，針對在500℃成膜之晶圓W，在先前所述之島狀之顆粒生長部分含有多數錳，可知為異常生長。因此，在確認出在實驗1所觀察到之現象為依據錳之異常生長所產生者。
(實驗3：膜厚方向之元素分析)
對於上述各晶圓W，使用SIMS(Secondary Ion Mass Spectrometry)一面對膜厚方向執行蝕刻，一面執行深度方向之元素分析。再者，於測量時，當自表面側(第15圖及第16圖中之Cu膜側)蝕刻膜之時，由於在氧化錳層92及矽氧化膜91之成分分析中混入上層之Cu原子，故自係基板之背面側執行蝕刻。如第15圖及第16圖所示般，在300℃及400℃成膜之晶圓W中，隨著從上側朝向下側，銅之峰值在氧化錳層92急據減少，在矽氧化膜91之上端(氧化錳層92之下端)幾乎看不見峰值(在此所看到之峰值因在檢測界限程度之訊號為雜訊位準，故矽氧化膜91內中之Cu的存在可以視為大略零)。
依此，可知即使氧化錳層92為如此之薄膜，亦可以持有極高之阻障性能。並且，雖然無圖式，但即使在100℃及200℃及500℃成膜之晶圓W也確認出與上述般相同之實驗結果。
再者，以對應於實驗2之結果，錳之峰值成為極陡峭。再者，由於以重疊於該錳之峰值之方式，確認出碳之峰值，故可以確認出錳原子取入錳之有機金屬化合物中之碳。依此，因可以期待錳原子所產生之雜質清掃效果，故於使用同樣有機金屬化合物，例如Cu前軀體(原料)執行CVD成膜之時，可以期待Cu之有機金屬化合物中所含有之碳或氟等之雜質和錳反應而取入至氧化錳層92，依此可以降低銅膜93中之雜質。或是，藉由電解電鍍法或無電解電鍍法形成Cu之時，可以期待Cu膜所含之成為電鍍液的氯等之雜質和錳反應而取入至氧化錳層92，依此可以降低銅膜93中之雜質。
(實驗4：微細孔中之階梯覆蓋性觀察)
與上述3種類之晶圓W不同，使用第8圖(b)所示之用以確認堆積膜之階梯覆蓋性之晶圓W，執行階梯覆蓋性之檢驗。該晶圓W係在矽基板上堆積由膜厚510nm之電漿TEOS所構成之矽氧化膜91，對該電漿TEOS膜圖案製作微細孔。在該矽氧化膜91之上，以先前所述之Cu-MnOxCVD模組5利用先前所述之成膜條件(但是成膜溫度為200℃及400℃)形成氧化錳層92。使用TEM(Transmission Electron Microscopy)觀察如此所製作之晶圓W之剖面。
其結果，即使在200℃及400℃中成膜之晶圓W中之任一者，皆如第8圖(b)所示般沿著成為直徑為180nm，縱橫比(自孔之寬度和深度所導出之比率)為2.8左右之微小之孔圖案或是直徑為125nm左右，縱橫比為4.0左右之微小孔之圖案之矽氧化膜91表面，確認極薄之5nm左右之氧化錳層92。該膜其表面成為無凹凸之平滑連續膜。因此，可知藉由如此之方法，形成先前所述之阻障膜26，依此即使對於微小之孔圖案亦可以良好之階梯覆蓋性進行成膜。
(參考實驗：氧化錳之膜厚之基底依存性確認)
在本發明中所使用之錳之有機金屬化合物之特徵為如先前所述般相對於含有氧之膜在比較短時間反應而生成氧化錳25，另外相對於不含有氧之膜，在比較短之時間不反應。再者，為了確認其特徵，執行以下之參考實驗。
在實驗中使用以下3種類之樣品以作為晶圓W。再者，在先前所述之Cu-MnOxCVD模組5中，以以下之成膜條件執行氧化錳之成膜處理。之後，對各樣品算出錳之附著膜厚。
(樣品)
1.藉由使用先前所述之TEOS之電漿CVD法而成膜之矽氧化膜
2.在使裸矽氧化性環境中執行熱處理之矽氧化膜。
3.未處理之裸矽
(成膜條件)
前軀體(原料)：(EtCp)2 Mn
載體氣體：H2 、25sccm
成膜溫度：500℃
處理壓力：133Pa(1Torr)
成膜時間：30分鐘
(實驗結果)
如第17圖所示般，針對含有氧之樣品1.、2.錳之附著量變多，針對不含有氧之樣品3.錳之附著量則變少。依此，確認出先前所述之錳之有機金屬化合物之特徵。並且，即使針對不含有氧之樣品3.也有附著錳之理由，其中之一原因可舉出越異常生長成膜溫度越高。
再者，即使為相同矽氧化膜，藉由成膜方法之不同(樣品1.和2.)，錳之附著量產生差異。該應該係由於成膜方法之不同，使得矽氧化膜中之氧之量俱有差異之故。
藉由該實驗，在先前所述之銅配線13中，以氧之量變的極少之方式，執行還原處理或蝕刻處理，再者使該銅配線13不形成自然氧化膜，又藉由在低於500℃之低溫執行阻障膜26之成膜處理，可以抑制在銅配線13表面生成氧化錳25，阻障膜26對含有氧之膜選擇性可以選擇生長。
(實驗5：埋入至雙金屬鑲嵌構造之樣品的埋入實驗) A.實驗程序、實驗條件 (1)雙金屬鑲嵌試料
從SEMATEC購買第18圖所示之雙金屬鑲嵌構造之樣品。120為由矽氧化物所構成之層間絕緣膜，121為Cu配線部，122為SiN膜。
(2)CVD-Mn堆積
在雙金屬鑲嵌構造樣品上，以下述之條件堆積Mn。
成膜條件為下述般。
底層：SEMATECH圖案800AZ
前軀體：(EtCp)2 Mn
前軀體容器內部之溫度：80℃(測量方法為熱電偶)
供給方式：蒸發方式
蒸發氣體：H2 、25SCCM
基板溫度：200℃
製程壓力：133Pa(1torr)
成膜時間：10min
(3)PVD-Cu堆積(Cap Cu堆積)
不使堆積有CVD-Mn之樣品曝露於大氣，在CVD-Mn上以濺鍍堆積Cu。
成膜條件為下述般。
基板溫度：室溫
膜厚：500nm
(4)退火
於堆積PVD-Cu之後執行退火
退火條件為下述般。
氣體流量：Ar、50SCCM
基板溫度：400℃
處理壓力：667Pa(5Torr)
時間：20分鐘(升溫時間)+40分鐘(溫度保持時間)
(5)測量
剖面觀察用測量器：透過型電子顯微鏡(TEM)
元素分析用測量器：能量分散型X射線分光器(EDX)
B.實驗結果
第19圖為如上述般執行處理之樣品之TEM照片，第19圖(a)為放大表示通孔及溝渠部份，第19圖(b)為通孔之底部附近，第19圖(c)為自通孔側壁涵蓋溝渠底部之區域。再者，第20圖表示包含下層之Cu配線，通孔及溝渠全體。
可知在銅和層間絕緣膜(矽氧化膜)之界面，存在有膜厚3~4nm之Mn化合物膜。該Mn化合物膜之連續薄膜即使在層間絕緣膜之最上面、通孔內壁中之任一者中皆為3~4nm膜厚，具有良好之階梯覆蓋性。
可知存在於下層銅配線(M1-Cu)和PVD-Cu(M2-Cu)之界面的Mn層並非為連續薄膜，為上下界面模糊之厚度5~10nm之不連續層。
雖然並非所有之通孔底，但是從下層銅配線(M1-Cu)至PVD-Cu(M2-Cu)存在界面，該界面存在連續的Cu之晶粒。即是，可以說形成從下層銅配線(M1-Cu)穿過上述Mn層而到達至通孔內之銅的電性通道。
由以上資料，可以說顯示出能夠使Mn化合物選擇生長在金屬鑲嵌構造之層間絕緣膜(矽氧化膜)上。在此，表示使用EDX對樣品之縱剖面予以元素分析之結果。第21圖為用以表示測量點之模式圖，在測量點※1、※4中雖然無檢測出Mn，但是在測量點※2、※3及※5中檢測出Mn。因此，可知Mn在Cu之配線層之中心部，於EDX位準下不存在，擴散於其周緣部。再者，也看出Mn之一部殘留於通孔之底。並且，由於在測量點※5檢測出O(氧)，故可知在層間絕緣膜之表層部形成有含Mn和O之阻障膜。
(實驗6：在塗滿Cu膜上形成錳化合物之成膜實驗) A.實驗程序、實驗條件 (1)基板
準備在Bare-Si基板上，全面形成p(電漿CVD)-TEOS膜之基板。
(2)PVD-Cu堆積(下層)
以下述條件堆積下層之PVD-Cu。
膜厚：100nm
基板溫度：室溫
後處理：無退火
(3)CVD-Mn堆積
以下述條件堆積下層之PVD-Mn。成膜條件除底層條件之外其他與實驗5之(2)所記載之條件相同。
(4)PVD-Cu堆積(上層)
以下述條件堆積上層之PVD-Cu。
膜厚：100nm
基板溫度：室溫
後處理：無退火
(5)測量
剖面觀察用測量器：透過型電子顯微鏡(TEM)
元素分析用測量器：能量分散型X射線分光器(EDX)
B.實驗結果
第22圖(a)為以針對上層之PVD-Cu和下層之PVD-Cu之疊層部份，界面位於中央之方式予以攝影的TEM照片，第22圖(b)為使Mn-K線訊號可視化之影像圖，第22圖(c)為在第22圖(a所示之部位，針對50nm左右之下方側之PVD-Cu部位，藉由EDX予以分析之結果。自該結果，可知CVD-Mn層沿著下層之PVD-Cu和上層之PVD-Cu之界面存在兩界面不明瞭之厚度5~10nm之膜。從下層之PVD-Cu到上層之PVD-Cu存在有連續之Cu之晶粒。該表示CVD-Mn膜並非連續膜，為不連續，形成有從下層銅配線穿過CVD-Mn膜而到達至上層銅配線之電性通路。由EDX之資料可知在下層Cu/上層Cu之界面之不明瞭之層，和PVD-Cu/p-TEOS界面含有Mn。由此可想像Mn之成膜中附著(堆積)於下層之PVD-Cu的Mn，應固溶於Cu而擴散，且析出(偏析)於Cu/p-TEOS界面。
再者，由EDX之資料可想像來自Cu之散粒物部份(界面以外之部分)之Mn-K線訊號應為雜訊位準，在Cu之散粒物中殘留的錳較少。
由以上之結果，可想像即使在下層Cu/上層Cu界面存在CVD-Mn膜，當作電阻之作用變得極小，或者幾乎不成為電阻。
在該實驗中，表示在銅膜上不形成錳化合物膜之情形。在上述實驗1、2、3中，表示在矽氧化膜上形成錳化合物膜之情形。當比較兩者之時，表示能夠在金屬鑲嵌構造之絕緣膜上選擇生長錳化合物。
(實驗7：成膜時間和膜厚之關係的驗證實驗) A.實驗程序、實驗條件 (1)樣品準備
準備在全面形成絕緣膜(p-TEOS膜)之基板，以作為樣品。
(2)CVD-Mn堆積
以下述條件堆積Mn。
基板溫度：200℃
壓力：133Pa(1torr)
載體流量：H2 、25SCCM
成膜時間：0.3分鐘(20秒)~30分鐘
(3)膜厚測量
測量方法：螢光X射線(XRF)
B.實驗結果
在p-TEOS膜上，不依存於成膜時間，成膜時間在以20秒左右即相當充分，錳化合物之膜厚幾乎一定。膜厚增加受制自己極限。
(實驗8：成膜時間和銅之比電阻之關係的驗證實驗) A.實驗程序、實驗條件 (1)樣品準備
準備在全面形成Cu膜之基板，以作為樣品。
(2)CVD-Mn堆積
以下述條件堆積Mn。
基板溫度：200℃
壓力：133Pa(1torr)
載體氣體流量：H2 、25SCCM
成膜時間：0.3分鐘(20秒)~30分鐘
(3)比電阻測量
藉由4端子法測量銅膜之比電阻。
B.實驗結果
如第23圖所示般，即使增加成膜時間比電阻仍幾乎一定。該推測為於Cu層中固溶、擴散Mn之結果，使得Mn自Cu中被排除。由先前之第22圖(c)之結果，推測被排除之Mn偏析至Cu/p-TEOS界面。因此，可想像Cu之比電阻被抑制成低，與純Cu同等。並且，當Cu中具有Mn般之雜質時，比電阻變高。
以上之結果表示CVD-Mn工程不會引起Cu配線之電阻上升，可期待適用於半導體裝置。
1．．．載體
2A．．．控制部
2B．．．記億部
3．．．蟻酸處理模組
5．．．Cu-MnOxCVD模組
6．．．電漿處理裝置
10．．．配線層
11．．．矽氧化膜
12．．．阻障膜
13．．．銅配線
13a．．．銅氧化物
14．．．蝕刻停止膜
15．．．矽氧化膜
16．．．犧牲膜
17．．．蝕刻停止膜
21．．．凹部
21a．．．溝
21b．．．通孔
24．．．蝕刻停止膜
25．．．氧化錳
26．．．阻障膜
27．．．金屬銅
31．．．處理容器
31a．．．搬運口
31A．．．排氣管
31B．．．真空泵
32．．．載置台
33．．．介電體層
34．．．夾具電極
35．．．靜電夾具
36．．．加熱器
37．．．升降銷
38．．．支撐構件
39．．．驅動部
40．．．加熱器
41．．．氣體噴灑頭
42．．．氣體供給孔
43．．．第1氣體供給路
43a．．．配管
43b．．．排氣手段
43c．．．配管
43d．．．排氣手段
44．．．第2氣體供給路
45．．．還原劑供給源
46．．．貯留容器
47．．．稀釋氣體供給源
48．．．加熱器
49．．．載體氣體供給路
50．．．處理容器
51．．．平台
51a．．．加熱器
51b．．．升降機構
51c．．．升降銷
52a．．．排氣管
52b．．．旁通管線
52c．．．惰性氣體沖洗管線
53a．．．TMP
53b．．．真空泵
54．．．搬運口
55．．．氣體噴灑頭
56A．．．氣體室
56B．．．氣體室
57A．．．氣體供給孔
57B．．．氣體供給孔
58a．．．閥
58b．．．閥
58c．．．閥
58d．．．APC
59．．．加熱器
60a．．．配管
60b．．．配管
60c．．．配管
60d．．．配管
61A．．．銅原料供給路
61B．．．錳原料供給路
61C．．．氣體供給管
62A．．．銅原料貯留部
62B．．．錳原料貯留部
63A．．．加壓部
64A．．．流量調整部
64B．．．流量調整部
65．．．汽化器
66A．．．載體氣體供給源
66B．．．載體氣體供給源
67A．．．流量調整部
68A．．．氣體導入管
69．．．稀釋部
70a．．．排氣手段
70b．．．排氣手段
70c．．．排氣手段
70d．．．排氣手段
80．．．載體氣體供給路
81．．．流量調整部
83．．．加熱器
84．．．稀釋氣體路
85．．．流量調整部
71．．．裝載埠
72．．．第1搬運室
73a．．．裝載鎖定室
73b．．．裝載鎖定室
74．．．第2搬運室
75．．．第1搬運手段
76．．．第2搬運手段
77．．．對準室
90．．．矽基板
91．．．矽氧化膜
92．．．氧化錳層
93．．．銅膜
101．．．處理容器
102．．．載置台
103．．．氣體噴灑頭
104．．．處理氣體供給路
105．．．上部電源
106．．．下部電源
107．．．排氣管
108．．．真空泵
109．．．搬運口
G．．．閘閥
GT．．．閘門
W．．．晶圓
第1圖為表示本發明之半導體裝置之製造方法之一例的工程圖。
第2圖為表示上述製造方法之圖式。
第3圖為表示用以實施上述製造方法之半導體製造裝置之一例的俯視圓。
第4圖為表示上述半導體製造裝置所含之蟻酸處理模組之一例的縱斷側面圖。
第5圖為表示上述半導體製造裝置所含之Cu-MnOxCVD模組之一例的縱斷側面圖。
第6圖為表示上述半導體製造裝置所含之電漿處理裝置之一例的縱斷側面圖。
第7圖為表示退火單元適用於上述半導體製造裝置之例的平面圖。
第8圖為模式性表示本發明之實施例所使用之晶圓構造之剖面圖。
第9圖為模式性表示在上述實施例中所取得之結果的特性圖。
第10圖為表示針對上述模式性所示之特性圖實際所攝影之TEM畫像之特性圖。
第11圖為模式性表示在上述實施例中所取得之結果的特性圖。
第12圖為表示針對上述模式性所示之特性圖實際所攝影之TEM畫像之特性圖。
第13圖為模式性表示在上述實施例中所取得之結果的特性圖。
第14圖為模式性表示在上述貫施例中所取得之結果的特性圖。
第15圖為模式性表示在上述實施例中所取得之結果的特性圖。
第16圖為模式性表示在上述實施例中所取得之結果的特性圖。
第17圖為模式性表示在上述實施例中所取得之結果的特性圖。
第18圖為概略性表示上述實施例所使用之之晶圓的縱剖面圖。
第19圖為攝影上述晶圓之縱剖面之TEM照片圖。
第20圖為攝影上述晶圓之縱剖面之TEM照片圖。
第21圖為攝影上述晶圓之縱剖面之模式圖。
第22圖為表示在該實施例中所取得之結果的特性圖。
第23圖為表示在上述實施例中所取得之銅膜之比電阻的特性圖。
13．．．銅配線
13a．．．銅氧化物
15．．．矽氧化膜
21．．．凹部
25．．．氧化錳
26．．．阻障膜
W．．．晶圓

Claims (38)

  1. 一種半導體裝置之製造方法，其特徵為：包含：對具有形成凹部之層間絕緣膜，和以第1金屬為主成分且露出於凹部底面之下層金屬配線的基板，供給含有第2金屬之有機金屬化合物之蒸氣，藉由使上述含有第2金屬之有機金屬化合物和上述層間絕緣膜之成分之一部份反應，在上述層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜之工程(a)，和之後，將以第1金屬為主成分之金屬配線埋入至上述凹部內的工程(b)。
  2. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，在上述阻障膜形成工程(a)中，上述下層金屬配線不含有與上述含有第2金屬之有機金屬化合物屬反應而形成第2金屬之化合物的成分，依此在露出於上述凹部之底面的下層金屬配線上不形成阻障膜。
  3. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，於形成上述阻障膜之工程(a)之前，先執行還原或蝕刻下層側以第1金屬為主成分之金屬配線表面的金屬氧化物，且該金屬配線係露出於被形成在上述基板上之上述層間絕緣膜上之凹部的底面，而除去或降低該金屬配線表面之氧的工程(c)。
  4. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，形成上述阻障膜之工程(a)和掩埋以上述第1金屬為主成分之金屬配線之工程(b)之間，執行在上述層間絕緣膜表面及上述凹部內形成由上述第1金屬所構成之種子層的工程。
  5. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述層間絕緣膜包含氧或碳。
  6. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述層間絕緣膜之表面附近或上述層間絕緣膜中之成分之一部份，為氧或水等之含氧原子之化合物或是碳。
  7. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述第1金屬為自Al、Cu、Ag所構成之群中選擇出的一個以上之金屬。
  8. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述第2金屬為自Mg、Al、Ti、V、Cr、Mn、Ni、Ge、Y、Zr、Nb、Tc、Rh、Pd、Sn、Re、Pt所構成之群中選擇出的一個以上之金屬。
  9. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中， 在形成上述阻障膜之工程(a)中，加熱上述基板。
  10. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述含有第2金屬之有機金屬化合物不含氧。
  11. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述含有第2金屬之有機金屬化合物藉由氧之存在引起分解反應。
  12. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述層間絕緣膜係由自SiO膜和SiOF膜和SiC膜和SiOC膜和SiCOH膜和SiCN膜和多孔二氧化矽(Porous Silica)膜和多孔甲基矽酸鹽(Porous methylsilsesquioxane)膜和聚丙炔(Polyallylene)膜和SiLK(註冊商標)膜和氟碳化物(Fluorocarbon)膜所構成之群中選擇出之一個以上之膜所形成。
  13. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述含有第2金屬之有機金屬化合物係由自Cp2 Metal[=Metal(C5 H5 )2 ]，(MeCp)2 Metal[=Metal(CH3 C5 H4 )2 ]，(Me5 Cp)2 Metal[=Metal((CH3 )5 C5 H4 )2 ]，(EtCp)2 Metal[=Metal(C2 H5 C5 H4 )2 ]，(i-PrCp)2 Metal[=Metal(C3 H7 C5 H4 )2 ]， (t-BuCp)2 Metal[=Metal(C4 H9 C5 H4 )2 ]，Metal(DMPD)(EtCp)[=Metal(C7 H11 C2 H5 C5 H4 )](在此，Metal表示上述第2金屬元素)所構成之群中選擇出之一個以上的有機金屬化合物所形成。
  14. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述第1金屬為Cu，上述第2金屬為Mn。
  15. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，於形成上述阻障膜之工程(a)之後，執行加熱基板，並且一面將上述含有第2金屬之有機金屬化合物之蒸氣供給至上述基板，一面開始對上述基板供給上述含有第1金屬之有機金屬化合物之蒸氣，藉由逐漸增加該含有第1金屬之有機金屬化合物之蒸氣的供給量，在上述阻障膜之上層形成上述第1金屬對上述第2金屬之比率朝向表層漸漸增加的密接層之工程。
  16. 如申請專利範圍第3項所記載之半導體裝置之製造方法，其中，上述下層側之金屬配線之表面之金屬氧化物為在大氣搬運上述基板之時所產生。
  17. 如申請專利範圍第3項所記載之半導體裝置之製造方法，其中，上述下層側之金屬配線之表面之金屬氧化物係在除去或降低上述氧之工程(c)之前被執行，藉由對上述層間 絕緣膜供給含氧之處理氣體之電漿形成凹部之蝕刻處理而所產生。
  18. 如申請專利範圍第3項所記載之半導體裝置之製造方法，其中，除去或降低上述氧之工程(c)為對上述凹部供給有機酸之工程。
  19. 如申請專利範圍第3項所記載之半導體裝置之製造方法，其中，除去或降低上述氧之工程(c)為對上述凹部供給氫之熱處理工程，或氬濺鍍蝕刻工程。
  20. 如申請專利範圍第18項所記載之半導體裝置之製造方法，其中，上述有機酸為蟻酸。
  21. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，於掩埋金屬配線之工程(b)之後，執行熱處理(退火)工程(d)。
  22. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，形成上述阻障膜之工程(a)包含將上述基板加熱至100℃以上500℃以下之工程。
  23. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述阻障膜為非晶質狀。
  24. 如申請專利範圍第1或2項所記載之半導體裝置之製造方法，其中，上述阻障膜之膜厚為5nm以下。
  25. 一種半導體裝置，其特徵為：藉由如申請專利範圍第1至24項所記載之半導體裝置之製造方法所製造出。
  26. 一種電子機器，其特徵為：具備如申請專利範圍第25項所記載之半導體裝置。
  27. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為 主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述真空搬運室模組氣密連接有前處理模組，前處理模組在內部具備有還原手段或除去手段，用以還原或蝕刻露出於被形成在上述基板上之上述層間絕緣膜之凹部底面的下層側之以第1金屬為主成分之金屬配線表面的金屬氧化物，上述控制部係以於將基板搬運至上述阻障膜形成模組之前，經上述真空搬運室模組而將上述基板搬運至上述前處理模組之方式，控制上述基板搬運手段。
  28. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在 該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述真空搬運室模組氣密連接有種子層形成模組，種子層形成模組在內部具備種子層形成手段，用以在上述層間絕緣膜表面及上述凹部內形成以上述第1金屬為主成分之種子層，上述控制部係以於將基板搬運至上述阻障膜形成模組之後，搬運至上述第1金屬配線形成模組之前，經上述真空搬運室模組而將上述基板搬運至上述種子層形成模組之方式，控制上述基板搬運手段。
  29. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬 運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述含有第2金屬之有機金屬化合物藉由氧之存在引起分解反應。
  30. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬 運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述含有第2金屬之有機金屬化合物係由自Cp2 Metal[=Metal(C5 H5 )2 ]，(MeCp)2 Metal[=Metal(CH3 C5 H4 )2 ]，(Me5 Cp)2 Metal[=Metal((CH3 )5 C5 H4 )2 ]，(EtCp)2 Metal[=Metal(C2 H5 C5 H4 )2 ]，(i-PrCp)2 Metal[=Metal(C3 H7 C5 H4 )2 ]， (t-BuCp)2 Metal[=Metal(C4 H9 C5 H4 )2 ]，Metal(DMPD)(EtCp)[=Metal(C7 H11 C2 H5 C5 H4 )](在此，Metal表示上述第2金屬元素)所構成之群中選擇出之一個以上的有機金屬化合物所形成。
  31. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模 組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述還原手段或除去手段為對上述凹部供給有機酸之手段。
  32. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模 組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述還原手段或除去手段為對上述凹部供給氫之手段，或是氬濺鍍蝕刻之手段。
  33. 如申請專利範圍第31項所記載之半導體製造裝置，其中，上述有機酸為蟻酸。
  34. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手 段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述真空搬運室模組氣密連接在內部具備有加熱基板之加熱手段的退火單元，上述控制部係以於將上述基板搬運至上述第1金屬配線形成模組之後，經上述真空搬運室模組而將上述基板搬運至上述退火單元之方式，控制上述基板搬運手段。
  35. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處 理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述阻障膜形成模組具備有將上述基板加熱至100℃以上500℃以下之加熱手段。
  36. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處 理容器，和加熱上述基板之手段，和將以第1金屬為主成分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述阻障膜為非晶質狀。
  37. 一種半導體製造裝置，屬於用以實施如申請專利範圍第1項之製造方法之半導體製造裝置，其特徵為：具備真空搬運室模組，其具備有搬入基板之真空環境之搬運室，和被設置在該搬運室內之基板搬運手段；阻障膜形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和將含有第2金屬之有機金屬化合物之蒸氣供給至上述基板之手段，藉由使上述基板上之層間絕緣膜之成分的一部分，和上述含有第2金屬之有機金屬化合物反應，在該層間絕緣膜之露出面形成屬於上述第2金屬化合物之防止第1金屬擴散的阻障膜；第1金屬配線形成模組，其具備有被氣密連接於上述真空搬運室模組，且在內部設置有載置基板之載置台的處理容器，和加熱上述基板之手段，和將以第1金屬為主成 分之原料之蒸氣供給至上述基板，並將以上述第1金屬為主成分之原料埋入至上述凹部內之第1金屬配線形成手段；和控制部，其係以將被搬入至上述真空搬運室模組之基板搬運至上述阻障膜形成模組，接著經上述真空搬運室模組將上述基板搬運至上述第1金屬配線形成模組之方式，控制上述基板搬運手段，上述阻障膜之膜厚為5nm以下。
  38. 一種記憶媒體，屬於被使用於對基板執行處理之半導體製造裝置，儲存有在電腦上動作之電腦程式的記憶媒體，其特徵為：上述電腦程式係以實施如申請專利範圍第1至24項中之任一項所記載之半導體裝置之製造方法之方式，組成步驟群。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI746050B (zh) * 2019-07-09 2021-11-11 美商恩特葛瑞斯股份有限公司 離子植入設備及用於處理半導體材料之真空腔室及使用該設備之方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7883745B2 (en) * 2007-07-30 2011-02-08 Micron Technology, Inc. Chemical vaporizer for material deposition systems and associated methods
JP5133013B2 (ja) * 2007-09-10 2013-01-30 東京エレクトロン株式会社 成膜装置の排気系構造、成膜装置、および排ガスの処理方法
KR20100090974A (ko) * 2009-02-09 2010-08-18 삼성전자주식회사 반도체 소자의 형성 방법
JP5307072B2 (ja) * 2009-06-17 2013-10-02 東京エレクトロン株式会社 金属酸化物膜の形成方法及び成膜装置
US8653664B2 (en) 2009-07-08 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layers for copper interconnect
JP5585909B2 (ja) * 2010-02-16 2014-09-10 合同会社先端配線材料研究所 コンタクトプラグ、配線、半導体装置およびコンタクトプラグ形成方法
US8531033B2 (en) * 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug
JP5653018B2 (ja) * 2009-09-24 2015-01-14 東京エレクトロン株式会社 酸化マンガン膜の成膜方法
US8653663B2 (en) * 2009-10-29 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US8361900B2 (en) 2010-04-16 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
JP5429078B2 (ja) * 2010-06-28 2014-02-26 東京エレクトロン株式会社 成膜方法及び処理システム
JP5510657B2 (ja) * 2010-07-15 2014-06-04 合同会社先端配線材料研究所 コンタクトプラグ形成方法
JP2012204522A (ja) * 2011-03-24 2012-10-22 Tokyo Electron Ltd 成膜方法およびＣｕ配線の形成方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US9965850B2 (en) * 2012-07-05 2018-05-08 Bernard Fryshman Object image recognition and instant active response with enhanced application and utility
US8691709B2 (en) * 2011-09-24 2014-04-08 Tokyo Electron Limited Method of forming metal carbide barrier layers for fluorocarbon films
KR101348010B1 (ko) * 2012-03-20 2014-01-08 한국산업기술대학교산학협력단 기판 배선전극 형성방법 및 이에 의해 제조된 기판
US9054109B2 (en) * 2012-05-29 2015-06-09 International Business Machines Corporation Corrosion/etching protection in integration circuit fabrications
US10521896B2 (en) * 2012-07-05 2019-12-31 Bernard Fryshman Object image recognition and instant active response with enhanced application and utility
US8871639B2 (en) 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9343400B2 (en) * 2013-03-13 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene gap filling process
US9142488B2 (en) 2013-05-30 2015-09-22 International Business Machines Corporation Manganese oxide hard mask for etching dielectric materials
US9064937B2 (en) 2013-05-30 2015-06-23 International Business Machines Corporation Substrate bonding with diffusion barrier structures
JP6318744B2 (ja) * 2014-03-18 2018-05-09 東京エレクトロン株式会社 半導体装置の製造方法
US9613906B2 (en) * 2014-06-23 2017-04-04 GlobalFoundries, Inc. Integrated circuits including modified liners and methods for fabricating the same
US9418889B2 (en) * 2014-06-30 2016-08-16 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
US9508545B2 (en) * 2015-02-09 2016-11-29 Applied Materials, Inc. Selectively lateral growth of silicon oxide thin film
JP2016167545A (ja) * 2015-03-10 2016-09-15 東京エレクトロン株式会社 ビアホール底のクリーニング方法および半導体装置の製造方法
US9564356B2 (en) * 2015-04-16 2017-02-07 International Business Machines Corporation Self-forming metal barriers
US9412654B1 (en) * 2015-04-27 2016-08-09 International Business Machines Corporation Graphene sacrificial deposition layer on beol copper liner-seed for mitigating queue-time issues between liner and plating step
CN106328513B (zh) * 2015-07-02 2019-03-12 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
JP6506702B2 (ja) 2016-01-04 2019-04-24 株式会社日立ハイテクノロジーズ 磁気抵抗素子の製造方法および真空処理装置
KR102496037B1 (ko) 2016-01-20 2023-02-06 삼성전자주식회사 플라즈마 식각 방법 및 장치
KR20170110332A (ko) * 2016-03-23 2017-10-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
PT3309279T (pt) * 2016-10-14 2020-09-08 Atotech Deutschland Gmbh Método, aparelho de processamento de substrato do tipo bolacha e sua utilização
US10760156B2 (en) 2017-10-13 2020-09-01 Honeywell International Inc. Copper manganese sputtering target
US10566428B2 (en) * 2018-01-29 2020-02-18 Raytheon Company Method for forming gate structures for group III-V field effect transistors
US11035036B2 (en) 2018-02-01 2021-06-15 Honeywell International Inc. Method of forming copper alloy sputtering targets with refined shape and microstructure
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
US10741442B2 (en) * 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
US11398406B2 (en) * 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes
DE102018131694A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selektives abscheiden einer metallsperrschicht bei damascene-prozessen
KR20210090639A (ko) * 2018-11-13 2021-07-20 코닝 인코포레이티드 유리 비아를 갖는 3d 인터포저-구리와 유리 표면 사이의 접착을 증가시키는 방법 및 이로부터의 물품
JP7492969B2 (ja) 2019-02-21 2024-05-30 コーニング インコーポレイテッド 銅金属化貫通孔を有するガラスまたはガラスセラミック物品およびその製造方法
US20210209352A1 (en) * 2019-12-26 2021-07-08 Bernard Fryshman Insect and other small object image recognition and instant active response with enhanced application and utility
JP7486123B2 (ja) * 2020-07-02 2024-05-17 パナソニックＩｐマネジメント株式会社 ガスセンサ装置
CN115226325A (zh) * 2021-04-14 2022-10-21 鹏鼎控股(深圳)股份有限公司 电路板的制作方法以及电路板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6589887B1 (en) * 2001-10-11 2003-07-08 Novellus Systems, Inc. Forming metal-derived layers by simultaneous deposition and evaporation of metal
JP2007096241A (ja) * 2005-08-30 2007-04-12 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US20100233867A1 (en) * 2006-06-27 2010-09-16 Ryota Akiyama Method of producing segmented chips

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3840650B2 (ja) 1998-01-21 2006-11-01 株式会社トリケミカル研究所 配線用銅合金膜形成材料および配線用銅合金膜形成方法
US6271136B1 (en) * 2000-04-04 2001-08-07 Taiwan Semiconductor Manufacturing Company Multi-step plasma process for forming TiSiN barrier
US6797608B1 (en) * 2000-06-05 2004-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming multilayer diffusion barrier for copper interconnections
KR100407678B1 (ko) * 2000-06-15 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 구리 금속배선 형성 방법
JP2002057126A (ja) * 2000-08-10 2002-02-22 Fujitsu Ltd 半導体装置とその製造方法
US20020089063A1 (en) * 2001-01-08 2002-07-11 Ahn Kie Y. Copper dual damascene interconnect technology
JP2003068850A (ja) * 2001-08-29 2003-03-07 Tokyo Electron Ltd 半導体装置およびその製造方法
US6905964B2 (en) * 2003-01-09 2005-06-14 Chartered Semiconductor Manufacturing Ltd. Method of fabricating self-aligned metal barriers by atomic layer deposition on the copper layer
WO2004112114A1 (ja) * 2003-06-16 2004-12-23 Tokyo Electron Limited 成膜方法、半導体装置の製造方法、半導体装置および成膜装置
JP2005050954A (ja) * 2003-07-31 2005-02-24 Toshiba Corp 半導体装置およびその製造方法
US7030023B2 (en) * 2003-09-04 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for simultaneous degas and baking in copper damascene process
KR100588665B1 (ko) * 2003-12-30 2006-06-12 동부일렉트로닉스 주식회사 반도체 소자의 장벽금속층 형성 방법
US7176571B2 (en) * 2004-01-08 2007-02-13 Taiwan Semiconductor Manufacturing Company Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
JP2005228818A (ja) * 2004-02-10 2005-08-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4478038B2 (ja) 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP4236201B2 (ja) 2005-08-30 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2007157959A (ja) 2005-12-05 2007-06-21 Sony Corp 半導体装置の製造方法および半導体装置
JP4816052B2 (ja) * 2005-12-13 2011-11-16 東京エレクトロン株式会社 半導体製造装置及び半導体装置の製造方法
JP2007173511A (ja) * 2005-12-22 2007-07-05 Sony Corp 半導体装置の製造方法
JP5076482B2 (ja) 2006-01-20 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007287816A (ja) 2006-04-14 2007-11-01 Sony Corp 半導体装置の製造方法
JP2008013848A (ja) * 2006-06-08 2008-01-24 Tokyo Electron Ltd 成膜装置及び成膜方法
KR100769144B1 (ko) * 2006-07-24 2007-10-22 동부일렉트로닉스 주식회사 에스아이피 구조의 반도체 장치 및 그 제조방법
JP5343369B2 (ja) * 2008-03-03 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6589887B1 (en) * 2001-10-11 2003-07-08 Novellus Systems, Inc. Forming metal-derived layers by simultaneous deposition and evaporation of metal
JP2007096241A (ja) * 2005-08-30 2007-04-12 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US20100233867A1 (en) * 2006-06-27 2010-09-16 Ryota Akiyama Method of producing segmented chips

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI746050B (zh) * 2019-07-09 2021-11-11 美商恩特葛瑞斯股份有限公司 離子植入設備及用於處理半導體材料之真空腔室及使用該設備之方法

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