KR101757021B1 - 망간 함유막의 형성 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스 - Google Patents

망간 함유막의 형성 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스 Download PDF

Info

Publication number
KR101757021B1
KR101757021B1 KR1020130161197A KR20130161197A KR101757021B1 KR 101757021 B1 KR101757021 B1 KR 101757021B1 KR 1020130161197 A KR1020130161197 A KR 1020130161197A KR 20130161197 A KR20130161197 A KR 20130161197A KR 101757021 B1 KR101757021 B1 KR 101757021B1
Authority
KR
South Korea
Prior art keywords
manganese
film
metal
gas
forming
Prior art date
Application number
KR1020130161197A
Other languages
English (en)
Other versions
KR20140085329A (ko
Inventor
겐지 마츠모토
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20140085329A publication Critical patent/KR20140085329A/ko
Application granted granted Critical
Publication of KR101757021B1 publication Critical patent/KR101757021B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은, 실리콘 및 산소를 포함하는 하지와의 계면에, 망간 실리케이트 및 망간 산화물 중 적어도 하나의 막을 갖고, 또한 상층의 금속막과의 밀착성이 양호한 망간 함유막을 형성할 수 있는 화학적 성장법에 의한 망간 함유막의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 망간 함유막의 형성 방법은 실리콘과 산소를 포함하는 하지를 열처리하여, 하지를 디가스 처리하는 공정과, 망간 화합물을 포함하는 가스를 사용하여, 디가스 처리된 하지 위에 화학적 성장에 의해 금속 망간막을 성막하는 공정을 포함하고, 상기 성막 공정에서의 성막 온도를, 상기 디가스 처리 공정에서의 디가스 처리 온도보다 높게 하고, 상기 성막 공정에서 환원성 반응 가스를 더 도입하여, 하지와의 계면에 형성된 망간 실리케이트 및 망간 산화물 중 적어도 하나의 막으로 이루어지는 계면층과 그 위의 금속 망간막으로 이루어지는 망간 함유막을 형성한다.

Description

망간 함유막의 형성 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스{MANGANESE-CONTAINING FILM FORMING METHOD, PROCESSING SYSTEM, ELECTRONIC DEVICE MANUFACTURING METHOD AND ELECTRONIC DEVICE}
본 발명은 망간 함유막의 형성 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스에 관한 것이다.
반도체 디바이스에서의 극미세 구리 배선 형성을 목표로, 망간 실리케이트(MnSiO3 또는 Mn2SiO4)막으로 이루어지는 배리어막의 화학적 기상 성장(이하, CVD라고 함)법에 의한 형성이 제안되어 있다(특허문헌 1). 특허문헌 1에서는, 기판에 형성된 실리콘 함유 산화물막 위에, 망간 전구체를 사용하여 금속 망간을 퇴적하여, 금속 망간막을 형성한다. 그리고, 금속 망간막이 형성된 기판을, 미량의 산소가 첨가된 분위기 중, 온도 300 내지 400℃의 조건에서 5분간 어닐링한다. 이에 의해, 금속 망간이, 하지의 실리콘 함유 산화물막의 실리콘 및 산소와 반응하여 실리케이트화되어, 망간 실리케이트막이 형성된다.
또한, 특허문헌 1에서는, 금속 망간막 위에 구리막을 형성한 후, 상기 어닐링을 행하고 있다.
일본 특허 공보 제4236201호
그러나, CVD법에 의해 금속 망간을, 하지인 실리콘 함유 산화물막 위에 퇴적하여 금속 망간막을 성막했다고 해도, 실리콘 함유 산화물막과의 계면에 망간 실리케이트로 되는 계면층이 형성되지 않는 경우가 있는 것으로 판명되었다. 또한, 계면층이 생겼어도, 어떠한 파라미터에 의해 망간 실리케이트로 되는 계면층의 유무가 좌우되는지가 CVD법에서는 불분명하였다. 또한, 특허문헌 1에 기재된 바와 같은 망간 실리케이트막으로 이루어지는 배리어막은, 상층의 금속막(예를 들어 구리막)과의 밀착성이 반드시 충분하다고는 할 수 없다.
또한, 배리어막의 두께는 배리어성을 좌우하고, 또한 금속 배선을 매립하는 홈이나 비어 홀의 단면적을 좁히는 것을 피하는 관점에서 배리어막의 박막화가 요구되는데, CVD법에 있어서 상기 계면층의 막 두께를 좌우하는 파라미터도 불분명하다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 실리콘 및 산소를 포함하는 하지와의 계면에, 망간 실리케이트 및/또는 망간 산화물로 이루어지는 막을 갖고, 또한 상층의 금속막과의 밀착성이 양호한 망간 함유막을 형성할 수 있는 화학적 성장법(CVD, ALD)에 의한 망간 함유막의 형성 방법을 제공하는 것을 과제로 한다.
또한, 망간 실리케이트 및/또는 망간 산화물로 이루어지는 막의 막 두께를 제어하는 것이 가능한 화학적 성장법(CVD, ALD)에 의한 망간 함유막의 형성 방법을 제공하는 것을 과제로 한다.
또한, 그러한 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템, 그러한 망간 함유막의 형성 방법을 이용한 전자 디바이스의 제조 방법 및 그 전자 디바이스의 제조 방법에 의해 얻어진 전자 디바이스를 제공하는 것을 과제로 한다.
본원 발명자는, 상기 과제를 해결하고자, 우선, 성막 조건과 계면층 형성의 관련에 대하여 고찰한 결과, 이하와 같이 설명할 수 있음을 발견하였다.
(1) 금속 망간막을 성막하기 전에, 기판 표면의 잉여의 흡착 수분 등을 제거하는 전처리로서 디가스 처리를 행하는데, 그 분위기는 Ar 가스로도, H2 가스를 포함하는 포밍 가스(3% H2+97% N2)로도, 계면층의 형성에 영향을 주지 않는다. 즉, 디가스 처리에 사용하는 가스 종은, 계면층의 형성에 대하여 본질적인 영향을 주지 않는다.
(2) 디가스 처리의 처리 온도보다 금속 망간의 성막 온도가 높으면, 망간 산화물로 이루어지는 계면층이 형성되기 쉽다. 하지 중의 잔류 함유 수분(물리 흡착수 및 화학 흡착수)과 망간 전구체가 반응하여, 금속 망간막과 하지의 계면에, 우선, 망간 산화물이 형성되었을 가능성을 생각할 수 있다.
(3) 금속 망간의 CVD 성막 중, 또는 성막한 후의 후처리에서 환원성 가스, 전형적으로는 수소 가스(H2 가스)를 도입함으로써, 금속 망간막과 하지의 계면에 망간 실리케이트 및/또는 망간 산화물(이하, 망간 실리케이트 등이라고 함)로 이루어지는 계면층을 형성할 수 있다.
즉, CVD 성막 중에 H2 가스를 도입하면, CVD 성막시에 계면층이 망간 실리케이트화된다.
또한, 실리케이트화에는 셀프 리미트 현상이 존재하기 때문에, 망간 산화물 막으로 이루어지는 계면층 모두가 망간 실리케이트막으로 변환된다고는 할 수 없다. 즉, 임계 막 두께 이상의 두꺼운 망간 산화물은 실리케이트로 될 수 없어, 망간 산화물인 상태로 남게 된다.
후처리 중에 H2 가스를 도입하면, 후처리시에 계면층이 망간 실리케이트화된다.
(4) CVD 성막 중의 환원성 가스인 H2 가스의 도입량이 적거나 또는 없는 조건에서는, 계면층(망간 실리케이트 등으로 이루어지는 막)의 막 두께가 얇지만, 반대로 CVD 성막 중의 H2 가스의 도입량이 많으면, 계면층의 막 두께는 두꺼워진다.
(5) 금속 망간막 자체의 막 두께는, 성막 시간에 의해 조정할 수 있다.
본 발명은 이와 같은 지식에 기초하여 완성된 것이다.
즉, 본 발명의 제1 형태는, 실리콘과 산소를 포함하는 하지 위에 망간 함유막을 형성하는 망간 함유막의 형성 방법으로서, (1) 실리콘과 산소를 포함하는 하지가 형성된 피처리체를 열처리하여, 상기 하지를 디가스 처리하는 공정과, (2) 망간 화합물을 포함하는 가스를 사용하여, 상기 디가스 처리된 상기 하지 위에 화학적 성장에 의해 금속 망간막을 성막하는 공정을 포함하고, 상기 (2) 공정에서의 성막 온도를, 상기 (1) 공정에서의 디가스 처리 온도보다 높게 하고, 상기 (2) 공정에서 환원성 반응 가스를 더 도입하여, 상기 하지와의 계면에 형성된 망간 실리케이트 및/또는 망간 산화물의 막으로 이루어지는 계면층과 그 위의 금속 망간막으로 이루어지는 망간 함유막을 형성하는 것을 특징으로 하는 망간 함유막의 형성 방법을 제공한다.
본 발명의 제2 형태는, 실리콘과 산소를 포함하는 하지 위에 망간 함유막을 형성하는 망간 함유막의 형성 방법으로서, (1) 실리콘과 산소를 포함하는 하지가 형성된 피처리체를 열처리하여, 상기 하지를 디가스 처리하는 공정과, (2) 망간 화합물을 포함하는 가스를 사용하여, 상기 디가스 처리된 상기 하지 위에 화학적 성장에 의해 금속 망간막을 성막하는 공정을 포함하고, 상기 (2) 공정에서의 성막 온도를, 상기 (1) 공정에서의 디가스 처리 온도보다 높게 하고, 상기 (2) 공정에서 환원성 반응 가스를 더 도입하고 이 환원성 반응 가스의 양을 제어하여, 상기 하지와의 계면에 형성된 망간 실리케이트 및/또는 망간 산화물의 막으로 이루어지는 계면층과 그 위의 금속 망간막으로 이루어지는 망간 함유막을 형성함과 함께, 상기 계면층의 막 두께를 제어하는 것을 특징으로 하는 망간 함유막의 형성 방법을 제공한다.
본 발명의 제3 형태는, 실리콘과 산소를 포함하는 하지 위에 망간 함유막을 형성하는 망간 함유막의 형성 방법으로서, (1) 실리콘과 산소를 포함하는 하지가 형성된 피처리체를 열처리하여, 상기 하지를 디가스 처리하는 공정과, (2) 망간 화합물을 포함하는 가스를 사용하여, 상기 디가스 처리된 상기 하지 위에 화학적 성장에 의해 금속 망간막을 성막하는 공정과, (3) 환원성 가스를 공급하여 형성된 환원성 분위기 중에서, 상기 금속 망간막이 성막된 상기 하지를 어닐링하는 공정을 포함하고, 상기 (2) 공정에서의 성막 온도를 상기 (1) 공정에서의 디가스 처리 온도보다 높게 하고, 상기 (3) 공정에서의 상기 어닐링 처리의 온도를 망간 산화물이 실리케이트화될 수 있는 온도로 하여, 상기 하지와의 계면에 형성된 망간 실리케이트 및/또는 망간 산화물의 막으로 이루어지는 계면층과 그 위의 금속 망간막으로 이루어지는 망간 함유막을 형성하는 것을 특징으로 하는 망간 함유막의 형성 방법을 제공한다.
또한, 본 발명의 제4 형태는, 실리콘 및 산소를 포함하는 하지와의 계면에 형성된 망간 실리케이트 및/또는 망간 산화물의 막으로 이루어지는 계면층을 포함하는 전자 디바이스를 제조하는 전자 디바이스의 제조 방법으로서, 상기 망간 실리케이트 및/또는 망간 산화물의 막으로 이루어지는 계면층을, 상기 제1 형태 내지 상기 제3 형태 중 어느 하나에 따른 망간 함유막의 형성 방법에 의해 형성하는 것을 특징으로 하는 전자 디바이스의 제조 방법을 제공한다.
본 발명의 제5 형태는, 실리콘 및 산소를 포함하는 하지와의 계면에 형성된 망간 실리케이트 및/또는 망간 산화물의 막으로 이루어지는 계면층을 포함하는 전자 디바이스로서, 상기 망간 실리케이트 및/또는 망간 산화물의 막으로 이루어지는 계면층은, 상기 제4 형태에 따른 전자 디바이스의 제조 방법에 의해 형성된 것인 것을 특징으로 하는 전자 디바이스를 제공한다.
본 발명의 제6 형태는, 실리콘과 산소를 포함하는 하지 위에 망간 함유막을 형성하는 망간 함유막을 형성하는 처리 시스템으로서, 실리콘과 산소를 포함하는 하지를 가진 피처리체에 대하여 디가스 처리를 하는 디가스 처리 유닛과, 상기 디가스 처리된 상기 피처리체에 대하여 금속 망간을 퇴적하여, 금속 망간막을 성막하는 금속 망간 퇴적 처리 유닛과, 상기 금속 망간 퇴적 처리된 상기 피처리체에 대하여 금속을 퇴적하여, 금속막을 성막하는 금속 퇴적 처리 유닛을 구비하고, 상기 하지와의 계면에 형성된 망간 실리케이트 및/또는 망간 산화물의 막으로 이루어지는 계면층과 그 위의 금속 망간막으로 이루어지는 망간 함유막을, 상기 제1 형태 내지 상기 제3 형태 중 어느 하나에 따른 망간 함유막의 형성 방법에 의해 형성하는 것을 특징으로 하는 처리 시스템을 제공한다.
본 발명에 의하면, 실리콘 및 산소를 포함하는 하지와의 계면에, 망간 실리케이트 및/또는 망간 산화물로 이루어지는 막을 갖고, 또한 상층의 금속막과의 밀착성이 양호한 망간 함유막을 형성할 수 있는 화학적 성장법(CVD, ALD)에 의한 망간 함유막의 형성 방법을 제공할 수 있다.
또한, 망간 실리케이트 및/또는 망간 산화물로 이루어지는 막의 막 두께를 제어하는 것이 가능한 화학적 성장법(CVD, ALD)에 의한 망간 함유막의 형성 방법을 제공할 수 있다.
또한, 그러한 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템, 그러한 망간 함유막의 형성 방법을 이용한 전자 디바이스의 제조 방법 및 그 전자 디바이스의 제조 방법에 의해 얻어진 전자 디바이스를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 망간 함유막의 형성 방법의 일례를 나타내는 흐름도이다.
도 2의 (A) 내지 (C)는 제1 실시 형태에 따른 망간 함유막의 형성 방법의 일례를 반도체 기판 위에 적용한 경우의 일례를 도시하는 단면도이다.
도 3의 (A) 내지 (C)는 구리막을 리플로우시키면서 성막하고 있는 상태를 도시하는 단면도이다.
도 4는 본 발명의 제1 실시 형태에 따른 망간 함유막의 형성 방법의 다른 예를 나타내는 흐름도이다.
도 5의 (A) 내지 (C)는 구리막의 성막 중의 상태를 도시하는 단면도이다.
도 6은 본 발명의 제1 실시 형태에 따른 망간 함유막의 형성 방법의 또 다른 예를 나타내는 흐름도이다.
도 7의 (A)는 수소 가스 도입량과 계면층의 막 두께와의 관계를 도시하는 도면, (B)는 수소 가스 도입량마다의 샘플 1 내지 3의 단면도, (C)는 참고예를 도시하는 단면도이다.
도 8a는 도 7의 샘플 1의 단면을 도시하는 도면 대용 사진(투과 전자 현미경 사진)이다.
도 8b는 도 7의 샘플 3의 단면을 도시하는 도면 대용 사진(투과 전자 현미경 사진)이다.
도 8c는 도 7의 참고예의 단면을 도시하는 도면 대용 사진(투과 전자 현미경 사진)이다.
도 9는 본 발명의 제2 실시 형태에 따른 망간 함유막의 형성 방법의 일례를 나타내는 흐름도이다.
도 10은 본 발명의 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템의 제1 시스템 구성예의 일례를 도시하는 평면도이다.
도 11은 본 발명의 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템의 제1 시스템 구성예의 다른 예를 도시하는 평면도이다.
도 12는 본 발명의 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템의 제2 시스템 구성예의 일례를 도시하는 평면도이다.
도 13은 본 발명의 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템의 제2 시스템 구성예의 다른 예를 도시하는 평면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다. 이 설명에서, 참조하는 도면 모두에 걸쳐 동일한 부분에 대해서는 동일한 참조 부호를 붙인다.
<제1 실시 형태>
[망간 함유막의 형성 방법]
도 1은, 본 발명의 제1 실시 형태에 따른 망간 함유막의 형성 방법의 일례를 나타내는 흐름도, 도 2의 (A) 내지 도 2의 (C)는, 제1 실시 형태에 따른 망간 함유막의 형성 방법의 일례를 반도체 기판 위에 적용한 경우의 일례를 도시하는 단면도이다.
(망간 함유막을 형성하기 위한 기체)
우선, 망간 함유막을 형성하는 샘플을 설명한다. 도 2의 (A)에 도시한 바와 같이, 본 예에서는, 표면에, 실리콘과 산소를 포함하는 막인 실리콘 함유 산화물막(2)이 형성된 반도체 기판(반도체 웨이퍼), 예를 들어 실리콘 기판(1)을, 망간 함유막을 형성하기 위한 기체로 한다. 실리콘 함유 산화물막(2)은, 금속 망간막이 형성되는 하지로 된다. 본 예의 실리콘 함유 산화물막(2)은, 예를 들어 테트라에톡시실란(TEOS) 가스를 원료 가스로 한 CVD법을 사용하여 형성되고, SiO2를 주체로 한 막으로 되어 있다. 또한, 실리콘 함유 산화물막(2)은, 실리콘과 산소를 포함하고 있으면 되고, 본 예와 같이 SiO2를 주체로 한 막 외에, SiOC, SiOCH 등, 비유전율이 SiO2에 비해 낮은 실리콘 함유 산화물막(Low-k막)이어도 된다. 또한, 상기 실리콘과 산소를 함유하는 Low-k막에서는, "포어"를 갖는 다공성 Low-k막이어도 된다.
(공정 1: 디가스 처리 공정)
이어서, 상기 기체에 대하여 도 1의 공정 1인 디가스 처리 공정을 행한다. 이 공정에서는, 도 2의 (A)에 나타낸 샘플을 가열 처리하여, 실리콘 함유 산화물막(2)의 표면에 흡착된 잉여 수분 등의 불순물(주로 물리 흡착수나 화학 흡착수의 일부)을 디가스한다. 잉여 수분 등의 불순물을 디가스하기 위해서, 공정 1에서의 디가스 처리 온도는, 예를 들어 150℃ 이상 350℃ 이하, 바람직하게는 200℃ 이상 300℃ 이하로 한다. 구체적인 디가스 처리의 조건의 일례는 이하와 같다.
처리 분위기: 불활성 가스 분위기 또는 포밍 가스 분위기
처리 압력: 1333Pa(10Torr)
처리 온도: 300℃
처리 시간: 180sec
또한, 상기 불활성 가스의 일례는 아르곤(Ar) 가스, 포밍 가스의 일례는, 3% 수소(H2) 가스+97% 질소(N2) 가스이다. 포밍 가스에 대해서는, 수소 가스와 질소 가스의 비율이 3:97에 한정되는 것은 아니고, 질소 대신에 아르곤 등의 희가스로 희석해도 된다.
또한, 포밍 가스에 한하지 않고, 적어도 수소를 포함하는 가스이면 된다. 디가스 처리 공정에서, 잉여 수분의 디가스뿐만 아니라, 패턴 샘플에 있어서 노출되어 있는 금속 표면(예를 들어, 비어 홀의 바닥에 노출되어 있는 하층의 구리 배선 등)의 자연 산화막을 클리닝하는 목적을 겸하고 있는 경우에는, 포밍 가스 등, 환원 가스를 포함한 분위기에서 처리를 행하는 것이 바람직하다.
금속 망간을 퇴적하기 전에, 샘플에 대하여 디가스 처리를 행하고, 하지인 실리콘 함유 산화물막(2)의 표면으로부터 잉여 수분인 물리적 흡착수를 충분히 제거한다. 이에 의해, 물리적 흡착수의 유무, 또는 물리적 흡착수의 양의 편차(이 편차는, 예를 들어 실리콘 함유 산화물막(2)을 성막하고 난 후의 경과 시간이나 보관하고 있던 환경 중의 습도 등에 좌우된다) 등에 기인하여 발생하는, 예를 들어 망간 함유막의 막 두께의 편차 등의 확대를 억제함과 함께, 결정성을 갖는 망간 산화물의 형성(이것은, 물리 흡착수와 망간 화합물 가스가 반응함으로써 형성되며, 결정립계의 존재에 의한 저배리어성이 우려된다)을 억제할 수 있다.
(공정 2: 금속 망간 퇴적 처리 공정)
이어서, 도 1의 공정 2인 금속 망간(Mn) 퇴적 처리 공정을 행한다. 이 공정에서는 도 2의 (B)에 도시한 바와 같이, 실리콘 함유 산화물막(2) 위에 금속 망간막(3)을 성막한다. 금속 망간막(3)은, 망간 화합물을 포함하는 가스의 열분해 반응을 사용한 CVD법이나, 망간 화합물을 포함하는 가스와 환원성 반응 가스를 사용한 CVD법, 또는 ALD법에 의해 성막할 수 있다. 본 예에서는, 망간 화합물을 포함하는 가스의 열분해 반응을 사용한 열 CVD법을 사용하여, 금속 망간을 실리콘 함유 산화물막(2) 위에 퇴적하여, 금속 망간막(3)을 성막한다.
공정 2에서는, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면에, 계면층으로서 망간 실리케이트 및/또는 망간 산화물(이하, 망간 실리케이트 등이라고 함)로 이루어지는 막을 확실하게 형성하기 위해서, 성막 온도를 공정 1에서의 디가스 처리 온도보다 높게 한다. 이와 함께, 실리케이트화를 촉진시키기 위해서, 수소 가스(H2 가스) 등의 환원성 가스를 도입한다.
금속 망간막(3)의 성막 온도가 디가스 처리 온도보다 높은 경우에는, 성막시에 실리콘 함유 산화물막(2) 내의 잔류 수분(화학 흡착수)이 표면에 나오게 된다. 이 때문에, 이 표면으로 나온 잔류 수분과 성막된 금속 망간막(3)이 반응하여, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면에, 우선, 망간 산화물이 형성된다.
또한, 이 부분의 반응에 대해서는, 미해명된 부분이 있어, "표면으로 나온 잔류 수분과 망간 화합물을 포함하는 가스가 반응하여, 실리콘 함유 산화물막(2)의 표면에, 우선, 망간 산화물이 형성된다"라는 형성 과정을 거치고 있을 가능성도 있다. 처리 온도가 실리케이트화의 임계값(350℃ 정도로 여겨지고 있음) 이상인 경우에는, 그 망간 산화물이 하지의 실리콘 함유 산화물과의 반응에 의해 실리케이트화되어서, 계면층(4)으로서 망간 실리케이트(MnSiO3 또는 Mn2SiO4)막이 형성되는 것이라 생각된다. 따라서, 도 2의 (B)에 도시한 바와 같이, 하지의 실리콘 함유 산화물막(2) 위에 망간 실리케이트 등의 막으로 이루어지는 계면층(4)과 실리케이트화되지 않은 금속 망간막(3)으로 이루어지는 망간 함유막(7)이 형성된다.
여기서, 망간 산화물에는, MnO, Mn3O4, Mn2O3, MnO2와 같이 복수의 상태가 있고, 잔류 수분과의 반응으로 형성되는 망간 산화물도 복수의 상태를 취할 수 있다. 이때에, 수소 가스 등의 환원성 반응 가스를 도입함으로써, Mn2O3 등의 산화가 진행된 망간 산화물이어도 실리케이트화를 촉진할 수 있다.
여기서, 환원성 반응 가스, 예를 들어 수소를 포함함으로 인한 실리케이트화의 촉진에 관한 메커니즘을 설명한다.
우선, 산화망간(여기서는 MnO와 Mn2O3)과 이산화실리콘(SiO2)의 화학 반응식을 나타낸다. 또한, 각 화학 반응식은, 300K에서의 평형 상태를 나타내고 있다. 또한, 우변의 열량은, 망간(Mn) 1mol당의 열량(kJ)이며, 깁스의 자유 에너지 변화량(이하, Gr 변화량(△Gr)이라고 기재함)을 나타내고 있다. 여기서, 깁스의 자유 에너지는 자발적으로 감소하려고 한다. 그 때문에, Gr 변화량이 마이너스인 화학 반응은 자발적으로 일어나고, Gr 변화량이 플러스인 화학 반응은 자발적으로 일어나지 않는 것으로 알려져 있다. 또한, 이하의 열역학 계산에서는, (주)과학 기술사의 열역학 데이터베이스 MALT를 사용하였다.
(1) MnO+SiO2→MnSiO3-20.9(△Gr(kJ/Mn-mol))
(2) 2Mn2O3+4SiO2→4MnSiO3+O2+56.6(△Gr(kJ/Mn-mol))
(3) 2Mn2O3+2SiO2→2Mn2SiO4+O2+105.4(△Gr(kJ/Mn-mol))
상기 (1)의 화학 반응식으로부터는, MnO의 경우, 좌변에서 우변으로의 반응이 진행될 수 있는 것, 즉, 실리케이트화될 가능성이 있음을 알 수 있다. 한편, (2) 내지 (3)의 화학 반응식으로부터는, 좌변에서 우변으로의 반응이 진행될 수 없는 것, 즉, 실리케이트화될 가능성이 없음을 알 수 있다. 이것으로부터, Mn2O3에 대해서는, 단순한 열처리만으로는 실리케이트화가 일어나지 않기 때문에, Mn2O3으로서 잔존하는 것을 알 수 있다.
이어서, 수소(H)를 도입했을 경우의 Mn2O3과 SiO2의 화학 반응식을 나타낸다.
(4) Mn2O3+2SiO2+H2→2MnSiO3+H2O-57.6(△Gr(kJ/Mn-mol))
(5) Mn2O3+SiO2+H2→Mn2SiO4+H2O-123.2(△Gr(kJ/Mn-mol))
상기 (4), (5)의 화학 반응식으로부터는, 수소(H)를 도입했을 경우, Mn2O3이어도, 좌변에서 우변으로의 반응이 진행될 수 있는 것, 즉, 실리케이트화될 가능성이 있음을 알 수 있다. 이것으로부터, 수소의 도입에 의해, Mn2O3이 실리케이트화되어서 MnSixOy로 될 수 있음을 알 수 있다.
이어서, Mn2O3의 화학 반응식을 이하에 나타내었다.
(6) 2Mn2O3→4MnO+O2+77.5(△Gr(kJ/Mn-mol))
(7) Mn2O3+H2→2MnO+H2O-36.7(△Gr(kJ/Mn-mol))
상기 (6) 식으로부터는, 수소를 도입하지 않을 경우, Mn2O3은, MnO로 될 수 없을 알 수 있다. 또한, 상기 (2), (3)식에 나타낸 바와 같이, Mn2O3은 수소 없이는 실리케이트화될 수 없으므로, 수소를 도입하지 않을 경우, Mn2O3이 실리케이트화되어서 Mn 실리케이트(MnSixOy)로 될 가능성이 없음을 알 수 있다.
한편, 상기 (7) 식으로부터는, 수소를 도입함으로써, Mn2O3은, MnO로 될 수 있음을 알 수 있다. 또한, (1) 식에 나타낸 바와 같이, MnO는, 실리케이트화되어서 Mn 실리케이트(MnSixOy)로 될 수 있으므로, 수소를 도입함으로써, Mn2O3이 실리케이트화되어서 Mn 실리케이트(MnSixOy)로 될 수 있음을 알 수 있다.
또한, 참고를 위해서, 산소(O)를 도입했을 경우의 Mn2O3과 SiO2의 화학 반응을 고찰한다.
(8) 2Mn2O3+4SiO2+O2→4MnSiO3+2O2
(9) 2Mn2O3+2SiO2+O2→2Mn2SiO4+2O2
상기 (8)의 화학 방정식은, 양변의 산소(O)를 상쇄하면 (2)식과 동일해지고, 상기 (9)의 화학 방정식은, 양변의 산소(O)를 상쇄하면 (3)식과 동일해진다. 이것으로부터, 산소(O)를 도입해도, 좌변에서 우변으로의 반응이 진행될 수 없는 것, 즉, 실리케이트화되지 않음을 알 수 있다. 이와 같이, 많은 선행 공지예에 게재되어 있는 바와 같은 산소(O)의 도입으로는, Mn2O3을 실리케이트화하는 것이 불가능하며, 수소(H)를 도입한 어닐링 처리가 아니면 실리케이트화될 수 없음을 알 수 있다. 또한, 금회의 고찰에서는, MnO와 Mn2O3을 예로 들었지만, Mn3O4나 MnO2에 대해서도 마찬가지로 고찰하는 것이 가능하다.
또한, 수소 어닐링 분위기는, 수소(H)가 함유되어 있으면 되며, 수소 농도가 100%일 필요는 없다. 예를 들어, 수소의 폭발 하한을 고려하여, 상술한 바와 같이 포밍 가스를 사용해도 된다.
또한, 어닐링 처리 온도는 300 내지 600℃의 범위가 좋고, 실용적으로는 350℃ 이상이 바람직하다. 프로세스 압력은 133 내지 2670Pa 정도이다. 배치로 등에서 처리하는 경우에는, 1 기압 정도의 처리 조건도 가능하다. 구체적인 수소 어닐링의 조건은, 예를 들어 프로세스 온도가 400℃, 압력이 267Pa, 어닐링 시간이 30분이다.
또한, 상술한 바와 같이, 실리케이트화에는 셀프 리미트 현상이 존재하기 때문에, 망간 산화물 막으로 이루어지는 계면층의 모두가 망간 실리케이트막으로 변환된다고는 할 수 없다. 즉, 임계 막 두께 이상의 두꺼운 망간 산화물은 실리케이트가 될 수 없어, 망간 산화물인 상태로 남게 된다. 이 망간 산화물막과 망간 실리케이트막은 모두 아몰퍼스이어서, 단면 TEM 사진에 의해서도 용이하게 구별할 수 없다. 이 때문에, 본 명세서에서는, 계면층(4)에 대하여 망간 실리케이트 등으로 이루어지는 막(망간 실리케이트 및/또는 망간 산화물로 이루어지는 막)이라고 기술하기로 한다.
공정 2에서의 구체적인 퇴적 처리의 조건의 일례는 이하와 같다.
망간 화합물: 아미드아미노알칸계 망간 화합물
환원성 반응 가스: 수소 가스
처리 압력: 133Pa(1Torr)
처리 온도: 350℃
처리 시간: 180sec
이러한 조건에서 금속 망간막(3)을 성막함으로써, 계면층(4)으로서 망간 실리케이트 등으로 이루어지는 막을 확실하게 형성할 수 있다.
또한, 공정 2에서의 처리 시간을 길게 하는, 예를 들어 180sec을 600sec로 연장하면, 금속 망간막(3)의 막 두께를 두껍게 할 수 있다. 즉 금속 망간막(3)의 막 두께는, 공정 2에서의 처리 시간을 조절함으로써 제어할 수 있다.
공정 2에서 사용하는 금속 망간의 원료, 즉 금속 망간의 전구체로 되는 망간 화합물은, 이하의 것을 예시할 수 있다.
·시클로펜타디에닐계 망간 화합물
·카르보닐계 망간 화합물
·베타 디케톤계 망간 화합물
·아미디네이트계 망간 화합물
·아미드아미노알칸계 망간 화합물
이들 망간 화합물 군 중 어느 하나를 포함하는 가스 또는 복수의 망간 화합물을 포함하는 가스를 선택함으로써, 금속 망간막(3)을 성막할 수 있다.
상기 시클로펜타디에닐계 망간 화합물의 예로는, 화학식 Mn(RC5H4)2로 표현되는 비스(알킬 시클로펜타디에닐)망간을 들 수 있다.
또한, 상기 카르보닐계 망간 화합물의 예로는, 데카 카르보닐 2망간(Mn2(CO)10), 메틸시클로펜타디에닐 트리카르보닐 망간((CH3C5H4)Mn(CO)3), 시클로펜타디에닐 트리카르보닐 망간((C5H5)Mn(CO)3), 메틸펜타카르보닐 망간((CH3)Mn(CO)5), 3-(t-BuAllyl)Mn(CO)4를 들 수 있다.
또한, 상기 베타 디케톤계 망간 화합물의 예로는, 비스(디피발로일메타나토)망간(Mn(C11H19O2)2), 트리스(디피발로일메타나토)(Mn(C11H19O2)3), 비스(펜탄디온)망간(Mn(C5H7O2)2), 트리스(펜탄디온)망간(Mn(C5H7O2)3), 비스(헥사플루오로 아세틸)망간(Mn(C5HF6O2)2), 트리스(헥사플루오로 아세틸)망간(Mn(C5HF6O2)3)을 들 수 있다.
또한, 상기 아미디네이트계 망간 화합물로는, 미국 공보 US2009/0263965A1호에 개시되어 있는 화학식 Mn(R1N-CR3-NR2)2로 표현되는 비스(N,N'-디알킬아세토아미디네이트)망간을 들 수 있다.
또한, 상기 아미드아미노알칸계 망간 화합물로는, 국제 공개 제2012/060428호에 개시되어 있는 화학식 Mn(R1N-Z-NR2 2)2로 표현되는 비스(N,N'-1-알킬아미드-2-디알킬아미노 알칸)망간을 들 수 있다. 여기서, 상기 화학식 중의 "R, R1, R2, R3"은 -CnH2n +1(n은 0 이상의 정수)로 기술되는 작용기(functional group)이며, "Z"는 -CnH2n-(n은 0 이상의 정수)으로 기술되는 작용기이다.
또한, 이들 망간 화합물을 사용한 경우의 금속 망간막(3)의 성막 온도의 예로는, 아미드아미노알칸계 망간 화합물을 사용한 경우에는 250 내지 300℃, 아미디네이트계 망간 화합물을 사용한 경우에는 350 내지 400℃, (EtCp)2Mn을 사용한 경우에는 400 내지 450℃, MeCpMn(CO)3을 사용한 경우에는 450 내지 500℃이다. 즉, 성막 온도는, 전구체의 열분해 온도 이상이면 된다. 단, 플라즈마 CVD법을 사용하면, 보다 저온 또는 열분해 온도 미만에서 성막하는 것도 가능하다. 또한, 플라즈마 CVD법을 사용함으로써 전구체의 선택지를 확장할 수 있다. 상기 망간 화합물 가스 중에서는, 비교적 저온 성막이 가능한 아미드아미노알칸계 망간 화합물이 실용적으로 바람직하다.
망간 화합물의 환원에 사용되는 상기 환원성 반응 가스로는, 수소 가스 외에, 일산화탄소(CO) 가스, 포름알데히드(HCHO) 등의 알데히드(R-CHO) 가스, 포름산(HCOOH) 등의 카르복실산(R-COOH) 가스를 포함하는 가스도 사용할 수 있다. 여기서, 상기 R은, -CnH2n+1(n은 0 이상의 정수)로 기술되는 작용기이다. 또한, 수소 가스 이외의 가스를 사용하는 경우에는, 이 가스에, 수소 가스를 추가로 도입하는 것도 가능하다.
또한, 금속 망간막(3)의 성막 방법으로는, 상기의 열 CVD법 외에, PECVD법도 사용할 수 있다. 그 밖에, 열 ALD법, PEALD법 등도 적절히 응용하여 사용할 수 있다. 또한, 양호한 커버리지를 필요로 하지 않고, 하지 의존성이 없는 것이 더 바람직한 경우 등에는, PVD법을 적용하는 것도 가능하다.
금속 망간막(3)을 성막한 후, 또는 후술하는 금속막(5)을 성막한 후, 필요에 따라, 환원성 분위기에서 어닐링 처리를 행하도록 해도 된다. 어닐링 처리의 일례는, 환원성 분위기로서 수소를 포함하는 포밍 가스(3% H2+97% N2)를 사용하여, 어닐링 처리 온도를 350℃로 설정해서 어닐링 처리를 행하는 것이다. 이 처리의 주된 목적이 망간 산화물의 실리케이트화일 경우에는, 실리케이트화의 임계값(350℃ 정도라고 여겨지고 있음) 이상의 온도에서 처리를 행한다. 이 어닐링 처리에서 사용되는 환원 분위기의 예로는, 상기 포밍 가스 외에, 수소 가스, 포름알데히드(HCHO) 등의 알데히드(R-CHO) 가스, 포름산(HCOOH) 등의 카르복실산(R-COOH) 가스를 들 수 있다. 여기서, 상기 "R"은 -CnH2n+1(n은 0 이상의 정수)로 기술되는 작용기이다.
또한, 환원성 분위기는, 수소를 포함하지 않는 경우도 있다. 수소를 포함하지 않는 환원성 분위기로는, 일산화탄소(CO) 가스를 들 수 있다.
또한, 어닐링 처리 온도는 300 내지 600℃의 범위가 좋고, 실용적으로는 350℃ 이상이 바람직하다.
이러한 어닐링 처리는, 반드시 행할 필요는 없지만, 예를 들어 계면층(4)으로서 망간 산화물이 형성되는 경우에는, 이 망간 산화물을 또한 망간 실리케이트로 하기 위해 어닐링 처리를 행할 필요가 있다. 어닐링 처리시의 열에 의해, 망간 산화물을 실리콘 함유 산화물막의 실리콘 및 산소와 반응시켜서 실리케이트화를 촉진할 수 있기 때문이다. 이 경우의 어닐링 분위기는, 예를 들어 Mn2O3 등의 산화가 진행된 망간 산화물이어도, 그 실리케이트화를 촉진시키기 위해서 수소를 포함시키는 것이 바람직하다. 수소의 도입에 의한 실리케이트화의 촉진에 관한 메커니즘에 대해서는, 상기 (1) 내지 (9)식을 참조하여 설명한 바와 같다.
(공정 3: 금속 퇴적 처리 공정)
이어서, 도 1의 공정 3인 금속 퇴적 처리를 행하여, 도 2의 (C)에 도시한 바와 같이, 망간 함유막(7)의 표면 부분에 있는 금속 망간막(3) 위에 금속막(5)을 퇴적한다. 퇴적하는 금속으로는, 예를 들어 구리(Cu), 루테늄(Ru), 코발트(Co) 등을 사용할 수 있다.
금속막(5)으로서 구리(Cu)를 사용하는 경우에는, 바람직하게는 PVD법을 사용하여 성막한다. 이 경우, 구리막의 전체를 PVD법에 의해 성막해도 되고, PVD법에 의해 성막된 구리막에 대해서는 도금용의 시드층으로 하고, 도금용의 시드층으로서 형성된 구리막 위에, 도금에 의해 구리막을 더 성장시켜도 된다.
또한, PVD법을 사용하여, 구리막을 성막하는 경우에는, 기판 온도를 200 내지 400℃, 예를 들어 300℃로 가열함으로써 구리를 연화시켜서, 도 3의 (A) 내지 도 3의 (C)에 도시한 바와 같이, 리플로우에 의해 협소한 패턴(예를 들어 트렌치나 비어 홀 등의 오목부)(10)을 매립하도록 해도 된다. 기판 가열 온도와 스퍼터링시의 아르곤(Ar) 이온의 충돌에 의한 어시스트 효과에 의해 구리가 확산되기 쉬워져, 도 3의 (A) 내지 도 3의 (C)에 도시한 바와 같이, 협소한 패턴에 있어서 협소한 패턴(오목부)(10)의 바닥부터 구리가 메워져 가는 "보텀 업 필"을 실현하는 것이 가능하게 된다. 망간은 구리에 대한 습윤성이나 밀착성이 좋고, 친화성도 높아, 가령 망간이 구리 내에 확산되었다고 해도, 구리 내에서의 망간의 확산 계수는, 구리 내에서의 구리의 확산 계수(자기 확산 계수)보다 커서, 구리의 리플로우 현상을 저해하지 않는다고 생각되므로, 기판 표면에 금속 망간막(3)이 노출되어 있는 본 실시 형태에서 구리의 리플로우를 적용하는 것은, 미세한 패턴에의 구리의 매립의 관점에서 바람직하다.
금속막(5)으로서 루테늄(Ru) 또는 코발트(Co)를 사용하는 경우에는, 바람직하게는 CVD법을 사용하여 성막한다. 루테늄 또는 코발트는, 그 단체로 금속막(5)으로 해도 되지만, 도 4의 흐름도에 도시한 바와 같이, 루테늄막 또는 코발트막을 성막한 후(공정 3a), 구리막을 형성하도록 해도 된다(공정 3b). 구리막을 형성할 때에는, 루테늄막 또는 코발트막을 도금용의 시드층으로 해서 구리를 직접 도금하는, 소위 다이렉트 도금법으로 해도 된다.
또한, 루테늄막 또는 코발트막 위에, 시드층으로서의 구리막을 PVD법에 의해 형성하고, 구리막으로 이루어지는 시드층 위에 도금에 의해 구리막을 더 성장시켜도 된다.
또한, 구리막을 PVD법으로 형성하는 경우에는, 루테늄(Ru)이나 코발트(Co)는 구리에 대한 습윤성이나 밀착성이 좋으므로, 기판 표면에 루테늄(Ru)이나 코발트(Co)가 노출되어 있는 상태에서, 도 3의 (A) 내지 도 3의 (C)를 참조하여 설명한 구리의 리플로우를 적용하는 것은, 미세한 패턴에 대한 구리의 매립의 관점에서 바람직하다.
금속 망간막(3) 위에 금속막(5)으로서 구리막을 성막한 경우에는, 도 2의 (C)의 단면도에 도시한 바와 같이, 아래부터 순서대로, 실리콘 함유 산화물막(2)/망간 실리케이트 등의 막으로 이루어지는 계면층(4)/금속 망간막(3)/금속(Cu)막(5)이 적층된 적층 구조로 되는 것으로 생각된다.
그러나, 망간 원자는 구리 내를 확산한다는 성질이 있기 때문에, 도 2의 (C)의 상태로부터 도 5의 (A)의 단면도에 도시한 바와 같이, 예를 들어 금속(Cu)막(5)의 성막 후에 열처리를 거치면(또는 상술한 구리의 리플로우를 적용한 금속(Cu)막(5)의 성막 중) 금속 망간막(3)을 구성하는 망간(Mn)은 금속(Cu)막(5) 내에 확산되어 간다. 그 결과, 도 5의 (B)의 단면도에 도시한 바와 같이 금속 망간막(3)은 없어진다. 금속 망간막(3)이 없어진 후에도, 망간은, 금속(Cu)막(5) 내를 계속해서 확산해서, 최종적으로는, 금속(Cu)막(5)의 표면에 석출(편석)되어 망간 산화물막(6)을 형성한다. 이 때문에, 예를 들어 도 5의 (C)에 도시한 바와 같이, 아래부터 순서대로, 실리콘 함유 산화물막(2)/망간 실리케이트 등의 막으로 이루어지는 계면층(4)/금속(Cu)막(5)/망간 산화물막(6)이 적층된 적층 구조로 된다.
또한, 구리 내에서의 망간의 확산을 촉진함과 함께, 잉여의 망간이 망간 산화물막(6)으로서 금속(Cu)막(5)의 표면에 석출되기 쉽게 하기 위해서, 도 6의 흐름도에 도시한 바와 같이, 공정 3을 구리(Cu) 퇴적 처리로 했을 경우에는, 공정 3 후에, 공정 4로서 산화성 분위기, 예를 들어 미량(예를 들어, 10ppb 정도)의 산소 분위기에서 어닐링 처리(예를 들어, 250 내지 450℃)를 가해도 된다.
이러한 제1 실시 형태에 따른 망간 함유막의 형성 방법에 의하면, 실리콘 함유 산화물막(2)과 금속막(5)의 계면에, 계면층(4)으로서 망간 실리케이트 등으로 이루어지는 막을 확실하게 형성할 수 있다.
[공정 2에서의 수소 가스 도입량과 망간 실리케이트 등으로 이루어지는 막의 막 두께와의 관계]
이어서, 공정 2에서의 수소 가스 도입량과, 계면층(4)의 막 두께의 관계에 대하여 설명한다.
도 7의 (A)는, 수소 가스 도입량과, 계면층(4)의 막 두께와의 관계를 도시하는 도면, 도 7의 (B)는, 수소 가스 도입량 0sccm의 샘플 1, 100sccm의 샘플 2, 200sccm의 샘플 3의 단면도, 도 7의 (C)는 참고예를 도시하는 단면도이다. 또한, 도 8a는 샘플 1의 단면 TEM 사진, 도 8b는 샘플 3의 단면 TEM 사진, 도 8c는 참고예의 단면 TEM 사진이다.
본 예에서, 공정 2에서의 성막 조건은, 도 1을 참조하여 설명한 성막 조건과 동일하며, 수소 가스 도입량만을, 0sccm, 100sccm, 200sccm으로 변경하고 있다.
(샘플 1: 수소 가스=0sccm)
우선, 도 7의 (A), 도 7의 (B) 및 도 8a에 도시한 바와 같이, 수소 가스 도입량을 0sccm, 즉, 수소 가스를 도입하지 않았을 때, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면에는 막 두께 0.8 내지 1.2nm의 계면층(4)이 형성되었다.
(샘플 2: 수소 가스=100sccm)
동일하게, 도 7의 (A) 및 도 7의 (B)에 도시한 바와 같이, 수소 가스 도입량을 100sccm으로 했을 때, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면에는 막 두께 1.7nm의 계면층(4)이 형성되었다.
(샘플 3: 수소 가스=200sccm)
동일하게, 도 7의 (A), 도 7의 (B) 및 도 8b에 도시한 바와 같이, 수소 가스 도입량을 200sccm으로 했을 때, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면에는 막 두께 2.4 내지 2.5nm의 계면층(4)이 형성되었다.
또한, 샘플 2, 3에 대해서는, 성막시에 수소 가스를 도입했기 때문에, 계면층(4)은 성막시에 망간 실리케이트화가 진행되고, 샘플 1에 대해서는 성막시에 수소 가스의 도입이 없기 때문에, 계면층(4)은 성막시에는 망간 산화물막으로 되고, 성막 후의 포밍 가스 어닐링시에 실리케이트화된 것이라 생각된다(제2 실시 형태 참조). 단, 실리케이트화의 임계값이 350℃ 정도로 높을 가능성도 있어, 샘플 1에서는 충분히 실리케이트화되지 않았을 가능성도 있다.
(참고예: 수소 가스=100sccm, 성막 온도 300℃)
도 7의 (C) 및 도 8c에 도시한 바와 같이, 공정 2에서의 성막 온도를, 공정 1에서의 디가스 처리 온도와 동일한 300℃로 했기 때문에, 공정 2에서 수소 가스를 100sccm 도입해도 계면층은 전혀 형성되지 않았다.
이와 같이, 공정 2에서 도입하는 수소 가스의 양을 많게 하면, 계면층(4)의 막 두께가 두꺼워진다는 결과가 얻어졌다. 이 결과로부터, 공정 2에서 도입하는 수소 가스의 양을 제어함으로써, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면에 형성되는 계면층(4)의 막 두께를 제어할 수 있다.
또한, 도 7의 (B)에는, 샘플 1 내지 샘플 3의 퇴적 구조의 개념도를 단면도로서 도시하고 있다. 여기에 도시된 바와 같이, 성막시의 수소 가스 도입량이 많아짐에 따라서, 망간 실리케이트 등의 막으로 이루어지는 계면층(4)에서의, 실리케이트화가 진행된 결과, 계면층(4)의 막 두께는 두꺼워지는 것으로 생각된다. 또한, 망간 산화물의 실리케이트화는, 하지의 실리콘 함유 산화물막(2)을 향해, 말하자면 실리콘 함유 산화물막(2)을 침식하도록 진행되기 때문에, 실리콘 함유 산화물막(2)의 막 두께는 얇아지는 경향이 있다.
여기서, MnO가 하지의 SiO2와 반응하여 실리케이트화된 경우를 생각한다. MnO는 분자량 71, 밀도 5.2g/cm3이며, MnSiO3은 분자량 131, 밀도 3.7g/cm3이므로, 1nm의 MnO막이 완전히 실리케이트화되면, 2.6nm의 MnSiO3막으로 되어, 계면층(4)으로서는 막 두께가 2.6배로 된다. 그 밖에, Mn2O3 등 다른 망간 산화물에 대해서도 마찬가지로 생각할 수 있으며, 모두 실리케이트화에 의해 계면층(4)의 막 두께는 증가하는 방향으로 된다.
또한, 본 예에서는, 수소 가스 도입은 CVD 성막 반응에는 직접 기여하지 않으므로, 금속 망간막(3)의 막 두께는 샘플 1 내지 샘플 3에서 거의 변하지 않는 것으로 생각된다.
이와 같이, 제1 실시 형태에 따른 망간 함유막의 형성 방법에 의하면, 공정 2(금속 Mn 퇴적 처리)에서 사용하는 성막 처리 가스에, 망간 화합물을 포함하는 가스와 환원성 반응 가스(수소 가스)를 사용하고, 또한, 공정 2의 성막 온도를, 공정 1(디가스 처리)의 디가스 처리 온도보다 높게 한다. 이러한 구성을 구비함으로써, 금속 망간막(3)과 실리콘과 산소를 포함하는 하지(실리콘 함유 산화물막(2))의 사이에, 계면층(4)으로서 망간 실리케이트 등으로 이루어지는 막을 확실하게 형성할 수 있다는 이점을 얻을 수 있다.
또한, 공정 2에서 도입하는 환원성 반응 가스, 예를 들어 수소 가스의 양을 제어함으로써, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면의 망간 실리케이트 등의 막으로 이루어지는 계면층(4)의 막 두께도 제어할 수 있다.
그런데, 구리 배선을 사용한 반도체 집적 회로 장치에서는, 구리 배선의 주위에, 구리의 확산을 억제하는 배리어막이 형성된다. 이 배리어막은 너무 두꺼우면, 구리 배선이 형성되는, 예를 들어 비어 홀이나 트렌치의 단면적을 감소시켜, 구리 배선의 저항값을 증대시키게 된다. 이 때문에, 가능한 한 얇게 하고자 하는 요구가 있다. 그러나, 배리어막이 너무 얇으면, 그 배리어성이 저하된다는 트레이드 오프의 관계가 있다.
이러한 사정에 대하여 제1 실시 형태의 일례에 따라서 형성된 망간 실리케이트 등의 막으로 이루어지는 계면층(4)을 갖는 망간 함유막(7)에 의하면, 계면층(4)을 구성하는 망간 실리케이트 등으로 이루어지는 막은, 아몰퍼스 상태이고 또한 치밀하기 때문에, 결정립계가 없이 연속된 배리어막을 실현할 수 있어 얇아도 배리어성이 높다.
또한, 망간 실리케이트막은, 하지의 실리콘 함유 산화물막과의 사이의 반응에 의해 자기 형성 배리어로서 형성되기 때문에, 그 대부분을 하지측에 형성할 수 있어, 비어 홀이나 트렌치의 단면적을 감소시키기 어렵다는 이점이 있다. 이 때문에, 제1 실시 형태에 따라서 형성된 망간 함유막(7)은, 금속 배선용의 도전성 금속으로서, 구리를 사용한 반도체 집적 회로 장치의 배리어막에 매우 유용하다.
또한, 금속막으로서 루테늄(Ru)막이나 코발트(Co)막을 사용하는 경우에는, 그 위에 상기 구리막을 시드층으로서 사용하고, 또한 그 위에 구리 배선을 도금법을 사용하여 형성하는데, 이 경우에는 루테늄(Ru) 또는 코발트(Co)가 라이너 막으로서 전체 면에 형성되게 된다. 루테늄(Ru) 또는 코발트(Co) 자체는 고도전성이지만, 구리에 비하면 저항값이 높다. 이 때문에, 루테늄(Ru)막 또는 코발트(Co)막도, 구리 배선의 저항값을 증대시킨다. 또한, 루테늄(Ru) 또는 코발트(Co)로 이루어지는 라이너 막은, 비어 홀이나 트렌치의 본래의 단면적을 감소시킨다. 그러나, 제1 실시 형태에 따른 망간 함유막의 형성 방법은, 상술한 바와 같이, 예를 들어 비어 홀이나 트렌치의 본래의 단면적을 감소시키기 어렵다. 이 때문에, 배리어막과 루테늄(Ru)막 또는 코발트(Co)막 등과의 적층 구조의 형성시에도 유용하다.
또한, 예를 들어 일본 특허 출원 제2011-134317호 명세서에 기재되어 있는 바와 같이, 루테늄(Ru)-CVD 프로세스는, 그 하지 표면이 금속인지, 산화물인지에 따라 Ru막의 퇴적 용이성이 변하기(금속 위에서는 Ru 성막의 인큐베이션 시간이 단축되기) 때문에, 기판 표면에 금속 망간막(3)을 성막하는 상기 제1 실시 형태를 적용하면, 그 위에 퇴적되는 CVD-루테늄막은 인큐베이션 시간이 단축되어서 성막되게 되어, 생산성 관점에서 바람직하다.
또한, 제1 실시 형태에 따른 망간 함유막의 형성 방법에 의하면, 이하와 같은 효과도 얻을 수 있다.
(1) 계면층(4)을 구성하는 망간 실리케이트 등으로 이루어지는 막은, 상술한 바와 같이, 아몰퍼스이기 때문에 결정립계가 없다. 이 때문에, 전자 디바이스, 예를 들어 반도체 디바이스 중의 도전성 금속의 층간 절연막에 대한 확산, 예를 들어 구리의 층간 절연막에 대한 확산을 억제하는 배리어성을, 결정립계를 갖는 배리어막보다 향상시킬 수 있다. 또한, 층간 절연막에 포함되어 있는 수분이나 산소가 배선측에 확산되어 반도체 디바이스 중의 도전성 금속(예를 들어, 배선의 구리나 배리어막의 Ta 등)을 산화·부식시키는 것을 방지하는 작용도 갖는다.
(2) 계면층(4)을 구성하는 망간 실리케이트는, 하지의 실리콘 함유 산화막과의 반응에 의해 자기 형성 배리어로서 기능하므로, 그 대부분이 하지측에 형성되고, 실리콘 함유 산화막(2)의 막 두께는, 실리케이트화시키지 않는 경우에 비해 실리케이트화시키는 것이 더 얇아진다. 이 때문에, 상술한 바와 같이, 실리케이트화시키지 않는 경우에 비해 "제로 막 두께 배리어막(Zero-thickness barrier)"에 가깝게 할 수 있다. 비어 홀이나 트렌치의 본래의 단면적의 감소를 억제할 수 있어, 비어 홀이나 트렌치에 매립되는 금속 배선의 저저항화에 유리하다.
(3) 또한, 망간 산화물에는, MnO, Mn3O4, Mn2O3, MnO2와 같이 복수의 상태가 있고, 그에 따라 망간의 가수도 2가부터 4가까지의 복수의 상태를 취할 수 있기 때문에, 이들의 상태에 따라, 밀도나 체적이 변동될 가능성이 있다. 그러나, 일단, 망간 실리케이트(MnSiO3, Mn2SiO4)가 형성되면, 그 상태는, 망간 산화물에 비해 보다 안정된 것으로 된다. 이 때문에, 전자 디바이스, 예를 들어 반도체 디바이스의 제조 후의 경년 열화도 적어진다.
(4) 망간 함유막(7)은, 하지의 실리콘 함유 산화막(2)과의 계면의 망간 실리케이트 등의 막으로 이루어지는 계면층(4)과, 그 위의 금속 망간막(3)으로 구성되어 있으므로, 그 위에 금속막(5), 예를 들어 구리막을 성막한 경우에 금속끼리의 접합으로 되는 점에서, 망간 실리케이트 등의 막의 위에 직접, 금속(Cu)막(5)을 형성하는 것보다 계면층(4)과 금속(Cu)막(5)의 밀착성을 높게 할 수 있다.
계면층(4)을 구성하는 망간 실리케이트는, 망간 산화물에 비해 보다 안정된 물질이라고 할 수 있다. 그러나, 안정적이기 때문에, 망간 실리케이트는, 망간 산화물에 비해 인접하는 다른 재료와 밀착되기 어려운 재료라고 할 수 있다.
제1 실시 형태에서는, 계면층(4)으로서 형성되는 망간 실리케이트 등으로 이루어지는 막은, 금속 망간막(3)의 계면 부분을 산화 및/또는 실리케이트화를 시킨 것이다. 계면층(4) 위에 있는 금속 망간막(3)과 계면층(4)은 원래는 일체의 막이다.
더구나, 망간은, 예를 들어 구리 내를 확산하는 성질이 있다. 이 때문에, 금속 망간막(3) 위에 금속(Cu)막(5)을 성막하면, 망간 원자는, 금속(Cu)막(5)의 성막 중(리플로우를 적용한 경우), 및/또는 성막 후의 열처리 중에 금속(Cu)막(5) 내에 확산되어 나간다. 확산이 진행되면, 금속 망간막(3)은 소실된다. 금속 망간막이 소실되는 결과, 금속(Cu)막(5)과, 원래, 금속 망간막(3)과 일체이었던 계면층(4)은, 연속적이고 천이적인 영역을 형성하면서 인접하게 된다. 이러한 현상은, 성막 중이나 성막 후에, 금속(Cu)막(5)의 내부에서, 적어도 망간 원자가 움직임으로써 일어나는 원자 레벨의 현상이다. 이 때문에, 금속(Cu)막(5)과 계면층(4)의 접합 부분에서의 밀착성은 견고한 것으로 된다.
이러한 관점에서, 망간 함유막(7)이 망간 실리케이트 등의 막으로 이루어지는 계면층(4) 위에 금속 망간막(3)을 갖는 구조임으로써, 그 위에 형성되는 금속막(5)과의 밀착성의 향상에 유용하다.
특히, 배리어막을 구성하는 망간 실리케이트 등으로 이루어지는 막과, 배리어막 위에 형성되는 금속 배선을 구성하는 도전성 금속, 예를 들어 구리와의 밀착성이 향상되면, 스트레스 마이그레이션 내성(SM 내성)을 향상시킬 수 있어, 전자 디바이스, 예를 들어 반도체 집적 회로 장치의 장수명화에도 유리하다.
또한, 망간 원자가 확산된 금속(Cu)막(5)은, 구리와 망간의 합금으로 되는데, 금속(Cu)막(5)에 확산된 망간 원자는, 상술한 바와 같이, 예를 들어 구리막의 성막 중 및/또는 성막 후의 열처리 등에 의해, 금속(Cu)막(5)으로부터 분리하는 것이 가능하여, 거의 순수한 금속(Cu)막(5)으로 복귀시킬 수 있다. 이것으로부터, 망간 원자가 금속(Cu)막(5) 내에 확산되었다고 해도, 금속(Cu)막(5)의, 예를 들어 물성적인 저항값, 예를 들어 시트 저항이 증대하는 등의 악영향은 거의 없앨 수 있다.
동시에, 망간 원자가 금속(Cu)막(5) 내에 확산되어 구리 배선의 주연부에 미량 잔류함으로써 일렉트로 마이그레이션 내성(EM 내성)을 향상시킬 수 있어, 전자 디바이스, 예를 들어 반도체 집적 회로 장치의 장수명화에도 유리하다. 또한, 구리 배선의 위에는, 구리 배리어 겸 에칭 스토퍼를 위한 막(SiN, SiC, SiCN 등)이 형성되는데, 구리 배선과 이 SiCN 등의 배리어막과의 밀착성을 확보하여 배선 신뢰성을 향상시키기 때문에, 구리 배선의 상부에, 확산된 망간으로 이루어지는 캡층을 형성하도록 해도 된다.
이러한 제1 실시 형태는, 망간 실리케이트 등의 막으로 이루어지는 계면층을 포함하는 전자 디바이스의 제조 방법, 예를 들어 반도체 집적 회로 장치의 제조 방법에 유효하게 적용할 수 있다. 예를 들어, 전자 디바이스 중에 포함된 상기 계면층을, 제1 실시 형태에 따라서 형성하면, 상기 실시 형태 중에서 설명한 효과를, 전자 디바이스, 예를 들어 반도체 집적 회로 장치의 제조 방법에서 얻을 수 있다.
상기 계면층의 일례는, 전자 디바이스가 반도체 집적 회로 장치인 경우, 반도체 집적 회로 장치 내의 금속 배선과 층간 절연막의 사이에 형성된, 상기 금속 배선에 포함되는 금속의 확산을 억제하는 배리어막이다.
또한, 상기 도전성 금속 배선을 구성하는 도전성 금속의 예로는, 구리, 루테늄 외에 코발트를 들 수 있고, 이들 3개의 도전성 금속으로 이루어지는 군에서 선택되는 2개 이상의 원소가 포함되어 있어도 된다.
또한, PVD법, 예를 들어 구리-망간(CuMn) 합금 타깃을 스퍼터링하여 하지 위에 구리-망간 합금막을 형성하여, 망간 산화물이나 망간 실리케이트를 포함하는 자기 형성 배리어를 형성하는 방법이 있다. 그러나, 이 방법을 사용하여 형성한 구리-망간 합금막은, 바람직한 스텝 커버리지를 얻는 것이 어려워, 협소한 패턴을 매립하기 어렵다는 사정이 있다.
이러한 사정에 대하여, 제1 실시 형태, 즉, CVD법을 사용해서 금속 망간막을 하지 위에 성막하여, 망간 산화물이나 망간 실리케이트를 포함하는 자기 형성 배리어를 형성하는 방법에 의하면, 예를 들어 구리의 성막 중에, 상술한 구리의 리플로우를 행하는 것도 가능하므로, 협소한 패턴이라도 확실하게 매립할 수 있다. 즉, 제1 실시 형태는, 구리-망간 합금 타깃을 스퍼터링하여 하지 위에 구리-망간 합금막을 형성하는 방법에 비해 매우 미세하면서 또한 협소한 패턴을 갖는 전자 제품, 예를 들어 반도체 집적 회로 장치의 제조에 유리하다는 이점을 갖고 있다.
또한, 성막 온도는, PVD법은 실온인 것에 반해, CVD법은 전구체의 분해 온도 이상으로 하거나, 망간의 공급에 관해서는, PVD법은 망간 원자인 것에 반해, CVD법은 유기 금속 착체 분자이거나 하는 등의 차이가 있다.
즉, 제1 실시 형태에 의해 설명한 바와 같은 CVD법을 사용한 망간 함유막의 형성 방법은, PVD법을 사용한 망간 함유막의 형성 방법으로부터 시사되거나 하는 것이 아니라, 일선을 그은 기술이다.
<제2 실시 형태>
[망간 함유막의 형성 방법]
상기 제1 실시 형태에서는, 금속 망간 퇴적 처리(공정 2)에서, 환원성 반응 가스, 예를 들어 수소 가스를 도입했지만, 제2 실시 형태는, 금속 망간 퇴적 처리(공정 2)에서, 환원성 반응 가스를 도입하지 않아도, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면에 계면층으로서 망간 실리케이트 등으로 이루어지는 막(4)을 형성하는 예이다.
도 9는, 본 발명의 제2 실시 형태에 따른 망간 함유막의 형성 방법의 일례를 나타내는 흐름도이다.
도 9에 도시한 바와 같이, 제2 실시 형태가, 도 1에 도시한 제1 실시 형태와 다른 점은, 금속 망간 퇴적 처리(공정 2) 중에는 환원성 반응 가스를 도입하지 않고, 이 금속 망간 퇴적 처리(공정 2) 후에, 필수적인 공정으로서, 환원 가스 분위기 중에서의 어닐링 처리(공정 3)를 행하는 데에 있다. 제1 실시 형태에서는 공정 3이었던 금속 퇴적 처리 공정은, 제2 실시 형태에서는 공정 4로 되어, 어닐링 처리(공정 3) 후에 행해진다.
(공정 1: 디가스 처리 공정)
도 9의 공정 1에서의 디가스 처리는, 제1 실시 형태와 마찬가지로, 도 2의 (A)에 도시하는 기체에 대하여 제1 실시 형태와 마찬가지로 행해진다. 구체적인 디가스 처리의 조건의 일례는 이하와 같다.
처리 분위기: 불활성 가스 분위기 또는 포밍 가스 분위기
처리 압력: 1333Pa(10Torr)
디가스 처리 온도: 300℃
처리 시간: 180sec
(공정 2: 금속 망간 퇴적 처리 공정)
이어서, 도 9의 공정 2인 금속 망간(Mn) 퇴적 처리 공정을 행한다. 이 공정은, 제1 실시 형태와 마찬가지의 망간 화합물을 사용하여 행해지지만, 제1 실시 형태와 달리, 수소 가스(H2 가스) 등의 환원성 반응 가스는 사용하지 않는다.
또한, 제1 실시 형태와 마찬가지로, 성막 온도를 공정 1에서의 디가스 처리 온도보다 높게 한다. 금속 망간막의 성막 온도가 디가스 처리 온도보다 높은 경우에는, 성막시에 실리콘 함유 산화물막(2) 내의 잔류 수분(화학 흡착수)이 표면으로 나오게 된다. 이 때문에, 이 표면으로 나온 잔류 수분과 성막된 금속 망간막이 반응하여, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면에, 우선, 망간 산화물이 형성된다.
또한, 이 부분의 반응에 대해서도, 제1 실시 형태와 마찬가지로, 미해명된 부분이 있어, "표면으로 나온 잔류 수분과 망간 화합물을 포함하는 가스가 반응하여, 실리콘 함유 산화물막(2)의 표면에, 우선, 망간 산화물이 형성된다"라는 형성 과정을 거치고 있을 가능성도 있다. 처리 온도가 실리케이트화의 임계값(350℃ 정도라고 여겨지고 있음) 이상인 경우에는, 그 망간 산화물이 하지의 실리콘 함유 산화물과의 반응에 의해 실리케이트화되어서, 계면층(4)으로서 망간 실리케이트(MnSiO3 또는 Mn2SiO4)막이 형성되는 것으로 생각된다. 단, 성막 중에 수소 가스 등의 환원성 반응 가스를 공급하지 않기 때문에, 이 단계에서는 Mn2O3 등의 산화가 진행된 망간 산화물의 실리케이트화는 진행되지 않았다.
공정 2에서의 구체적인 퇴적 처리의 조건의 일례는 이하와 같다.
망간 화합물: 아미드아미노알칸계 망간 화합물
환원성 반응 가스: 없음
처리 압력: 133Pa(1Torr)
처리 온도: 350℃
처리 시간: 180sec
(공정 3: 어닐링 처리 공정)
이어서, 도 9의 공정 3인 어닐링 처리를 행한다. 이 어닐링 처리는 환원성 가스를 흘려서 형성된 환원성 분위기에서 행하여, 실리콘 함유 산화막(2)과 금속 망간막의 사이에 형성된 망간 산화막의 실리케이트화를 촉진한다. 어닐링 처리를 행하기 위한 환원성 가스로는 수소 가스를 사용할 수 있다. 그 외, 포름알데히드(HCHO) 등의 알데히드(R-CHO) 가스, 포름산(HCOOH) 등의 카르복실산(R-COOH) 가스를 들 수 있다. 여기서, 상기 "R"은 -CnH2n +1(n은 0 이상의 정수)로 기술되는 작용기이다. 또한, 일산화탄소(CO) 가스 등의 수소를 포함하지 않는 환원성 가스를 사용해도 된다. 환원성 분위기로는, 수소 가스를 포함하는 분위기, 예를 들어 포밍 가스(3% H2+97% N2)를 적절하게 사용할 수 있다. 또한, 수소 가스나, 상기 기타의 환원 가스만의 분위기, 그들의 2개 이상의 혼합 분위기이어도 된다.
이 어닐링 공정은, 망간 산화물막을 실리케이트화하기 위해 행하는 것이기 때문에, 실리케이트화 가능한 온도에서 행할 필요가 있다. 망간 산화물막의 실리케이트화의 임계값은 350℃ 정도로 여겨지고 있기 때문에, 350℃ 이상에서 행하는 것이 바람직하다.
공정 3에서의 구체적인 어닐링 처리의 조건의 일례는 이하와 같다.
환원성 반응 가스: 포밍 가스(3% 수소 가스+97% 질소 가스)
처리 압력: 1333Pa(10Torr)
어닐링 처리 온도: 350℃
처리 시간: 600sec
(공정 4: 금속 퇴적 처리 공정)
다음으로 도 9의 공정 4인 금속 퇴적 처리 공정을 행한다. 공정 4에서의 퇴적 처리의 조건은, 제1 실시 형태의 공정 3에서의 퇴적 처리 조건과 동일하면 된다.
이와 같이, 제2 실시 형태에 의하면, 디가스 처리 온도보다 금속 망간막의 성막 온도를 높게 하여, 실리콘 함유 산화물막(2)과 금속 망간막(3)의 계면에 망간 산화물막을 형성하고, 그 후, 수소 가스 등의 환원성 가스를 공급하여 환원성 분위기에서 실리케이트화를 위한 어닐링을 행한다. 이에 의해, 계면의 망간 산화물막이 망간 실리케이트 등으로 이루어지는 막으로 되어, 제1 실시 형태와 마찬가지로, 망간 실리케이트 등의 막으로 이루어지는 계면층과 그 위의 금속 망간막으로 이루어지는 망간 함유막을 형성할 수 있다.
<제3 실시 형태>
이어서, 본 발명의 제1, 제2 실시 형태의 일례에 따른 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템을, 본 발명의 제3 실시 형태로서 설명한다.
<제1 시스템 구성예>
도 10은, 본 발명의 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템의 제1 시스템 구성예를 도시하는 평면도이다.
도 10에 도시한 바와 같이, 제1 처리 시스템(101)은, 실리콘 기판(1)에 처리를 실시하는 처리부(102)와, 이 처리부(102)에 실리콘 기판(1)을 반출입하는 반출입부(103)와, 처리 시스템(101)을 제어하는 제어부(104)를 구비하고 있다. 본 예에 따른 처리 시스템(101)은, 클러스터 툴형(멀티 챔버 타입)의 반도체 제조 장치이다.
본 발명의 실시 형태에 따른 망간 함유막의 형성 방법에서는, 도 1에 도시한 바와 같이 3개의 주요한 공정 1 내지 공정 3이 포함된다. 따라서, 제1 처리 시스템(101)에서는, 예를 들어 하나의 반송실(TM: 트랜스퍼 모듈)(22)의 주위에, 상기 3개의 주요한 공정을 각각 행하는 3개의 처리 유닛(21a 내지 21c)을 배치한다. 구체적으로는, 처리부(102)는, 처리를 실시하는 처리 모듈로서 구성된 처리 유닛(PM; 프로세스 모듈)(21a 내지 21c)을 구비하고 있다. 이들 처리 유닛(21a 내지 21c)은 각각, 내부를 소정의 진공도로 감압 가능하게 구성된 처리실을 구비하고, 이 처리실에서, 상기 공정 1 내지 공정 3이 각각 행해진다.
처리 유닛(21a)은, 공정 1을 행하는 디가스 처리 유닛으로서, 피처리체, 예를 들어 실리콘 함유 산화물막(2)이 형성된 실리콘 기판(1)에 대하여 표면에, 디가스 처리를 한다. 처리 유닛(21b)은 공정 2를 행하는 금속 망간 퇴적 처리 유닛으로서, 디가스 처리된 실리콘 함유 산화물막(2) 위에 대하여 금속 망간막(3)을 성막한다. 처리 유닛(21c)은 공정 3을 행하는 금속 퇴적 처리 유닛으로서, 금속 망간막(3)이 성막된 실리콘 기판(1)에 대하여 도전성 금속, 예를 들어 구리나 루테늄, 또는 코발트를 포함하는 막을 성막한다. 이들 처리 유닛(21a 내지 21c)은, 게이트 밸브(Ga 내지 Gc)를 통해 반송실(22)에 접속되어 있다.
반출입부(103)는, 반출입실(LM; 로더 모듈)(31)을 구비하고 있다. 반출입실(31)은, 내부를 대기압 또는 거의 대기압, 예를 들어 외부의 대기압에 대하여 약간 정압으로 압력 조절 가능하게 구성되어 있다. 반출입실(31)의 평면 형상은, 본 예에서는, 평면에서 보아 긴 변, 이 긴 변에 직교하는 짧은 변을 가진 직사각형이다. 직사각형의 긴 변은 처리부(102)에 인접한다. 반출입실(31)은, 실리콘 기판(1)이 수용되어 있는 피처리 기판용 캐리어(C)가 설치되는 로드 포트(LP)를 구비하고 있다. 본 예에서는, 반출입실(31)의 처리부(102)에 면한 긴 변과는 반대측의 긴 변에, 3개의 로드 포트(32a, 32b 및 32c)가 설치되어 있다. 본 예에서는, 로드 포트의 수를 3개로 하고 있지만, 이들에 한정되는 것은 아니며, 수는 임의이다. 로드 포트(32a 내지 32c)에는 각각, 도시하지 않은 셔터가 설치되어 있고, 실리콘 기판(1)을 저장한, 또는 빈 캐리어(C)가 이들 로드 포트(32a 내지 32c)에 설치되면, 도시하지 않은 셔터가 개방되어 외기의 침입을 방지하면서, 캐리어(C)의 내부와 반출입실(31)의 내부가 연통된다. 반출입실(31)의 짧은 변의 하나에는, 실리콘 기판(1)에 형성된 노치의 위치 정렬을 행하기 위한 오리엔터(33)가 설치되어 있다.
처리부(102)와 반출입부(103)의 사이에는 로드 로크실(LLM; 로드 로크 모듈), 본 예에서는 2개의 로드 로크실(26a 및 26b)이 설치되어 있다. 로드 로크실(26a 및 26b)은 각각, 내부를 소정의 진공도 및 대기압, 또는 거의 대기압으로 절환 가능하게 구성되어 있다. 로드 로크실(26a 및 26b)은 각각, 게이트 밸브(G3, G4)를 통해 반출입실(31)의, 로드 포트(32a 내지 32c)가 설치된 1변에 대향하는 1변에 접속되고, 게이트 밸브(G5, G6)를 통해 반송실(22)의, 처리 유닛(21a 내지 21c)이 접속된 3변 이외의 변 중 2변에 접속된다. 로드 로크실(26a 및 26b)은, 대응하는 게이트 밸브(G3 또는 G4)를 개방함으로써 반출입실(31)과 연통되고, 대응하는 게이트 밸브(G3 또는 G4)를 폐쇄함으로써 반출입실(31)로부터 차단된다. 또한, 대응하는 게이트 밸브(G5 또는 G6)를 개방함으로써 반송실(22)과 연통되고, 대응하는 게이트 밸브(G5 또는 G6)을 폐쇄함으로써 반송실(22)로부터 차단된다.
반출입실(31)의 내부에는 반출입 기구(35)가 설치되어 있다. 반출입 기구(35)는, 피처리 기판용 캐리어(C)에 대한 실리콘 기판(1)의 반출입을 행한다. 이와 함께, 오리엔터(33)에 대한 실리콘 기판(1)의 반출입 및 로드 로크실(26a 및 26b)에 대한 실리콘 기판(1)의 반출입을 행한다. 반출입 기구(35)는, 예를 들어 2개의 다관절 아암(36a 및 36b)을 갖고, 반출입실(31)의 길이 방향을 따라서 연장되는 레일(37) 상을 주행 가능하게 구성되어 있다. 다관절 아암(36a 및 36b)의 선단에는, 핸드(38a 및 38b)가 설치되어 있다. 실리콘 기판(1)은, 핸드(38a 또는 38b)에 적재되어, 상술한 실리콘 기판(1)의 반출입이 행해진다.
반송실(22)은, 진공 유지 가능한 구성, 예를 들어 진공 용기로서 구성되어 있다. 이러한 반송실(22)의 내부에는, 처리 유닛(21a 내지 21c), 및 로드 로크실(26a 및 26b) 상호간에 대하여 실리콘 기판(1)의 반송을 행하는 반송 기구(24)가 설치되어, 대기와는 차단된 상태에서 실리콘 기판(1)이 반송된다. 반송 기구(24)는, 반송실(22)의 대략 중앙에 배치되어 있다. 반송 기구(24)는, 회전 및 신축 가능한 트랜스퍼 아암을, 예를 들어 복수 개 갖는다. 본 예에서는, 예를 들어 2개의 트랜스퍼 아암(24a 및 24b)을 갖는다. 트랜스퍼 아암(24a 및 24b)의 선단에는, 홀더(25a 및 25b)가 설치되어 있다. 실리콘 기판(1)은, 홀더(25a 또는 25b)에 유지되어, 상술한 바와 같이, 처리 유닛(21a 내지 21c), 및 로드 로크실(26a, 26b) 상호간에 대한 실리콘 기판(1)의 반송이 행해진다.
제어부(104)는, 프로세스 컨트롤러(41), 유저 인터페이스(42) 및 기억부(43)를 포함하여 구성된다. 프로세스 컨트롤러(41)는, 마이크로프로세서(컴퓨터)로 이루어진다. 유저 인터페이스(42)는, 오퍼레이터가 처리 시스템(101)을 관리하기 위하여 커맨드의 입력 조작 등을 행하는 키보드나, 처리 시스템(101)의 가동 상황을 가시화하여 표시하는 디스플레이 등을 포함한다. 기억부(43)는, 처리 시스템(101)에서 실시되는 처리를, 프로세스 컨트롤러(41)의 제어로 실현하기 위한 제어 프로그램, 각종 데이터 및 처리 조건에 따라서 처리 시스템(101)에 처리를 실행시키기 위한 레시피가 저장된다. 레시피는, 기억부(43) 중 기억 매체에 기억된다. 기억 매체는 컴퓨터 판독 가능한 것으로, 예를 들어 하드 디스크이어도 되고, CD-ROM, DVD, 플래시 메모리 등의 가반성의 것이어도 된다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 통해 레시피를 적절히 전송시키도록 해도 된다. 임의의 레시피는 유저 인터페이스(42)로부터의 지시 등으로 기억부(43)로부터 호출되어, 프로세스 컨트롤러(41)에서 실행됨으로써, 프로세스 컨트롤러(41)의 제어하에, 상기 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법이, 실리콘 기판(1)에 대하여 실시된다.
또한, 금속 망간 퇴적 처리(공정 2) 후에 행하는 도 9의 공정 3에 나타낸 어닐링 처리는, 예를 들어 도 1의 공정 3, 또는 도 9의 공정 4에 나타낸 금속 퇴적 처리를 행하는 처리 유닛(21c)에서 행할 수 있다. 또한, 도 6에 도시한 바와 같이 공정 3이 구리(Cu) 퇴적 처리이었을 경우에, 필요에 따라서 실시되는 산화성 분위기에 의한 어닐링 처리(도 6 중의 공정 4)에 대해서도, 예를 들어 금속 퇴적 처리를 행하는 처리 유닛(21c)에서 행할 수 있다.
도 11은, 본 발명의 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템의 제1 시스템 구성예의 다른 예를 도시하는 평면도이다.
도 11에 도시한 바와 같이, 제1 시스템 구성예에서, 금속 퇴적 처리를 행하는 처리 유닛(21c)을, 처리 유닛(21c1), 처리 유닛(21c2)의 2개로 분할하는 것도 가능하다.
도 11에 도시하는 처리 유닛(21c1)은, 예를 들어 도 1 중의 공정 3의 일부를 행하는 금속 퇴적 처리 유닛으로서, 금속 망간막(3)이 성막된 실리콘 기판(1)에 대하여 도전성 금속, 예를 들어 루테늄 또는 코발트를 포함하는 막을 성막한다. 즉, 처리 유닛(21c1)에서는, 예를 들어 도 4에 도시한 공정 3a를 행한다.
또한, 처리 유닛(21c2)는, 예를 들어 도 1 중의 공정 3의 일부를 행하는 금속 퇴적 처리 유닛으로서, 루테늄 또는 코발트를 포함하는 막이 성막된 실리콘 기판(1)에 대하여 도전성 금속, 예를 들어 구리를 포함하는 막을 성막한다. 즉, 처리 유닛(21c2)에서는, 예를 들어 도 4에 도시한 공정 3b를 행한다.
이와 같이, 금속막으로서 복수 종류의 금속막을 성막하는 경우에는, 예를 들어 금속막의 종류마다 금속 퇴적 처리 유닛을 나누도록 해도 된다.
상기 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법은, 도 10 및 도 11에 도시하는 바와 같은 처리 시스템에 의해 실시할 수 있다.
<제2 시스템 구성예>
도 12는, 본 발명의 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템의 제2 시스템 구성예를 도시하는 평면도이다.
도 12에 도시한 바와 같이, 제2 처리 시스템(201)이, 제1 처리 시스템(101)과 다른 점은, 디가스 처리 유닛과 금속 망간 퇴적 처리 유닛을 1개의 처리 모듈로서 구성한 것에 있다. 이를 위해, 제2 처리 시스템(201)은, 디가스 처리(공정1) 및 금속 망간 퇴적 처리(공정2)를 행하는 처리 모듈로서 구성된 디가스 및 금속 망간 퇴적 처리 유닛(21e)과, 금속 퇴적 처리(공정 3)를 행하는 처리 모듈로서 구성된 금속 퇴적 처리 유닛(21c)의 2개를 구비하고 있다. 처리 유닛(21e)은 게이트 밸브(Ge)를 통해 반송실(22)에 접속되어 있다. 그 밖의 점에 대해서는, 제1 처리 시스템(101)과 거의 마찬가지이다.
처리 유닛(21e)에서의 처리의 일례로는, 디가스 처리(공정 1)와 금속 망간 퇴적 처리(공정 2)에서, 예를 들어 도시하지 않은 스테이지 히터(가열 기능을 갖는 기판 적재대)의 설정 온도는 바꾸지 않고, 처리 압력을 바꾼다. 구체적인 수치 예를 들면, 스테이지 히터의 설정 온도는 395℃로 고정하고, 디가스 처리(공정 1)에서는 실리콘 기판(1)을 수용한 처리실 내의 압력을 진공 압력(디가스 처리 중 계속해서 진공 배기함)으로 하고, 금속 망간 퇴적 처리(공정 2)에서는 처리실 내의 압력을 디가스 처리(공정 1)보다 높은 133Pa로 한다. 이렇게 처리 압력을 바꾸면, 디가스 처리(공정 1)에서는 실리콘 기판(1)의 온도를 약 270℃로, 금속 망간 퇴적 처리(공정 2)에서는 실리콘 기판(1)의 온도를 약 350℃로와 같이, 실리콘 기판(1)에 약 80℃의 온도 차를 둘 수 있다.
이와 같이, 처리 유닛(21e)에서는, 디가스 처리(공정 1)시의 처리실 내의 압력은 낮고, 금속 망간 퇴적 처리(공정 2)시의 처리실 내의 압력은, 공정 1보다 높게 한다. 이와 같은 구성을 구비함으로써, 스테이지 히터의 설정 온도를 바꾸지 않아도, 실리콘 기판(1)은, 공정 1보다 공정 2가 더 높은 온도로 가열할 수 있다. 이 때문에, 예를 들어 스테이지 히터의 설정 온도의 절환으로부터, 스테이지 히터의 온도가 안정될 때까지의 대기 시간을 삭감할 수 있다.
이러한 제2 처리 시스템(201)에 의하면, 공정 1과 공정 2를 하나의 처리 유닛(21e)에서 행하므로, 제1 처리 시스템(101)에 비해 공정 1을 행하는 처리 유닛(21a)에서 공정 2를 행하는 처리 유닛(21b)으로 실리콘 기판(1)을 반송하는 반송 시간을 삭감할 수 있다는 이점을 얻을 수 있다. 또한, 복수의 공정을 하나의 처리 유닛에서 행함으로써, 그에 따라 처리 모듈의 수를 저감시킬 수도 있다.
따라서, 제2 처리 시스템(201)은, 제1 처리 시스템(101)에 비해 전자 디바이스, 예를 들어 반도체 집적 회로 장치의 제조시에, 그 스루풋의 향상에 유리하다는 이점을 더 얻을 수 있다.
도 13은, 본 발명의 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법을 실시하는 것이 가능한 처리 시스템의 제2 시스템 구성예의 다른 예를 도시하는 평면도이다.
제2 시스템 구성예에서, 도 13에 도시한 바와 같이, 처리 유닛(21e) 및 처리 유닛(21c)을 각각, 처리 유닛(21e1, 21e2) 및 처리 유닛(21c1, 21c2)과 같이, 예를 들어 2개로 늘려, 하나의 처리 시스템(201)에 구비하도록 하면, 스루풋을 배로 향상시킬 수도 있다.
상기 제1, 제2 실시 형태에 따른 망간 함유막의 형성 방법은, 도 12 및 도 13에 도시한 바와 같은 처리 시스템에 의해서도 실시할 수 있다.
이상, 본 발명을 제1 내지 제3 실시 형태에 따라서 설명했지만, 본 발명은 상기 제1 내지 제3 실시 형태에 한정되는 것은 아니며, 발명의 취지를 일탈하지 않는 범위에서 적절히 변형되는 것이 가능하다.
예를 들어, 망간 실리케이트 등으로 이루어지는 막이 형성되는 피처리체로서, 반도체 기판(반도체 웨이퍼), 예를 들어 실리콘 기판을 예시했지만, 피처리체는 실리콘 기판에 한정되는 것이 아니라, 태양 전지나 FPD의 제조에 이용되는 유리 기판이어도 된다.
또한, 망간 실리케이트막에 한하지 않고, 실리케이트를 형성할 수 있는 원소(예를 들어, Mg, Al, Ca, Ti, V, Fe, Co, Ni, Sr, Y, Zr, Ba, Hf, Ta를 들 수 있음)에 대하여 본 발명을 적용해도 되는 것은 물론이다.
1 : 실리콘 기판 2 : 실리콘 함유 산화물막
3 : 금속 망간막 4 : 계면층
5 : 금속막 6 : 망간 산화물막
7 : 망간 함유막 21a : 디가스 처리 유닛
21b : 금속 망간 퇴적 처리 유닛 21c : 금속 퇴적 처리 유닛
21e : 디가스 및 금속 망간 퇴적 처리 유닛

Claims (32)

  1. 실리콘과 산소를 포함하는 하지 위에 망간 함유막을 형성하는 망간 함유막의 형성 방법으로서,
    (1) 실리콘과 산소를 포함하는 하지가 형성된 피처리체를 열처리하여, 상기 하지를 디가스 처리하는 공정과,
    (2) 망간 화합물을 포함하는 가스를 사용하여, 상기 디가스 처리된 상기 하지 위에 화학적 성장에 의해 금속 망간막을 성막하는 공정을 포함하고,
    상기 (2) 공정에서의 성막 온도를, 상기 (1) 공정에서의 디가스 처리 온도보다 높게 하고,
    상기 (2) 공정에서 환원성 반응 가스를 더 도입하고,
    상기 하지와의 계면에 형성된 망간 실리케이트 및 망간 산화물 중 적어도 하나의 막으로 이루어지는 계면층과 상기 계면층 위의 금속 망간막으로 이루어지는 망간 함유막을 형성하는 망간 함유막의 형성 방법.
  2. 실리콘과 산소를 포함하는 하지 위에 망간 함유막을 형성하는 망간 함유막의 형성 방법으로서,
    (1) 실리콘과 산소를 포함하는 하지가 형성된 피처리체를 열처리하여, 상기 하지를 디가스 처리하는 공정과,
    (2) 망간 화합물을 포함하는 가스를 사용하여, 상기 디가스 처리된 상기 하지 위에 화학적 성장에 의해 금속 망간막을 성막하는 공정을 포함하고,
    상기 (2) 공정에서의 성막 온도를, 상기 (1) 공정에서의 디가스 처리 온도보다 높게 하고,
    상기 (2) 공정에서 환원성 반응 가스를 더 도입하여, 상기 환원성 반응 가스의 양을 제어하고,
    상기 하지와의 계면에 형성된 망간 실리케이트 및 망간 산화물 중 적어도 하나의 막으로 이루어지는 계면층과 상기 계면층 위의 금속 망간막으로 이루어지는 망간 함유막을 형성함과 함께, 상기 계면층의 막 두께를 제어하는 망간 함유막의 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 (2) 공정 후,
    (3) 환원성 분위기 중에서, 상기 금속 망간막이 성막된 상기 하지를 어닐링하는 공정을 더 포함하는 망간 함유막의 형성 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 환원성 반응 가스는 수소 가스, 일산화탄소(CO) 가스, 알데히드(R-CHO) 가스, 카르복실산(R-COOH) 가스(단, 상기 R은, -CnH2n +1(n은 0 이상의 정수)로 기술되는 작용기) 중 어느 하나 또는 복수로부터 선택되는 망간 함유막의 형성 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 (2) 공정에서의 성막 온도를 망간 산화물이 실리케이트화될 수 있는 온도 이상으로 하는 망간 함유막의 형성 방법.
  6. 실리콘과 산소를 포함하는 하지 위에 망간 함유막을 형성하는 망간 함유막의 형성 방법으로서,
    (1) 실리콘과 산소를 포함하는 하지가 형성된 피처리체를 열처리하여, 상기 하지를 디가스 처리하는 공정과,
    (2) 망간 화합물을 포함하는 가스를 사용하여, 상기 디가스 처리된 상기 하지 위에 화학적 성장에 의해 금속 망간막을 성막하는 공정과,
    (3) 환원성 가스를 공급하여 형성된 환원성 분위기 중에서, 상기 금속 망간막이 성막된 상기 하지를 어닐링하는 공정을 포함하고,
    상기 (2) 공정에서의 성막 온도를 상기 (1) 공정에서의 디가스 처리 온도보다 높게 하고,
    상기 (3) 공정에서의 어닐링 처리의 온도를 망간 산화물이 실리케이트화될 수 있는 온도로 하고,
    상기 하지와의 계면에 형성된 망간 실리케이트 및 망간 산화물 중 적어도 하나의 막으로 이루어지는 계면층과 상기 계면층 위의 금속 망간막으로 이루어지는 망간 함유막을 형성하는 망간 함유막의 형성 방법.
  7. 제6항에 있어서,
    상기 환원성 가스는 수소 가스, 일산화탄소(CO) 가스, 알데히드(R-CHO) 가스, 카르복실산(R-COOH) 가스(단, 상기 R은, -CnH2n +1(n은 0 이상의 정수)로 기술되는 작용기)중 어느 하나 또는 복수로부터 선택되는 망간 함유막의 형성 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 (3) 공정에서의 상기 어닐링 처리의 온도를 상기 망간 산화물이 실리케이트화될 수 있는 온도 이상으로 하는 망간 함유막의 형성 방법.
  9. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 하지에는 상기 실리콘 및 상기 산소 외에, 물 또는 수소가 포함되어 있는 망간 함유막의 형성 방법.
  10. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 (2) 공정에서의 성막 온도는, 상기 망간 화합물 가스가 열분해하는 열분해 온도 이상으로 하는 망간 함유막의 형성 방법.
  11. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 계면층의 적어도 일부는, 상기 하지측에 형성되는 망간 함유막의 형성 방법.
  12. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 망간 화합물을 포함하는 가스는 시클로펜타디에닐계 망간 화합물 가스, 카르보닐계 망간 화합물 가스, 베타 디케톤계 망간 화합물 가스, 아미디네이트계 망간 화합물 가스, 아미드아미노알칸계 망간 화합물 가스 중 어느 하나 또는 복수로부터 선택되는 망간 함유막의 형성 방법.
  13. 제12항에 있어서,
    상기 시클로펜타디에닐계 망간 화합물 가스는,
    화학식 Mn(RC5H4)2(단, 상기 R은, -CnH2n +1(n은 0 이상의 정수)로 기술되는 작용기)로 표현되는 망간 화합물 가스인 망간 함유막의 형성 방법.
  14. 제12항에 있어서,
    상기 카르보닐계 망간 화합물 가스는,
    Mn2(CO)10, (CH3C5H4)Mn(CO)3, (C5H5)Mn(CO)3, (CH3)Mn(CO)5, 3-(t-BuAllyl)Mn(CO)4 중 어느 하나인 망간 함유막의 형성 방법.
  15. 제12항에 있어서,
    상기 베타 디케톤계 망간 화합물 가스는,
    Mn(C11H19O2)2, Mn(C11H19O2)3, Mn(C5H7O2)2, Mn(C5H7O2)3, Mn(C5HF6O2)2, Mn(C5HF6O2)3 중 어느 하나인 망간 함유막의 형성 방법.
  16. 제12항에 있어서,
    상기 아미디네이트계 망간 화합물 가스는,
    화학식 Mn(R1N-CR3-NR2)2(단, 상기 R1, R2, R3은, -CnH2n +1(n은 0 이상의 정수)로 기술되는 작용기)로 표현되는 망간 화합물 가스인 망간 함유막의 형성 방법.
  17. 제12항에 있어서,
    상기 아미드아미노알칸계 망간 화합물 가스는,
    화학식 Mn(R1N-Z-NR2 2)2(단, 상기 R1, R2는, -CnH2n +1(n은 0 이상의 정수)로 기술되는 작용기, 상기 Z는 -CnH2n-(n은 0 이상의 정수)로 기술되는 작용기)로 표현되는 망간 화합물 가스인 망간 함유막의 형성 방법.
  18. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 (2)의 공정에서 성막된 상기 금속 망간막 위에, 금속막을 더 성막하는 공정을 구비하는 망간 함유막의 형성 방법.
  19. 제18항에 있어서,
    상기 금속막은, 상기 금속 망간막이 성막된 상기 피처리체를 가열하여, 상기 금속막을 리플로우시키면서 성막되는 망간 함유막의 형성 방법.
  20. 제18항에 있어서,
    상기 금속막이 성막된 상기 피처리체를, 환원성 분위기 중에서 어닐링하는 공정을 더 포함하는 망간 함유막의 형성 방법.
  21. 제18항에 있어서,
    상기 금속막은, 구리를 포함하는 망간 함유막의 형성 방법.
  22. 실리콘 및 산소를 포함하는 하지와의 계면에 형성된 망간 실리케이트 및 망간 산화물 중 적어도 하나의 막으로 이루어지는 계면층을 포함하는 전자 디바이스를 제조하는 전자 디바이스의 제조 방법으로서,
    상기 망간 실리케이트 및 망간 산화물 중 적어도 하나의 막으로 이루어지는 계면층을, 제1항, 제2항 및 제6항 중 어느 한 항에 기재된 망간 함유막의 형성 방법에 의해 형성하는 전자 디바이스의 제조 방법.
  23. 제22항에 있어서,
    상기 망간 실리케이트 및 망간 산화물 중 적어도 하나의 막으로 이루어지는 계면층이, 도전성 금속 배선과 상기 하지로서의 층간 절연막과의 사이에 형성된 상기 도전성 금속 배선에 포함되는 금속의 확산을 억제하는 배리어막인 전자 디바이스의 제조 방법.
  24. 제23항에 있어서,
    상기 도전성 금속 배선을 구성하는 도전성 금속이, 구리, 루테늄, 코발트로 이루어지는 군에서 선택되는 1개 이상의 원소를 포함하는 전자 디바이스의 제조 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 실리콘과 산소를 포함하는 하지 위에 망간 함유막을 형성하는 망간 함유막을 형성하는 처리 시스템으로서,
    실리콘과 산소를 포함하는 하지를 가진 피처리체에 대하여 디가스 처리를 하는 디가스 처리 유닛과,
    상기 디가스 처리된 상기 피처리체에 대하여 금속 망간을 퇴적하여, 금속 망간막을 성막하는 금속 망간 퇴적 처리 유닛과,
    상기 금속 망간 퇴적 처리된 상기 피처리체에 대하여 금속을 퇴적하여, 금속막을 성막하는 금속 퇴적 처리 유닛을 구비하고,
    상기 하지와의 계면에 형성된 망간 실리케이트 및 망간 산화물 중 적어도 하나의 막으로 이루어지는 계면층과 상기 계면층 위의 금속 망간막으로 이루어지는 망간 함유막을 제1항, 제2항 및 제6항 중 어느 한 항에 기재된 망간 함유막의 형성 방법에 의해 형성하는 처리 시스템.
  29. 제28항에 있어서,
    퇴적되는 상기 금속이 복수 종류 있을 때, 상기 금속 퇴적 처리 유닛은, 상기 퇴적되는 상기 금속의 종류마다 복수로 분할되어 있는 처리 시스템.
  30. 제28항에 있어서,
    상기 디가스 처리 유닛과, 상기 금속 망간 퇴적 처리 유닛이, 1개의 디가스 및 금속 망간 퇴적 처리 유닛으로서 구성되어 있는 처리 시스템.
  31. 제30항에 있어서,
    상기 디가스 및 금속 망간 퇴적 처리 유닛은, 상기 디가스 처리와 상기 금속 망간 퇴적 처리에서 설정 온도는 바꾸지 않고 처리 압력을 바꾸어, 상기 디가스 처리에서의 상기 피처리체의 온도와, 상기 금속 망간 퇴적 처리에서의 상기 피처리체의 온도에 온도 차를 두는 처리 시스템.
  32. 제30항에 있어서,
    상기 디가스 및 금속 망간 퇴적 처리 유닛 및 상기 금속 퇴적 처리 유닛을 각각 복수 구비하고 있는 처리 시스템.
KR1020130161197A 2012-12-27 2013-12-23 망간 함유막의 형성 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스 KR101757021B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012285441A JP6030439B2 (ja) 2012-12-27 2012-12-27 マンガン含有膜の形成方法、処理システム、および電子デバイスの製造方法
JPJP-P-2012-285441 2012-12-27

Publications (2)

Publication Number Publication Date
KR20140085329A KR20140085329A (ko) 2014-07-07
KR101757021B1 true KR101757021B1 (ko) 2017-07-11

Family

ID=51016250

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130161197A KR101757021B1 (ko) 2012-12-27 2013-12-23 망간 함유막의 형성 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스

Country Status (4)

Country Link
US (1) US9153481B2 (ko)
JP (1) JP6030439B2 (ko)
KR (1) KR101757021B1 (ko)
TW (1) TWI595108B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014141739A (ja) * 2012-12-27 2014-08-07 Tokyo Electron Ltd 金属マンガン膜の成膜方法、処理システム、電子デバイスの製造方法および電子デバイス
JP6030439B2 (ja) * 2012-12-27 2016-11-24 東京エレクトロン株式会社 マンガン含有膜の形成方法、処理システム、および電子デバイスの製造方法
US10043709B2 (en) * 2014-11-07 2018-08-07 Applied Materials, Inc. Methods for thermally forming a selective cobalt layer
US9728502B2 (en) * 2014-11-10 2017-08-08 Samsung Electronics Co., Ltd. Metal oxysilicate diffusion barriers for damascene metallization with low RC delays and methods for forming the same
US10446496B2 (en) * 2016-02-17 2019-10-15 International Business Machines Corporation Self-forming barrier for cobalt interconnects
US10079208B2 (en) * 2016-07-28 2018-09-18 Globalfoundries Inc. IC structure with interface liner and methods of forming same
US10049974B2 (en) 2016-08-30 2018-08-14 International Business Machines Corporation Metal silicate spacers for fully aligned vias
CN113088902B (zh) * 2021-04-12 2022-07-05 贵州大学 一种在原料氧化情况下制备单一相高锰硅薄膜的工艺方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023706A (ja) 2009-06-17 2011-02-03 Tokyo Electron Ltd 金属酸化物膜の形成方法及び成膜装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4236201B2 (ja) 2005-08-30 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4529880B2 (ja) * 2005-11-21 2010-08-25 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2007308789A (ja) * 2006-04-19 2007-11-29 Tokyo Electron Ltd 成膜装置及び成膜方法
US20080054466A1 (en) * 2006-08-31 2008-03-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
JP4740083B2 (ja) * 2006-10-05 2011-08-03 株式会社東芝 半導体装置、およびその製造方法
TWI325617B (en) 2006-12-18 2010-06-01 Chipmos Technologies Inc Chip package and method of manufacturing the same
CN102132398B (zh) 2008-03-21 2015-01-28 哈佛学院院长等 用于互连的自对准阻挡层
JP5417754B2 (ja) * 2008-07-11 2014-02-19 東京エレクトロン株式会社 成膜方法及び処理システム
JP5530118B2 (ja) * 2009-04-08 2014-06-25 東京エレクトロン株式会社 酸化マンガン膜の形成方法、半導体装置の製造方法および半導体装置
AU2010310750B2 (en) * 2009-10-23 2015-02-26 President And Fellows Of Harvard College Self-aligned barrier and capping layers for interconnects
US9926639B2 (en) * 2010-07-16 2018-03-27 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
US20120141667A1 (en) * 2010-07-16 2012-06-07 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
CN103313993A (zh) * 2010-11-02 2013-09-18 宇部兴产株式会社 (酰胺氨基烷烃)金属化合物及使用所述金属化合物制备含金属的薄膜的方法
JP6030439B2 (ja) * 2012-12-27 2016-11-24 東京エレクトロン株式会社 マンガン含有膜の形成方法、処理システム、および電子デバイスの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023706A (ja) 2009-06-17 2011-02-03 Tokyo Electron Ltd 金属酸化物膜の形成方法及び成膜装置

Also Published As

Publication number Publication date
US20140183742A1 (en) 2014-07-03
TW201441405A (zh) 2014-11-01
TWI595108B (zh) 2017-08-11
US9153481B2 (en) 2015-10-06
JP2014125674A (ja) 2014-07-07
KR20140085329A (ko) 2014-07-07
JP6030439B2 (ja) 2016-11-24

Similar Documents

Publication Publication Date Title
KR101757021B1 (ko) 망간 함유막의 형성 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스
KR20140085330A (ko) 금속 망간막의 성막 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스
US11587829B2 (en) Doping control of metal nitride films
KR101692170B1 (ko) 반도체 장치의 제조 방법
KR101358114B1 (ko) 산화 망간막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치
KR102189781B1 (ko) 망간 및 망간 니트라이드들의 증착 방법들
KR20190101497A (ko) 루테늄 도핑에 의한 증진된 코발트 내응집성 및 갭 충전 성능
KR20230026514A (ko) 루테늄 라이너로 구리 전자 이동을 개선하기 위한 도핑된 선택적 금속 캡
US20140084466A1 (en) Manganese silicate film forming method, processing system, semiconductor device manufacturing method and semiconductor device
KR20140143095A (ko) 산화 망간막의 형성 방법
KR20150005533A (ko) 반도체 장치의 제조 방법, 반도체 장치, 반도체 제조 장치
JP2008244298A (ja) 金属膜の成膜方法、多層配線構造の形成方法、半導体装置の製造方法、成膜装置
JP2012009788A (ja) 成膜方法及び処理システム
US9916975B2 (en) Precursors of manganese and manganese-based compounds for copper diffusion barrier layers and methods of use
US11270911B2 (en) Doping of metal barrier layers
US20230070489A1 (en) Doped tantalum-containing barrier films
US20240006235A1 (en) Composite barrier layers

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant