KR100952685B1 - 반도체 장치의 제조 방법, 반도체 제조 장치 및 기억 매체 - Google Patents

반도체 장치의 제조 방법, 반도체 제조 장치 및 기억 매체 Download PDF

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Abstract

절연막의 오목부를 따라 성막한 구리 및 첨가 금속의 합금막을 이용하여 배리어 막과 구리 막을 형성하고, 그 후, 구리 배선을 매립함에 있어서, 상기 구리 막의 산화를 억제하고, 또한 배선 저항의 상승을 억제하는 기술을 제공하는 것이다.
구리에 첨가 금속을 첨가한 합금막을 기판 표면의 층간 절연막의 오목부의 벽면을 따라 형성하는 공정과, 또한 상기 첨가 금속과 층간 절연막의 구성 원소와의 화합물로 이루어지는 배리어 층을 형성하고, 또한 잉여 첨가 금속을 합금막의 표면으로 석출(析出)시키기 위해, 유기산, 유기산 무수물 또는 케톤 류를 포함하는 분위기에서 기판을 가열하는 공정과, 오목부에 구리를 매립하는 공정을 포함하도록 반도체 장치의 제조 방법을 실시한다. 유기산, 유기산 무수물 또는 케톤 류는 구리에 대해 환원성을 가지므로, 합금막에 포함되는 구리의 산화를 억제하면서, 첨가 금속과 절연막 중의 구성 원소와의 화합물로 이루어지는 배리어 층을 형성할 수 있다.

Description

반도체 장치의 제조 방법, 반도체 제조 장치 및 기억 매체{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, SIMICONDUCTOR MANUFACTURING APPARATUS AND STORAGE MEDIUM FOR EXECUTING THE METHOD}
본 발명은, 절연막에 오목부를 형성한 후에 구리를 매립하여 구리 배선을 형성하기 위한 반도체 장치의 제조 방법, 반도체 제조 장치 및 상기 방법을 실행하는 컴퓨터 프로그램을 저장한 기억 매체에 관한 것이다.
반도체 장치의 다층 배선 구조는 층간 절연막 안에 금속 배선을 매립함으로써 형성되지만, 이 금속 배선의 재료로는 일렉트로 마이그레이션(electro migration)이 작고, 또한 저(低)저항인 것 등의 이유로 Cu(구리)가 사용되며, 그 형성 프로세스로는 다마신(damascene) 공정이 일반적으로 되어 있다.
상기 다마신 공정에서는, 층간 절연막에 층 내에 배열되는 배선을 매립하기 위한 트렌치와, 상하의 배선을 접속하는 접속 배선을 매립하기 위한 비아 홀을 형성하고, 이들 오목부에 CVD 또는 전해 도금법 등에 의해 Cu가 매립된다. 그리고 CVD법을 이용하는 경우에는 Cu의 매립을 양호하게 행하기 위해 매우 얇은 Cu 시드 층(seed layer)을 오목부의 내면을 따라 형성하고, 또한 전해 도금법을 이용하는 경우에도, 전극이 되는 Cu 시드 층을 형성하는 것이 필요하다. 또한, Cu는 절연막 안으로 확산되기 쉬우므로, 오목부에 예를 들면 Ta / TaN의 적층체로 이루어지는 배리어 막을 형성할 필요가 있으며, 따라서 오목부의 표면에는 예를 들면 스퍼터링 법에 의해 배리어 막과 Cu 시드 막이 형성된다.
그런데 배선 패턴의 미세화가 점점 진행되고, 그러한 상황 하에서 배리어 막과 시드 층을 별도로 성막하므로, 양자에 대해 보다 발전된 박막화가 요구되고 있다. 그러나, 종래의 배리어 막의 제조법에서는, 배리어 막을 높은 균일성을 가지고 형성하는 것이 곤란하며, 배리어 성에 대한 신뢰성 또는 시드 층과의 계면의 밀착성 등이 문제가 되고 있다.
이러한 배경으로부터, 특허 문헌 1에는 Cu와 첨가 금속, 예를 들면 Mn(망간)과의 합금막을 절연막의 오목부의 표면을 따라 성막하고, 이어서 어닐링을 행함으로써 배리어 막을 형성하는 방법이 기재되어 있다. 구체적으로 기술하면, 상기 어닐링을 행함으로써, 합금 내의 Mn이 Cu로부터 배출되도록 이동함으로써 일부의 Mn은 층간 절연막의 표면부로 확산되고, 층간 절연막의 구성 원소인 O 또는 Si와 반응하여, 그 결과, 매우 안정적인 화합물인 산화물 MnOx(x는 자연수) 또는 MnSixOy (x, y는 자연수) 등의 배리어 막이 자기 정합적으로 형성되며, 또한 합금막의 표면측(층간 절연막과 반대측)으로 Mn이 이동하여 시드 층이 되는 Cu 막이 형성된다. 이와 같이 형성된 자기 형성 배리어 막은 균일하고 매우 얇아지므로 상술한 과제의 해결에 공헌한다.
그러나 특허 문헌 1에서, 오목부에 합금막을 형성한 후의 어닐링을 행함에 있어서, 어떠한 분위기에서 행할지는 기재되어 있지 않다. 또한, 특허 문헌 1에는 구리를 매립한 후, 산소를 포함하는 분위기에서 어닐링을 행하는 것이 기재되어 있으나, 이러한 어닐링을 행하면 합금막 및 매립된 Cu가 산화되므로, 배선의 비 저항이 상승하고 수율이 저하될 우려가 있다.
[특허 문헌 1] 일본 특허 공개 제2005-277390호 공보：단락 [0018] ~ [0020], 단락 [0042] ~ 단락 [0044], 도 1, 도 7 등)
본 발명은 이러한 사정에 기초하여 이루어진 것으로서, 그 목적은, 절연막의 오목부를 따라 성막한 구리 및 첨가 금속의 합금막을 이용하여 배리어 막과 구리 막을 형성하고, 그 후, 구리 배선을 매립함에 있어서, 상기 구리 막의 산화를 억제하고, 또한 배선 저항의 상승을 억제할 수 있는 반도체 제조 장치, 반도체 장치의 제조 방법 및 상기 방법을 실시하는 프로그램을 저장한 기억 매체를 제공하는 것에 있다.
본 발명의 반도체 장치의 제조 방법은, 구리에 첨가 금속을 첨가한 합금막을 기판 표면의 층간 절연막의 오목부의 벽면을 따라 형성하는 공정과, 이어서, 상기 첨가 금속과 층간 절연막의 구성 원소와의 화합물로 이루어지는 배리어 층을 형성하고, 또한 잉여 첨가 금속을 합금막의 표면으로 석출시키기 위해, 유기산, 유기산 무수물 또는 케톤 류를 포함하는 분위기에서 기판을 가열하는 공정과, 상기 기판의 가열 후, 오목부에 구리를 매립하는 공정을 포함하는 것을 특징으로 한다. 또한, 여기서 말하는 합금막에는 구리 막과 첨가 금속의 막이 적층된 것도 포함된다.
상기 방법은, 예를 들면 상기 기판의 가열 후, 구리를 매립하기 전에 상기 합금막의 표면으로 석출한 잉여 첨가 금속을 제거하는 공정을 더 포함하고 있어도 좋고, 또한 상기 첨가 금속은, 예를 들면 Mn, Ti, Al, Nb, Cr, Ⅴ, Y, Tc 및 Re로부터 선택된 금속이다.
상기 유기산은, 예를 들면 카르본산이며, 이 경우 예를 들면 포름산이다. 상기 유기산 무수물은, 예를 들면 카르본산 무수물이며, 이 경우 예를 들면 무수 초산이다. 기판을 가열하는 공정에 있어서는, 기판은 예를 들면 200℃ ~ 500℃로 가열되고, 예를 들면 기판은 400℃ ~ 500℃로 가열된다.
본 발명의 반도체 제조 장치는, 표면에 오목부를 구비한 층간 절연막이 형성된 기판을 재치하는 제 1 재치부가 내부에 마련된 제 1 처리 용기 및 구리에 첨가 금속을 첨가한 합금막을 상기 오목부의 벽면을 따라 형성하는 합금막 형성 수단을 구비한 성막부와, 기판을 재치하는 제 2 재치부가 내부에 마련된 제 2 처리 용기, 상기 제 2 처리 용기 내로 유기산, 유기산 무수물 또는 케톤 류를 포함하는 분위기를 형성하는 분위기 형성 수단 및 제 2 재치부에 재치된 기판을 가열하는 가열 수단을 구비한 가열 처리부와, 상기 성막부와 가열 처리부의 사이에서 기판을 전달하는 기판 반송 수단을 구비한 것을 특징으로 한다.
상기 장치는, 기판을 수납한 캐리어가 재치되고, 이 캐리어 내의 기판의 로드, 언로드가 행해지는 로더 모듈과, 이 로더 모듈을 거쳐 기판이 반입되는 진공 분위기의 반송실을 구비하고, 상기 제 1 처리 용기 및 제 2 처리 용기가 상기 반송실에 기밀(氣密)하게 접속되고, 상기 반송 수단이 상기 반송실에 마련되어 있어도 좋고, 성막부와 가열 처리부 간의 반송은 예를 들면 대기 분위기에서 행해진다.
본 발명의 기억 매체는, 기판에 대해 처리를 행하는 반도체 제조 장치에 이용되며, 컴퓨터 상에서 작동하는 컴퓨터 프로그램을 저장한 기억 매체로서, 상기 컴퓨터 프로그램은 전술한 반도체 장치의 제조 방법을 실시하도록 단계군이 포함되 어 있는 것을 특징으로 한다.
본 발명은, 절연막의 오목부의 표면을 따라 형성된 구리와 첨가 금속과의 합금막을 유기산, 유기산 무수물 또는 케톤 류를 포함하는 분위기에서 가열 처리하고 있다. 유기산, 유기산 무수물 및 케톤 류는 구리에 대해 환원성을 가지므로, 합금막에 포함되는 구리의 산화를 억제하면서, 첨가 금속과 절연막 중의 구성 원소와의 화합물로 이루어지는 배리어 층을 형성하며, 또한, 합금막의 표면측으로 첨가 금속을 석출시킬 수 있다. 그 결과로서, 오목부에 Cu를 매립하여 배선을 형성한 때에 그 배선 저항의 상승을 억제할 수 있고, 또한 이 배선을 이용하여 형성되는 반도체 디바이스의 수율의 저하를 억제할 수 있다.
최초로, 본 발명의 반도체 제조 장치를 포함하는 클린 룸 내의 기판 처리 시스템에 대하여 도 1을 참조하면서 설명한다. 보다 상세하게는 후술하겠으나, 이 기판 처리 시스템(1)은 기판인 반도체 웨이퍼(이하, 웨이퍼라고 함)(W)의 표면에 배선을 형성하는 시스템이다. 도 1 중에서 2는 본 발명의 실시예의 일례인 반도체 제조 장치이며, 멀티 챔버 시스템을 이루고 진공 분위기에서 웨이퍼(W)에 처리를 행하는 장치이다. 반도체 제조 장치(2)는 웨이퍼(W)에 Cu(구리)와 첨가 금속인 Mn(망간)으로 이루어지는 합금을 성막하는 CuMn 스퍼터 모듈(3)과, CuMn 합금이 성막된 웨이퍼(W)를 포름산 분위기에서 어닐링 처리하여 자기 형성 배리어 막을 형성하는 포름산 처리 모듈(5)를 포함하고 있다. 반도체 제조 장치(2)의 구성에 대하여 이후 상세하게 설명한다.
도면 중에서 11은 Mn 제거 장치이며, 웨이퍼(W)를 예를 들면 염산 등의 Mn을 용해시키는 용액에 침지(浸漬)시켜, 그 표면의 Mn을 제거하는 습식 세정을 행한다. 또한, 도면 중의 12는 전해 도금 장치이며, 배선을 구성하는 Cu를 웨이퍼(W)에 성막한다. 도면 중의 13은 CMP(Chemical Mechanical Polishing) 장치이다.
도면 1 중에서 14는, 클린 룸 내에서 웨이퍼(W)를 복수, 예를 들면 25매 포함한 캐리어(15)를 반송하는 자동 반송 로봇이며, 도 1 중에서 화살표로 나타낸 바와 같이, 반도체 제조 장치(2) → Mn 제거 장치(11) → 전해 도금 장치(12) → CMP 장치(13)의 순으로 캐리어(15)를 반송한다. 이 캐리어(15)는 후프(FOUP:Front Opening Unified Pod)라고 불리우며, 그 내부가 예를 들면 대기 분위기에 의해 구성된 밀폐형의 캐리어이다.
기판 처리 시스템(1)은 각 장치마다 작동을 제어하기 위한 하위 컴퓨터를 구비하고 있으며, 또한, 각 하위 컴퓨터를 통제하는 제어부(16)의 일부를 이루는 호스트 컴퓨터가 마련되어 있다. 제어부(16)는 프로그램, 메모리, CPU로 이루어지는 데이터 처리부 등을 구비하고 있다. 호스트 컴퓨터에 저장된 프로그램은, 각 장치 사이에서 캐리어(15)를 반송하기 위한 반송 시퀀스 프로그램으로서 구성되고, 하위 컴퓨터에는 캐리어(15) 중의 웨이퍼(W)에 대해 전술한 바처럼 처리를 행하고, 웨이퍼(W)에 후술할 배선 부분을 형성하기 위한 프로그램이 저장되어 있다.
도면 중에서 a ~ e로 도시한 바와 같이, 호스트 컴퓨터에 저장된 프로그램에 의해 제어부(16)가 기판 처리 시스템을 구성하는 각 장치로 제어 신호를 송신하고, 그 제어 신호를 수신한 각 장치의 하위 컴퓨터가 각각의 장치의 각 부의 작동을 제어한다. 상기 프로그램은, 예를 들면 플렉서블 디스크, 컴팩트 디스크, MO(광 자기 디스크) 등에 의해 구성되는 기억 매체(17)에 저장되어 제어부(16)에 인스톨된다.
이어서, 상기 반도체 제조 장치(2)의 구성에 대하여 도 2를 참조하면서 설명한다. 반도체 제조 장치(2)는, 기판의 로드 및 언로드를 행하는 로더 모듈을 구성하는 제 1 반송실(21)과, 로드록 실(22, 23)과, 진공 반송실 모듈인 제 2 반송실(24)을 구비하고 있다. 제 1 반송실(21)의 정면 벽에는, 상기 밀폐형의 캐리어(15)가 접속되어 캐리어(15)의 덮개와 함께 개폐되는 게이트 도어(GT)가 설치되어 있다. 그리고 제 2 반송실(24)에는 CuMn 스퍼터 모듈(3, 3) 및 포름산 처리 모듈(5, 5)이 기밀하게 접속되어 있다.
또한, 제 1 반송실(21)의 측면에는 얼라인먼트 실(25)이 마련되어 있다. 로드록 실(22, 23)에는 도시하지 않은 진공 펌프와 누설 밸브가 설치되어 있고, 대기 분위기와 진공 분위기를 전환할 수 있도록 구성되어 있다. 즉, 제 1 반송실(21) 및 제 2 반송실(24)의 분위기가 각각 대기 분위기 및 진공 분위기로 유지되고 있으므로, 로드록 실(22, 23)은 각각의 반송실 사이에서 웨이퍼(W)를 반송할 때 분위기를 조정하기 위한 것이다. 또한, 도면 중의 G는, 로드록 실(22, 23)과 제 1 반송실(21) 또는 제 2 반송실(24)과의 사이, 또는 제 2 반송실(24)과 상기 모듈(3 또는 5)과의 사이를 구획하는 게이트 밸브(구획 밸브)이다.
제 1 반송실(21) 및 제 2 반송실(24)에는 각각 제 1 반송 수단(26) 및 제 2 반송 수단(27)이 마련되어 있다. 제 1 반송 수단(26)은, 캐리어(15)와 로드록 실(22, 23)의 사이 및 제 1 반송실(21)과 얼라인먼트 실(25)의 사이에서 웨이퍼(W)의 전달을 행하기 위한 반송 암이다. 제 2 반송 수단(27)은, 로드록 실(22, 23)과 CuMn 스퍼터 모듈(3), 포름산 처리 모듈(5)의 사이에서 웨이퍼(W)의 전달을 행하기 위한 반송 암이다.
이어서, 반도체 제조 장치(2)에 포함되는 CuMn 스퍼터 모듈(3)의 구성을 도 3에 도시하여 설명한다. 이 스퍼터 모듈(3)은 ICP(Inductively Coupled Plasma)형 플라즈마 스퍼터 모듈이라고 불리는 것이며, 예를 들면 알루미늄(Al) 등에 의해 원통체(圓筒體) 형상으로 성형된 처리 용기(31)를 갖고 있다. 처리 용기(31)는 접지되고, 그 저부(底部)에는 배기구(32)가 마련되어 있으며, 스로틀 밸브(throttle valve)(33a)를 거쳐 진공 펌프(33b)에 의해 처리 용기(31) 안이 소정의 압력으로 진공 배기된다. 또한, 처리 용기(31)의 저부에는, 이 처리 용기(31) 안으로 필요로 하는 소정의 가스를 도입하는 가스 도입 수단으로서, 예를 들면 가스 도입구(34)가 마련된다. 이 가스 도입구(34)로부터는, 플라즈마 가스로서 예를 들면 Ar 가스와 그 밖의 필요한 가스가, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(35)를 통해 공급된다.
이 처리 용기(31) 내에는, 예를 들면 Al로 이루어지는 재치대(36)가 설치되고, 재치대(36)의 상면에는 웨이퍼(W)를 흡착하여 유지하는 정전(靜電) 척(37)이 설치되어 있다. 도면 중의 37a는 웨이퍼(W)와 재치대(36)의 열 전도성을 향상시키는 열 전도 가스의 유통로이다. 또한, 도면 중의 36a는 웨이퍼(W) 냉각용의 냉매가 유통하는 순환로이며, 이 냉매는 재치대(36)를 지지하는 지주(支柱)(38) 내의 도시 하지 않은 유로를 거쳐 공급 및 배출된다. 지주(38)는 도시하지 않은 승강 기구에 의해 승강 가능하게 구성되어 있고, 이로 인해 재치대(36)가 승강할 수 있다. 도면 중의 38a는 지주(38)를 둘러싼 신축 가능한 벨로우즈이며, 처리 용기(31) 내의 기밀성을 유지하면서, 재치대(36)의 승강 이동을 허용 가능하도록 되어 있다. 도면 중의 39a는 3 개(도면에서는 2 개만 표시되어 있음)의 지지 핀이다. 또한, 도면 중의 39b는 이 지지 핀(39a)에 대응한 핀 삽입 홀이며, 재치대(36)를 강하시켰을 때에 지지 핀(39a)과 상기 제 2 반송 수단(27)과의 사이에서 웨이퍼(W)의 전달이 가능하도록 되어 있다. 또한, 상기 정전 척(37)에는, 예를 들면 13.56 MHz 고주파를 발생하는 고주파 전원(30)이 접속되어 있고, 재치대(36)에 대해 소정의 바이어스를 인가할 수 있도록 되어 있다.
처리 용기(31)의 천정부에는, 예를 들면 질화알루미늄 등의 유전체로 이루어지는 고주파에 대해 투과성이 있는 투과판(41)이 0링 등의 씰 부재(41a)를 거쳐 설치되어 있다. 도면 중의 42는 플라즈마 발생원이며, 처리 용기(31) 내의 처리 공간으로 공급된, 예를 들면 Ar 가스를 플라즈마화하여 플라즈마를 발생시킨다. 구체적으로 기술하면, 이 플라즈마 발생원(42)은 투과판(41)에 대응시켜 마련한 유도 코일부(43)를 갖고, 이 유도 코일부(43)에는 플라즈마 발생용의 예를 들면 13.56 MHz의 고주파 전원(44)이 접속되어 있고, 투과판(41)을 거쳐 처리 공간으로 고주파를 도입할 수 있도록 되어 있다.
투과판(41)의 직하에는 고주파 확산용의, 예를 들면 Al으로 이루어지는 배플 플레이트(45)가 설치되어 있고, 이 배플 플레이트(45)의 하부에는 처리 공간의 상 부측을 둘러싸도록 하여, 예를 들면 단면이 내측을 향하여 경사지며 환형으로 형성된 CuMn 타겟(46)이 설치되어 있다. 이 타겟(46)은 Mn을 포함한 Cu 합금으로 이루어지며, Mn의 함유량은 예를 들면 1 원자% ~ 30 원자%이다. CuMn 타겟(46)에는 가변 직류 전원(47)이 접속되어 있고, 또한 CuMn 타겟(46)의 하부에는 처리 공간을 둘러싸도록 하여, 예를 들면 Al로 이루어지는 접지된 원통 형상의 보호 커버(48)가 마련되어 있다.
이어서, 반도체 제조 장치(2)에 포함되는 포름산 처리 모듈(5)의 구성을 도 4에 도시하여 설명한다. 도 4 중에서 51은, 예를 들면 Al로 이루어지는 진공 챔버를 이루는 처리 용기이다. 이 처리 용기(51)의 저부에는 웨이퍼(W)를 재치하는 재치대(52)가 설치되어 있다. 이 재치대(52)의 표면부에, 유전체 층(53) 내에 척 전극(54)을 매설하여 이루어지는 정전 척(55)이 설치되어 있고, 도시하지 않은 전원부로부터 척 전압이 인가되도록 되어 있다.
또한, 재치대(52)의 내부에는 히터(56)가 마련되고, 정전 척(55)에 재치된 웨이퍼(W)를 소정의 온도로 가열할 수 있도록 되어 있다. 또한, 재치대(52)에는 웨이퍼(W)를 승강시켜 제 2 반송 수단(27)과 전달을 행하기 위한 지지 핀(57)이 재치면으로부터 출몰이 가능하도록 마련되어 있다. 상기 지지 핀(57)은 지지 부재(58)를 거쳐 구동부(59)에 연결되어 있고, 이 구동부(59)를 구동시킴으로써 상기 지지 핀(57)이 승강하도록 구성되어 있다.
처리 용기(51)의 상부에는 재치대(52)에 대향하도록 가스 샤워 헤드(61)가 마련되어 있고, 이 가스 샤워 헤드(61)에서의 하면에는 다수의 가스 공급 홀(62)이 형성되어 있다. 또한, 가스 샤워 헤드(61)에는 원료 가스를 공급하기 위한 제 1 가스 공급로(63)와, 희석 가스를 공급하기 위한 제 2 가스 공급로(64)가 접속되어 있고, 이들 가스 공급로(63, 64)로부터 각각 보내져 온 원료 가스 및 희석 가스가 혼합되어 가스 공급 홀(62)로부터 처리 용기(51) 내로 공급된다.
제 1 가스 공급로(63)는, 밸브(V1), 기체 유량 조정부인 매스 플로우 콘트롤러(Ml) 및 밸브(V2)를 거쳐 원료 공급원(65)에 접속되어 있다. 이 원료 공급원(65)은 스테인레스제의 저장 용기(66)와, 그 내부에 저장된, 구리에 대해 환원력을 갖는 유기산인 카르본산, 예를 들면 포름산이 저장되어 있다. 또한, 제 2 가스 공급로(64)는, 밸브(V3), 매스 플로우 콘트롤러(M2) 및 밸브(V4)를 거쳐 희석 가스, 예를 들면 Ar(아르곤) 가스를 공급하기 위한 희석 가스 공급원(67)에 접속되어 있다.
처리 용기(51)의 저면에는 배기관(51A)의 일단측이 접속되어 있고, 이 배기관(51A) 의 타단측에는 진공 배기 수단인 진공 펌프(51B)가 접속되어 있다. 포름산 처리 중에 처리 용기 내의 압력을 소정의 압력으로 유지할 수 있도록 되어 있다.
이어서, 상술한 기판 처리 시스템(1)에 의해 처리를 받는 웨이퍼(W)에 대하여 도 5a를 참조하면서 설명한다. 이 시스템으로 반송되기 전에 웨이퍼(W) 표면에서는 SiO2(산화 실리콘)으로 이루어지는 층간 절연막(71) 중에 Cu가 매립되어 하층 배선(72)이 형성되어 있고, 상기 층간 절연막(71) 상에는 배리어 막(73)을 거쳐 층간 절연막(74)이 적층되어 있다. 그리고, 이 층간 절연막(74) 중에는 트렌치(75a)와 비아 홀(75b)로 이루어지는 오목부(75)가 형성되어 있고, 오목부(75) 내에는 하 층 배선(72)이 노출되어 있다. 이하에서 설명하는 프로세스는, 이 오목부(75) 내에 Cu를 매립하고, 하층 배선(72)과 전기적으로 접속되는 상층 배선을 형성하는 것이다. 또한, 층간 절연막으로서 SiO2 막을 예로 들었으나, SiOCH 막 등이어도 좋다.
반도체가 제조되는 공정에 대하여 도 5a 내지 도 5f 및 도 6a 내지 도 6d를 참조하면서 설명한다. 도 5a 내지 도 5f는 웨이퍼(W) 표면부에 형성되는 반도체 장치의 제조 공정에 있어서의 단면도를 도시하고 있다. 또한 도 6a 내지 도 6d는 시스템 내의 각 장치에 의해 웨이퍼(W)가 처리를 받은 때에 상기 오목부(75)에 일어나는 변화의 모습을 도시하고 있으나, 이 도 6a 내지 도 6d에서는 그 변화의 모습을 명확하게 도시하기 위해 오목부(75)의 구조를 간략화하고 있다.
우선, 운반 로봇(14)에 의해 캐리어(15)가 반도체 제조 장치(2)로 반송되어 제 1 반송실(21)에 접속되고, 이어서 게이트 도어(GT) 및 캐리어(15)의 덮개가 동시에 열리고, 캐리어(15) 내의 웨이퍼(W)는 제 1 반송 수단(26)에 의해 제 1 반송실 (21) 내로 반입된다. 이어서, 얼라인먼트 실(25)로 반송되고, 웨이퍼(W)의 방향 또는 편심의 조정이 행해진 후, 로드록 실(22)(또는 23)로 반송된다. 이 로드록 실(22) 내의 압력이 조정된 후, 웨이퍼(W)는 제 2 반송 수단(27)에 의해 로드록 실(22)로부터 제 2 반송실(24)로 반입되고, 이어서 한 쪽의 CuMn 스퍼터 모듈(3)의 게이트 밸브(G)가 열리고, 제 2 반송 수단(27)은 웨이퍼(W)를 CuMn 스퍼터 모듈로 반송한다.
웨이퍼(W)가 CuMn 스퍼터 모듈(3)의 처리 용기(31) 내로 반입되어 재치 대(36) 상의 정전 척(37)으로 전달되면, 재치대(36)가 소정의 위치로 상승하고, 게이트 밸브(G)가 닫히고, 진공 펌프(33b)에 의해 처리 용기(31) 내가 진공 배기된다. 그리고, 가스 제어부(35)의 작동에 의해 처리 용기(31) 내로 Ar 가스가 공급된다. 그 후, 가변 직류 전원(47)을 거쳐 DC 전력이 CuMn 타겟(46)으로 공급되고, 또한 고주파 전원(44)을 거쳐 유도 코일부(43)로 고주파 전력이 공급되며, 또한 재치대(36)로 소정의 바이어스 전압이 인가된다.
CuMn 타겟(46), 유도 코일부(43)로 공급된 전력에 의해 처리 공간에 Ar 플라즈마가 형성되어 Ar 이온이 생성되고, 이들 이온은 CuMn 타겟(46)에 충돌하고, 이 CuMn 타겟(46)이 스퍼터링 되며, 스퍼터링된 CuMn 타겟(46)의 Cu 원자(Cu 원자단) 및 Mn 원자(Mn 원자단)는 플라즈마 안을 통과할 때에 이온화된다. 이온화된 Cu 원자(Cu 원자단) 및 Mn 원자(Mn 원자단)는, 인가된 바이어스에 의해 재치대(36)로 끌어당겨지고, 재치대(36) 상의 웨이퍼(W)에 퇴적되어, 도 5a 및 도 5b에 도시한 바와 같이 Cu와 Mn과의 합금막인 CuMn 막(81)이 성막되고, 오목부(75) 안이 그 CuMn 막(81)으로 덮인다(도 6a). 이 CuMn 막(81)의 막 두께는 예를 들면 3 nm ~ 100 nm이다.
이와 같이 CuMn 막(81)의 성막이 행해지면, CuMn 타겟(46)으로의 DC 전력의 공급, 유도 코일부(43) 및 재치대(36)로의 고주파 전력의 공급이 정지되며, 또한 Ar 가스의 공급이 정지된다. 그 후, 재치대(36)가 하강하고 게이트 밸브(G)가 열리며 제 2 반송 수단(27)으로 웨이퍼(W)가 전달된다. 이어서, 한 쪽의 포름산 모듈(5)의 게이트 밸브(G)가 열리고, 제 2 반송 수단(27)은 웨이퍼(W)를 포름산 처리 모듈(5)의 처리 용기(51) 내로 반송한다.
웨이퍼(W)가 포름산 처리 모듈(5)의 처리 용기(51) 내로 반입되고, 재치대(52) 상의 정전 척(55)으로 전달되면 게이트 밸브(G)가 닫히고, 그 후 진공 펌프(51B)에 의해 처리 용기(51) 내가 진공 배기되며, 또한, 재치대(52)의 히터(56)에 의해 웨이퍼(W)가 가열되고, 예를 들면 150℃ ~ 500℃, 바람직하게는 400℃ ~ 500℃로 승온하고, 그리고 밸브(Vl ~ V4)가 열린다. 또한, 여기서는 편의상, 가스 공급로(63, 64)가 밸브(Vl ~ V4)에 의해 각각 개폐되는 것으로 기재하고 있으나, 실제의 배관계는 복잡하며, 그 중 차단 밸브 등에 의해 가스 공급로(63, 64)의 개폐가 행해진다. 그리고 제 1 가스 공급로(63)를 여는 것에 의해 처리 용기(51) 내와 저장 용기(66) 내가 연통하면, 저장 용기(66) 내의 증기(원료 가스)가 제 1 가스 공급로(63)를 거쳐 매스 플로우 콘트롤러(Ml)에 의해 유량이 조정된 상태로 가스 샤워 헤드(61) 내로 들어간다.
한편, 희석 가스 공급원(67)으로부터 희석 가스인 Ar 가스가 제 2 가스 공급로(64)를 거쳐 매스 플로우 콘트롤러(M2)에 의해 유량이 조정된 상태로 가스 샤워 헤드(61) 내로 들어가고, 여기서 포름산의 증기와 Ar 가스가 혼합되어, 도 5b에 도시한 바와 같이 가스 샤워 헤드(61)의 가스 공급홀(62)로부터 처리 용기(51) 내로 공급되고, 웨이퍼(W)에 접촉하여 상기 CuMn 막(81)이 어닐링 처리된다. 이 때, 처리 용기(51) 내의 프로세스 압력은 예를 들면 0.1 Pa(7.5 × 10-4 Torr) ~ 101.3 KPa(760 Torr)로 유지된다.
상기 어닐링 처리에 의해, 웨이퍼(W)의 주위에 포름산에 의한 Cu의 환원 분위기가 형성되고, 그 분위기 하에서 CuMn 막(81) 중의 Mn이 SiO2 막(74)의 표면부로 확산되어, 도 6b에 도시된 바와 같이 Cu(82)와 Mn과의 분리가 진행되고, SiO2 막(74)과의 계면으로 확산된 Mn은 SiO2와 반응하여 MnSixOy 막(83)이 된다. 이 MnSixOy 막(83)은, 후에 오목부(75)에 Cu가 매립될 때에 Cu의 SiO2 막(74)으로의 확산을 방지하는 배리어 층으로서 기능한다. 또한, CuMn 막(81)에 포함되는 MnSixOy 막(83)의 형성에 사용되지 않고 남은 Mn이 CuMn 막(81) 중의 Cu로부터 배출되도록 해당 CuMn 막(81)의 표면측으로 이동한다. 그리고, 표면으로 석출된 Mn(84)은 분위기 내로 확산되어 제거된다고 생각되며, CuMn 막(81)으로부터 그 후의 처리에서 오목부(75)에 Cu를 매립하기 위한 시드 층으로서 기능하는 Cu 막(82)이 형성된다(도 6c). 이와 같이, 분위기 내로의 Mn(84)(또는 MnOx)의 확산이 진행되는 것은, CuMn 막(81) 표면측으로 석출된 Mn의 농도가 낮으므로 승화가 일어나기 때문이라고 추측된다.
예를 들면 밸브(Vl ~ V4)가 열리고 나서 30 분이 경과하면 이들 밸브(Vl ~ V4)가 닫히고, 포름산의 증기와 Ar 가스의 공급이 정지되며, 그리고 웨이퍼(W)의 가열이 정지된다. 그 후, 게이트 밸브(G)가 열려 제 2 반송 수단(26)이 처리 용기(51) 내로 진입하고, 지지 핀(57)이 상승하여 포름산 처리가 실시된 웨이퍼(W)를 제 2 반송 수단(27)으로 전달하며, 제 2 반송 수단(27)은 로드록 실(22, 23)을 거쳐 제 1 반송 수단(26)으로 웨이퍼(W)를 전달하고, 제 1 반송 수단(26)이 캐리 어(15)로 웨이퍼(W)를 되돌아오게 한다.
각 웨이퍼(W)가 캐리어(15)로 되돌아오면 캐리어(15)는 운반 로봇(14)에 의해 Mn 제거 장치(11)로 반송되고, 여기서 캐리어(15)로부터 각 웨이퍼(W)가 취출(取出)되어 염산을 포함하는 용액에 침지되고, 도 5d 및 도 6d에 도시된 바와 같이 Mn(84)이 제거되어 Cu 막(82)이 노출된다.
이후의 설명에서는 기재를 간략화하기 위해, 웨이퍼(W)가 반송된다고 하는 표현을 사용한다. Mn(MnOx) 막(84)이 제거된 웨이퍼(W)는 전해 도금 장치(12)로 반송되고, 여기서 오목부(75)에 Cu(85)가 매립된다. 이 후, 웨이퍼(W)는 CMP 장치(13)로 반송되어 거기서 CMP 처리를 받음으로써, 도 5f에 도시된 바와 같이 오목부(75)로부터 넘친 Cu(85)와 웨이퍼(W) 표면의 Cu 막(82) 및 MnSixOy 막(83)이 제거되어, 하층 배선(72)과 전기적으로 접속되는 상층 배선(86)이 형성된다.
상기 실시예의 반도체 제조 장치(2)에 의하면, CuMn 막(81)을 포름산 분위기에서 어닐링하여 CuMn 막(81) 중의 Cu와 Mn을 분리시킴으로써, 자기(自己) 형성 배리어 막으로 불리우는 MnSixOy 막(83)을 형성하며, 또한 Mn를 CuMn 막(81) 표면으로 석출시키고, 석출된 Mn를 승화시켜 분위기 중에 확산시키고 있다. 따라서, 포름산의 환원 작용을 받으면서, CuMn 막(81)으로부터 후에 오목부(75)에 배선을 매립하기 위한 시드 층인 Cu 막(82)이 형성되므로, 이 Cu 막(82)은 어닐링 중에 산화되는 것이 억제되며, 결과적으로 이 Cu 막을 시드 층으로서 오목부(75)에 형성된 배선(86)의 저항의 상승을 억제할 수 있다.
또한, CuMn 막(81)으로부터 Mn을 분리하여 Cu 막(82)을 형성함에 있어서, Cu 막(82) 중에 Mn이 잔류하고 있으면, 배선의 비저항이 상승하거나 편차가 발생할 우려가 있으나, 상기 실시예에서는 어닐링 처리된 웨이퍼(W)의 온도를 400℃로 설정하고 있으며, 후술할 평가 시험에서 도시하는 바와 같이, 이 온도에서는 Mn의 분리 및 CuMn 막(81)으로부터의 제거가 크게 진행된다. 따라서, Cu 막(82) 중에 잔류하는 Mn의 양이 억제되고, 결과적으로 이 배선(86)으로부터 형성되는 반도체 장치의 수율의 저하가 억제된다.
또한, Cu와 합금을 형성하는 첨가 금속으로는, Mn 외에 Ti, Al, Nb, Cr, Ⅴ, Y, Tc 및 Re 등이어도 좋다. 또한, 어닐링 처리를 행하기 위해 상술한 실시예에서는 유기산으로서 포름산을 이용하고 있으나, Cu에 대해 환원력이 있으면 좋고, 따라서 초산 등의 카르본산이어도 좋고, 무수 초산 등의 유기산 무수물 또는 케톤 류여도 마찬가지의 효과를 얻을 수 있다.
이어서, 기판 처리 시스템(1)의 변형예를 도 7에 도시한다. 이 도 7의 기판 처리 시스템(1A)의 상기 시스템(1)과의 차이점으로는, 반도체 제조 장치(2)를 대신하여 해당 반도체 제조 장치(2)와 마찬가지로 제어부(16)에 의해 그 작동이 제어되는 CuMn 스퍼터 장치(3A), 포름산 처리 장치(5A)가 각각 설치되어 있다. 이 예에서는 CuMn 스퍼터 장치(3A), 포름산 처리 장치(5A) 및 운반 로봇(14)에 의해 본 발명의 반도체 제조 장치가 구성되어 있으며, 스퍼터 장치(3A)는 스퍼터 모듈(3)과, 포름산 처리 장치(5A)는 포름산 처리 모듈(5)과 각각 마찬가지로 구성되며, 마찬가지의 순서로 웨이퍼(W)에 성막 처리, 어닐링 처리를 행하지만, 캐리어(15)로부터 웨이퍼(W)를 취출하여 각 장치의 재치대(36, 52)에 재치하는 기구를 각각 구비하고 있다. 그리고 CuMn 스퍼터 장치(3A)에서 CuMn 막(81)이 형성된 웨이퍼(W)는, 캐리어(15)에 수납되어 캐리어(15) 내에 형성되는 대기 분위기에 노출된 상태에서 반송 로봇(14)에 의해 포름산 처리 장치(5A)로 반송된다. 그리고, 포름산 처리 장치(5A)에서 어닐링 처리를 받은 웨이퍼(W)는, 기판 처리 시스템(1)과 마찬가지의 경로로 반송되어 상층 배선(86)이 형성된다.
또한, 도 8에는 반도체 제조 장치의 또 다른 예를 도시하고 있다. 이 반도체 제조 장치(2A)에 있어서의, 반도체 제조 장치(2)와의 차이점으로서, 제 2 반송실에는 CuMn 스퍼터 모듈(3), 포름산 처리 모듈(5) 외에, Cu CVD(Chemical Vapor Deposition) 모듈(2B, 2B)이 접속되어 있고, 이 반도체 제조 장치(2A)에 있어서 웨이퍼(W)는 CuMn 스퍼터 모듈(3) -> 포름산 처리 모듈(5) -> Cu CVD 모듈(2B) -> 포름산 처리 모듈(5)의 순서로 반송되도록 되어 있다. 도 9a 내지 도 9c는 이 반도체 제조 장치(2A)에 의한 배선의 형성 프로세스를 도시한 것이며, CuMn 스퍼터 모듈(3), 포름산 처리 모듈(5)에서 전술한 실시예와 마찬가지의 처리를 받은 웨이퍼(W)는, Cu CVD 모듈(2B)에서 도 9a에 도시한 바와 같이 그 오목부(75)에 Cu(85)를 매립한다. 이어서, 웨이퍼(W)는 포름산 처리 모듈(5)로 반입되고, 여기서 전술한 바와 같이 포름산의 증기가 공급되고 어닐링 처리를 받아, 도 9b에 도시한 바와 같이 Mn(84)은 Cu(85)에 의해 해당 Cu(85)의 표면측으로 배출되고, 그 표면으로 석출된다. 그 후, 웨이퍼(W)는 반도체 장치(2A)로부터 CMP 장치(13)로 반송되고, 거기서 CMP 처리를 받아 상층 배선(86)이 형성된다(도 9c).
또한, 오목부(75)로의 Cu의 매립은 전해 도금 또는 CVD 이외에도 스퍼터 등 의 PVD(Physical Vapor Deposition)에 의해 행하여도 좋다. 또한, CuMn 막(81)의 형성도 스퍼터에 한정되지 않고 CVD 등을 이용하여 행해도 좋다. 또한, 상술한 실시예에서 반도체 제조 장치(2)의 Cu 스퍼터 모듈(3) 및 포름산 처리 모듈(5)은 각각 웨이퍼(W)를 1매마다 처리하는 매엽식의 것을 도시하였으나, 한 번에 복수의 웨이퍼에 대해 처리를 행하는 배치(batch)식의 것을 이용하여도 좋다.
(평가 시험 1)
우선, CuMn 스퍼터 장치(3A)를 이용하여 SiO2로 이루어진 복수의 웨이퍼(W)에 상기 실시예와 마찬가지의 순서로 두께 0.05㎛의 CuMn 막을 형성하여 샘플 1－1 ~ 1－5을 작성하였다. 이어서, 샘플 1－1 ~ 1－4에 대해서는 성막 후에 대기 분위기 중인 포름산 처리 장치(5A)로 반송하고, 전술한 실시예와 마찬가지의 순서로 포름산의 증기를 공급하면서 어닐링 처리를 행한 후, 2차 이온 질량 분석계(SIMS)를 이용하여 각 샘플의 깊이 마다 포함되는 Mn의 농도를 측정하였다. 상기 스퍼터 장치(3A)의 CuMn 타겟(46)으로는 2 원자 %의 Mn이 혼입된 Cu에 의하여 구성하였다. 또한, 어닐링 처리 중의 포름산 처리 장치(5)의 처리 용기(51) 내의 압력은 133.3 Pa(1 Torr), 처리 시간은 30 분으로 각각 설정하고, 그 어닐링 처리에 있어서 샘플 1－1은 100℃, 샘플 1－2는 200℃, 샘플 1－3은 300℃, 샘플 1－4는 400℃로 각각 가열되도록 설정하였다. 또한, 샘플 1－5는 CuMn 막 형성 후, 대기 분위기에 노출하고, 그 후 샘플 1－1 ~ 1－4와 마찬가지로 깊이 마다의 Mn 농도를 측정하였다.
도 10의 그래프는 그 측정 결과를 도시한 것이며, 샘플 1－1, 1－2, 1－3, 1 －4, 1－5의 결과는 2점 쇄선, 1점 쇄선, 가는 실선, 굵은 실선, 점선의 각 그래프 선으로 각각 나타내고 있다. 상기 그래프에 도시된 바와 같이, 깊이 0㎛ ~ 0.05㎛의 범위에서, 샘플 1－1의 Mn의 농도 분포는 샘플 1－5의 Mn의 농도 분포와 대략 동일해지고, 샘플 1－1에서는 어닐링에 의해 Mn이 이동하지 않은 것이 도시되었으나, 샘플 1－2, 1－3에서는 CuMn 막의 표면 부근에 Mn 농도의 피크가 관측되어, Mn이 어닐링 처리에 의해 표면 부근으로 이동한 것이 도시되었다.
또한, 샘플 1－4에서는 깊이 0㎛ ~ 0.05㎛의 범위로 샘플 1－1 ~ 1－3 및 1－5보다 낮은 Mn 농도 분포를 도시하고, 막의 표면측의 Mn 농도는 기판측의 Mn 농도보다 높아지고 있었다. 이것은 샘플 1－2 및 샘플 1－3보다 Mn의 제거율이 높은 것을 도시하고 있으며, 전술한 바와 같이 표면으로 석출된 Mn이 샘플 1－2 및 1－3보다 높은 효율로 승화하면서 분위기 중에 확산되고 있는 것으로 이해된다. 따라서, 상기 시험 결과로부터, 포름산에 의한 어닐링을 행할 때, CuMn 막(81)의 Cu로부터 Mn을 분리하기 위해서는, 웨이퍼(W)를 100℃가 넘는 온도, 예를 들면 150℃로 가열하는 것이 바람직하며, 확실하게 분리하기 위해서는 200℃ 이상으로 가열하는 것이 보다 바람직하다고 할 수 있다. 또한, 웨이퍼(W)를 400℃ 이상의 온도로 가열하면, 상기 분리가 진행되는 것 외에 CuMn 막으로부터 많은 Mn이 제거되므로, CuMn 막으로부터 형성되는 Cu 막에 혼입되는 Mn의 양이 억제된다고 생각되므로, 더욱 바람직하다고 할 수 있다. 단, 상기 실시예에서는 각 막으로의 데미지를 억제하기 위해 500℃ 이하로 하는 것이 바람직하다.
(평가 시험 2)
평가 시험 1과 마찬가지로 SiO2로 이루어진 웨이퍼(W)에 두께 0.05㎛의 CuMn 막을 형성함으로써 샘플 2－1 ~ 2－6을 작성하였다. 단, 그 CuMn 막을 형성할 때에 이용된 CuMn 스퍼터 장치(3A)의 CuMn 타겟(46)은 평가 시험 1과는 다르게 6 원자 %의 Mn이 혼입된 Cu에 의해 구성하였다. CuMn 막 형성 후, 샘플 2－1 ~ 2－6을 대기에 노출한 후, 샘플 2－1 ~ 2－5에 대해서는 상기의 실시예의 순서에 따라 포름산의 증기를 공급하면서 어닐링 처리를 행하였다. 단, 샘플 2－1 ~ 2－5에 대하여 처리 용기(51) 내의 압력 및 처리 시간은 아래의 표 1과 마찬가지로 각각 설정을 변경하여 처리를 행하였다. 단, 어닐링 시의 웨이퍼(W)의 온도는 모두 200℃가 되도록 설정하였다. 어닐링 후, 평가 시험 1과 마찬가지로, 2차 이온 질량 분석계를 이용하여 샘플 2－1 ~ 2－5의 깊이 마다의 Mn 농도를 측정하였다. 또한, 샘플 2－6에 대해서는 어닐링 처리를 행하지 않고 Mn 농도를 측정하였다.
(표 1)
처리 압력 처리 시간
샘플 2-1 133.3 Pa (1 Torr) 30 분
샘플 2-2 6.67 Pa (0.05 Torr) 30 분
샘플 2-3 200 Pa (1.5 Torr) 30 분
샘플 2-4 133.3 Pa (1 Torr) 5 분
샘플 2-5 133.3 Pa (1 Torr) 3 시간
샘플 2-6 - -
도 11 및 도 12의 그래프는 상기의 측정 결과를 도시한 것이며, 도 11에는 샘플 2－1 ~ 2－3 및 2－6의 결과를, 도 12에는 샘플 2－4 ~ 2－6 및 2－1의 결과를 각각 도시하고 있다. 각 그래프에서 샘플 2－1, 2－6의 결과는 각각 실선, 점선으로 나타내고 있다. 또한, 도 11의 그래프에서 샘플 2－2, 2－3의 결과는 각각 1점 쇄선, 2점 쇄선으로, 도 12의 그래프에서 샘플 2－4, 2－5의 결과는 각각 1점 쇄선, 2점 쇄선으로 나타내고 있다. 샘플 2－1 ~ 2－3는 모두 막의 표면 부근에 Mn 농도의 피크가 출현하고 있으므로, Mn이 어닐링 처리에 의해 표면측으로 이동하고 있는 것이 도시되었다. 또한, 샘플 2－1 ~ 2－3의 사이에서 비교하면, 피크의 출현 위치로부터 깊이 0.05㎛의 사이에서 샘플 2－3의 Mn 농도가 가장 낮아지고 있고, 따라서 어닐링 처리 시에는 압력을 높게 하는 것이 바람직하다는 것이 도시되었다. 또한, 샘플 2－1, 2－4, 2－5 사이에서 비교하면, 샘플 2－5의 Mn 농도가 가장 저하되고 있고, 처리 시간을 길게 할수록 Mn의 제거량이 많아져서 바람직하다는 것이 도시되었다.
(평가 시험 3)
평가 시험 3으로서, 평가 시험 2와 동일한 CuMn 타겟을 이용하여 두께 0.05㎛의 CuMn 막을 웨이퍼(W)에 형성하여 샘플 3－1 ~ 3－3을 작성하고, 그리고 전술한 포름산 처리 장치(5A)에 있어서 포름산 대신에 무수 초산의 증기가 공급되도록 구성된 무수 초산 처리 장치를 이용하여, 샘플 3－1은 200℃, 샘플 3－2는 300℃, 샘플 3－3은 400℃에서 어닐링 처리를 행하였다. 각 샘플을 어닐링 처리할 때, 장치의 처리 용기(51) 내의 압력은 100 Pa(0.75 Torr), 처리 시간을 30 분으로 각각 설정하였다.
도 13은, 상기의 측정 결과를 도시한 그래프이며, 이 그래프에서 샘플 3－1의 결과는 실선으로, 샘플 3－2의 결과는 1점 쇄선으로, 샘플 3－3의 결과는 2점 쇄선으로 각각 나타내고 있다. 또한, 이 그래프에는 비교용으로 평가 시험 2에서 얻어진 샘플 2－1의 결과도 점선으로 나타내고 있다. 샘플 3－1 ~ 3－3에서 샘플 2 －1와 마찬가지로 CuMn 막의 표면 부근에 Mn의 피크가 관찰된 것으로부터, CuMn 막의 Mn이 해당 막의 표면 부근으로 이동하고 있는 것이 도시되었다. 그리고 샘플 3－1 ~ 3－3의 사이에서는, 깊이 0 ~ 0.05㎛의 범위에서 샘플 3－3이 가장 Mn 농도가 낮고, 이어서 샘플 3－2의 Mn 농도가 낮아지고 있는 것으로부터, 온도가 높아질수록 Mn의 제거율이 높아지고 있다는 것을 알 수 있다. 따라서 무수 초산을 이용하여도 포름산을 이용한 경우와 마찬가지로 CuMn 막 중의 Mn이 표면으로 이동하고, 온도가 높아질수록 제거되기 쉬워진다는 것이 도시되었다.
(비교 시험)
비교 시험으로서, 평가 시험 2와 동일한 CuMn 타겟을 이용하여, 두께 0.05㎛의 CuMn 막을 웨이퍼(W)에 형성하여 샘플 4－1 ~ 4－2를 작성하고, 그리고 상술한 포름산 처리 장치(5A)에서 포름산을 대신하여 질소(N2) 가스가 공급되도록 구성된 질소 가스 처리 장치를 이용하고, 샘플 4－2에 대해서는 300℃로 어닐링 처리를 행하였다. 어닐링 후, 각 평가 시험과 마찬가지로, 2차 이온 질량 분석계를 이용하여 샘플 4－2의 깊이 마다의 Mn 농도를 측정하였다. 또한, 샘플 4－1에 대해서는 어닐링 처리를 행하지 않고, 마찬가지로 Mn 농도를 측정하였다.
도 14는, 상기의 측정 결과를 도시한 그래프이며, 이 그래프에서 샘플 4－1의 결과는 실선으로, 샘플 4－2의 결과는 점선으로 각각 표시하고 있다. CuMn 막이 존재하는 깊이 0 ~ 0.05㎛의 범위에서 샘플 4－1, 4－2는 각각 대략 동일한 Mn 농도를 나타내고 있으며, CuMn 막의 표면 부근에서 Mn농도의 피크는 관찰되지 않았다. 이들 결과로부터 N2 가스 분위기에서 CuMn 막을 가열하여도, 그 가열 전후에서 Mn은 이동하고 있지 않으며, N2 가스 분위기 중에서는 Mn은 이동하지 않는 것을 알 수 있다. 따라서, 상기 비교 시험의 결과 및 상기 각 평가 시험 1 ~ 3의 결과로부터, 각 평가 시험 1 ~ 3에서는 웨이퍼(W)로 공급된 포름산 또는 무수 초산의 영향에 의하여 Mn이 표면측으로 이동하고 있는 것이 이해되어, 본 발명의 효과가 도시되었다.
도 1은 본 발명의 반도체 제조 장치를 포함한 기판 처리 시스템의 구성도이다.
도 2는 상기 반도체 제조 장치의 구성도이다.
도 3은 상기 반도체 제조 장치에 포함되는 CuMn 스퍼터 모듈의 종단면도(縱斷面圖)이다.
도 4는 상기 반도체 제조 장치에 포함되는 포름산 처리 모듈의 종단면도이다.
도 5a 내지 도 5f는 상기 기판 처리 시스템에 의하여 배선을 형성하는 프로세스를 도시한 공정도이다.
도 6a 내지 도 6d은 상기 프로세스에 있어서 어닐링에 의하여 Mn에 의한 막이 형성되는 모습을 도시한 공정도이다.
도 7은 기판 처리 시스템의 다른 구성예를 도시한 구성도이다.
도 8은 반도체 제조 장치의 다른 구성예를 도시한 구성도이다.
도 9a 내지 도 9c는 다른 배선을 형성하는 프로세스의 예를 도시한 공정도이다.
도 10은 포름산에 의한 어닐링을 행하여, CuMn 막 중의 Mn이 이동하는 모습을 도시한 그래프이다.
도 11은 어닐링 온도를 변경하여 Mn이 이동하는 모습을 조사한 평가 시험의 그래프이다.
도 12는 어닐링 시의 압력을 변경하여 Mn이 이동하는 모습을 조사한 평가 시험의 그래프이다.
도 13은 무수 초산에 의한 어닐링을 행하여 CuMn 막 중의 Mn이 이동하는 모습을 도시한 그래프이다.
도 14는 질소 가스에 의한 어닐링을 행하여 CuMn 막 중의 Mn이 이동하는 모습을 도시한 그래프이다.
*** 도면의 주요 부분에 대한 부호의 설명 ***
W : 반도체 웨이퍼 1 : 기판 처리 시스템
2 : 반도체 처리 장치 3 : CuMn 스퍼터 모듈
5 : 포름산 처리 모듈 81 : CuMn 막
82 : Cu 막 83 : MnSixOy 막
84 : Mn

Claims (9)

  1. 구리에 첨가 금속을 첨가한 합금막을 기판 표면의 층간 절연막의 오목부의 벽면을 따라 형성하는 공정과,
    이어서, 상기 첨가 금속과 층간 절연막의 구성 원소와의 화합물로 이루어지는 배리어 층을 형성하고, 또한 잉여 첨가 금속을 합금막의 표면으로 석출시키기 위해, 유기산, 유기산 무수물 또는 케톤 류를 포함하는 분위기에서 기판을 가열하는 공정과,
    상기 기판의 가열 후, 오목부에 구리를 매립하는 공정,
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판의 가열 후, 구리를 매립하기 전에 상기 합금막의 표면에 석출된 잉여 첨가 금속을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 첨가 금속은, Mn, Ti, Al, Nb, Cr, Ⅴ, Y, Tc 및 Re로부터 선택된 금속 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 기판을 가열하는 공정에서는, 기판은 200℃ ~ 500℃로 가열되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 기판을 가열하는 공정에서는, 기판은 400℃ ~ 500℃로 가열되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 표면에 오목부를 구비한 층간 절연막이 형성된 기판을 재치하는 제 1 재치부가 내부에 마련된 제 1 처리 용기와, 구리에 첨가 금속을 첨가한 합금막을 상기 오목부의 벽면을 따라 형성하는 합금막 형성 수단을 구비한 성막부와,
    기판을 재치하는 제 2 재치부가 내부에 마련된 제 2 처리 용기와, 상기 제 2 처리 용기 내로 유기산, 유기산 무수물 또는 케톤 류를 포함하는 분위기를 형성하는 분위기 형성 수단과, 제 2 재치부에 재치된 기판을 가열하는 가열 수단을 구비한 가열 처리부와,
    상기 성막부와 가열 처리부의 사이에서 기판을 전달하는 기판 반송 수단,
    을 구비하는 것을 특징으로 하는 반도체 제조 장치.
  7. 제 6 항에 있어서,
    기판을 수납한 캐리어가 재치되고, 상기 캐리어 내의 기판의 로드, 언로드가 행해지는 로더 모듈(loader module)과,
    상기 로더 모듈을 거쳐 기판이 반입되는 진공 분위기의 반송실,
    을 구비하고,
    상기 제 1 처리 용기 및 제 2 처리 용기가 상기 반송실에 기밀(氣密)하게 접속되고, 상기 반송 수단이 상기 반송실에 마련되어 있는 것을 특징으로 하는 반도체 제조 장치.
  8. 제 6 항에 있어서,
    상기 성막부와 상기 가열 처리부 간의 반송은 대기 분위기에서 행해지는 것을 특징으로 하는 반도체 제조 장치.
  9. 기판에 대해 처리를 행하는 반도체 제조 장치에 이용되며, 컴퓨터 상에서 작 동하는 컴퓨터 프로그램을 저장한 기억 매체로서,
    상기 컴퓨터 프로그램은 제 1 항 또는 제 2 항에 기재된 반도체 장치의 제조 방법을 실시하도록 단계군이 포함되어 있는 것을 특징으로 하는 기억 매체.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039390B2 (en) * 2008-08-05 2011-10-18 Rohm Co., Ltd. Method of manufacturing semiconductor device
JP5487748B2 (ja) 2009-06-16 2014-05-07 東京エレクトロン株式会社 バリヤ層、成膜方法及び処理システム
US8653664B2 (en) 2009-07-08 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layers for copper interconnect
JP5507909B2 (ja) * 2009-07-14 2014-05-28 東京エレクトロン株式会社 成膜方法
US8653663B2 (en) * 2009-10-29 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US8361900B2 (en) * 2010-04-16 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
WO2013153777A1 (ja) * 2012-04-11 2013-10-17 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、半導体製造装置
US8749060B2 (en) * 2012-09-21 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
JP2013110114A (ja) * 2012-12-27 2013-06-06 Hitachi High-Technologies Corp 有機ｅｌデバイス製造装置及び角度補正機構
US9343400B2 (en) * 2013-03-13 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene gap filling process
US9613909B2 (en) * 2015-08-12 2017-04-04 Globalfoundries Inc. Methods and devices for metal filling processes
US9842805B2 (en) * 2015-09-24 2017-12-12 International Business Machines Corporation Drive-in Mn before copper plating

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001307A1 (en) 2005-07-01 2007-01-04 Kabushiki Kaisha Toshiba Semiconductor device advantageous in improving water resistance and oxidation resistance
US20070049024A1 (en) 2005-08-30 2007-03-01 Fujitsu Limited Manufacture method for semiconductor device having concave portions filled with conductor containing Cu as its main composition

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5076482B2 (ja) * 2006-01-20 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001307A1 (en) 2005-07-01 2007-01-04 Kabushiki Kaisha Toshiba Semiconductor device advantageous in improving water resistance and oxidation resistance
US20070049024A1 (en) 2005-08-30 2007-03-01 Fujitsu Limited Manufacture method for semiconductor device having concave portions filled with conductor containing Cu as its main composition

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