KR101188531B1 - 반도체 제조 장치, 반도체 장치의 제조 방법, 기억 매체 및 컴퓨터 프로그램 - Google Patents

반도체 제조 장치, 반도체 장치의 제조 방법, 기억 매체 및 컴퓨터 프로그램 Download PDF

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Abstract

절연막의 오목부를 따라 성막한 동 및 첨가 금속, 예를 들면 Mn의 합금층을 이용해서 배리어막과 동막을 형성하고, 그 후 동 배선을 매립함에 있어서, 동막중의 Mn의 양을 저감하여, 배선 저항의 상승을 억제할 수 있는 반도체 제조 장치, 반도체 장치의 제조 방법, 기억 매체 및 컴퓨터 프로그램을 제공한다. 웨이퍼 캐리어에 대하여 웨이퍼의 전달을 실행하는 로더 모듈에 진공 반송 모듈을 로드록실을 거쳐서 접속하고, 이 진공 반송 모듈에, 유기산인 포름산의 증기를 웨이퍼에 공급하는 포름산 처리 모듈과 Cu를, 예를 들면 CVD에 의해 성막하는 모듈을 접속해서 반도체 제조 장치를 구성하고, 상기 합금층을 형성하고, 예를 들면 이어서 어닐 처리가 실행된 웨이퍼(W)를 이 장치내에 반입하고, 포름산 처리를 실행하고 나서 Cu의 성막을 실행하도록 한다.

Description

반도체 제조 장치, 반도체 장치의 제조 방법, 기억 매체 및 컴퓨터 프로그램 {APPARATUS FOR MANUFACTURING SEMICONDUCTOR, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, STORAGE MEDIUM AND COMPUTER PROGRAM}
본 발명은, 절연막에 오목부를 형성한 후에 동을 매립해서 동 배선을 형성하기 위한 반도체 제조 장치, 반도체 장치의 제조 방법, 기억 매체 및 컴퓨터 프로그램에 관한 것이다．
반도체 장치의 다층 배선 구조는, 층간 절연막중에 금속 배선을 매립하는 것에 의해 형성되는데, 이 금속 배선의 재료로서는 일렉트로마이그레이션이 작고 또한 저항이 낮은 이유 등으로, Cu(동)가 사용되고, 그 형성 프로세스로서는 다마신 공정이 일반화 되어 있다. 이 다마신 공정에서는, 층간 절연막에, 층내에 둘러지는 배선을 매립하기 위한 트렌치와 상하의 배선을 접속하는 접속 배선을 매립하기 위한 비어홀을 형성하고, 이들 오목부에 CVD나 전해 도금법 등에 의해 Cu가 매립된다. 그리고 CVD법을 이용하는 경우에는 Cu의 매립을 양호하게 실행하기 위해서 아주 얇은 Cu 시드층을 오목부 내면을 따라 형성하고, 또한 전해 도금법을 이용하는 경우에도, 전극이 되는 Cu 시드층을 형성하는 것이 필요하다. 또한 Cu는, 절연막으로 확산하기 쉽기 때문에, 오목부에, 예를 들면 Ta/TaN의 적층체로 이루어지는 배리어막을 형성하는 것이 필요하고, 따라서 오목부의 표면에는, 예를 들면 스퍼터법에 의해 배리어막과 Cu 시드막이 형성된다.
그런데 배선 패턴의 미세화가 점점 진행되고, 그러한 상황 하에서 배리어막과 시드층을 따로따로 성막하는 것 때문에, 양자에 대해서 한층 더 박막화가 요구되도록 되고 있다. 그러나, 종래의 배리어막의 제법으로는, 배리어막을 높은 균일성으로 형성하는 것이 곤란하여, 배리어성에 대한 신뢰성이나 시드층과의 계면의 밀착성 등이 문제가 되고 있다.
이러한 배경에서, 특허문헌 1에는, Cu와 첨가 금속, 예를 들면 Mn(망간)과의 합금층을 절연막의 오목부의 표면을 따라 성막하고, 이어서 어닐을 행하는 것에 의해, 합금중의 Mn이 층간 절연막의 표면부로 확산하여, 층간 절연막의 구성 원소인 O와 반응하여, 그 결과 극히 안정된 화합물인 산화물MnOx(x는 자연수) 혹은 MnSixOy(x, y는 자연수) 등의 배리어막이 자기 정합적으로 형성됨과 동시에 합금층의 표면측(층간 절연막과 반대측)은 Mn이 적은 Cu층이 된다. 이러한 자기형성 배리어층은 균일하고 아주 얇은 것이 되어, 상술한 과제의 해결에 공헌한다. 또한 특허문헌 1에 의하면, 합금층의 표면측으로 이동한 Mn은, 그 후 Cu를 매립하고 그에 더해 열처리를 하는 것에 의해，Cu중을 확산해서 표면으로부터 방산하게 된다.
그러나, 실제로는 Cu를 매립해서 배선을 형성했을 때에 배선중에 있어서의 Mn 농도를 낮게 억제하는 것이 어렵고, 그 결과 배선 저항의 저항치에 격차가 발생하여, 생산수율 저하의 요인이 된다. 그 원인의 하나로서는, 매립한 Cu중의 불순물에 의해 Mn이 화합물을 형성하여 Cu중에 남는 것 등이 추측된다.
특허문헌 1: 일본특허공개2005-277390호 공보 : (단락0018～0020 등, 도 1 등)
본 발명은, 이러한 사정에 근거하여 행해진 것으로서, 그 목적은, 절연막의 오목부를 따라 성막한 동 및 첨가 금속의 합금층을 이용해서 배리어막과 동막을 형성하고, 그 후 동 배선을 매립함에 있어, 동막중의 첨가 금속의 양을 저감하여, 배선 저항의 상승을 억제할 수 있는 반도체 제조 장치, 반도체 장치의 제조 방법, 이 방법을 실시하는 프로그램 및 이 프로그램을 저장한 기억 매체를 제공하는 것에 있다.
본 발명에 관련되는 반도체 제조 장치는, 동에 첨가 금속을 첨가한 합금층을 층간 절연막에 있어서의 오목부의 벽면을 따라 형성하는 합금층 형성 처리와, 상기 첨가 금속과 층간 절연막의 구성 원소의 화합물로 이루어지는 배리어층을 형성하기 위한 어닐 처리가 실행된 기판에 대하여 처리를 실행하는 반도체 제조 장치이며, 기판을 수납한 캐리어가 탑재되고, 이 캐리어내의 기판의 로드, 언로드가 실행되는 로더 모듈과, 이 로더 모듈을 거쳐서 기판이 반입되는 진공 분위기의 반송실과, 이 반송실내에 마련된 기판 반송 수단을 갖는 진공 반송실 모듈과, 상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 어닐 처리가 실행된 기판 상의 상기 첨가 금속 또는 첨가 금속의 산화물을 제거하기 위해서 유기산 또는 케톤류의 증기를 상기 처리용기내에 공급하는 수단을 갖는 표면 처리 모듈과, 상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 상기 표면 처리 모듈에서 처리된 기판 상의 오목부에 동을 매립하기 위한 수단을 갖는 성막 모듈을 구비한 것을 특징으로 한다. 본 발명에 있어서, 예를 들면 상기 로더 모듈로부터 반입되는 기판은, 대기 분위기에 노출되어 있어서 표면에 자연 산화막이 형성되어 있다. 또는 상기 로더 모듈로부터 반입되는 기판은, 불활성 가스 분위기에 놓여져 있던 것이다.
다른 발명에 관련하는 반도체 제조 장치는, 동에 첨가 금속을 첨가한 합금층을 층간 절연막에 있어서의 오목부의 벽면을 따라 형성하는 합금층 형성 처리가 실행된 기판에 대하여 처리를 실행하는 반도체 제조 장치이며, 기판을 수납한 캐리어가 탑재되고, 이 캐리어내의 기판의 로드, 언로드가 실행되는 로더 모듈과, 이 로더 모듈을 거쳐서 기판이 반입되는 진공 분위기의 반송실과, 이 반송실내에 마련된 기판 반송 수단을 갖는 진공 반송실 모듈과, 상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 상기 합금층 형성 처리가 실행된 기판에 대하여 상기 첨가 금속과 층간 절연막의 구성 원소의 화합물로 이루어지는 배리어층을 형성하기 위해서 어닐 처리를 행하기 위한 수단을 갖는 어닐 모듈과, 상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 어닐 처리가 실행된 기판 상의 상기 첨가 금속 또는 첨가 금속의 산화물을 제거하기 위해서 유기산 또는 케톤류의 증기를 상기 처리용기내에 공급하는 수단을 갖는 표면 처리 모듈과, 상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 상기 표면 처리 모듈에서 처리된 기판 상의 오목부에 동을 매립하기 위한 수단을 갖는 성막 모듈을 구비한 것을 특징으로 한다.
유기산은, 예를 들면 카복실산이다. 또한 표면 처리 모듈은, 예를 들면 기판을 150℃～450℃로 가열해서 처리를 실행한다. 상기 첨가 금속은, 예를 들면 Mn, Nb, Cr, V, Y, Tc, 및 Re에서 선택된 금속이다. 성막 모듈에 있어서의 동을 매립하기 위한 수단은, 예를 들면 CVD(chemical vapor deposition)법에 의해 동을 성막하거나 또는 스퍼터링에 의해 동을 성막하기 위한 수단이다. 또한 본 발명은, 상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 상기 어닐 처리가 실행된 기판을 상기 표면 처리 모듈에 반입하기 전에 산화 처리하기 위해서, 처리 가스를 상기 처리용기 내에 공급하는 수단을 갖는 산화 모듈을 구비한 구성으로 하여도 좋다.
또 다른 발명에 관련하는 반도체 장치의 제조 방법은, 동에 첨가 금속을 첨가한 합금층을 층간 절연막에 있어서의 오목부의 벽면을 따라 형성하는 공정(a)과, 이어서, 상기 첨가 금속과 층간 절연막의 구성 원소의 화합물로 이루어지는 배리어층을 형성하기 위한 어닐 처리를 실행하는 공정(b)과, 그 후, 상기 기판 상의 상기 첨가 금속 또는 첨가 금속의 산화물을 제거하기 위해서 진공 분위기 중에서 기판의 표면에 대하여 유기산 또는 케톤류의 증기를 공급해서 표면 처리를 실행하는 공정(c)과, 그 후, 기판이 놓여지는 분위기를 진공 분위기로 유지한 채, 기판 상의 상기 오목부에 동을 매립하는 공정(d)을 포함하는 것을 특징으로 한다. 본 발명 방법에 있어서는, 상기 어닐 처리를 실행하는 공정(b)은 진공 분위기에서 행하여지고, 그 후 기판은, 진공 분위기에 놓여진 채 상기 표면 처리를 실행하는 공정(c)이 행하여지도록 해도 좋다. 또한 본 발명 방법에 있어서는, 상기 어닐 처리를 실행하는 공정(b)이 실행된 후, 상기 표면 처리를 실행하는 공정(c)이 행하여지기 전에, 기판에 처리 가스를 공급해서 기판을 산화 처리하는 공정을 구비하도록 해도 좋다.
또 다른 발명은, 기판에 대하여 처리를 실행하는 반도체 제조 장치에 이용되고, 컴퓨터상에서 작동하는 컴퓨터 프로그램 및 이 컴퓨터 프로그램을 저장한 기억 매체이며, 상기 컴퓨터 프로그램은, 본 발명의 반도체 장치의 제조 방법을 실시하도록 스텝 군이 짜여져 있는 것을 특징으로 한다.
절연막의 오목부의 표면을 따라 형성한 동과 첨가 금속의 합금층을 어닐 처리함으로써 첨가 금속과 절연막중의 구성 원소의 화합물로 이루어지는 배리어층을 형성할 수 있지만, 이 때 합금층에 있어서의 표면측으로도 첨가 금속이 이동한다. 그런데, 본 발명에 의하면, 그 첨가 금속을 그대로 혹은 산화물로 바꾸어 유기산이나 케톤류에 의해 제거하도록 하고 있으므로, 자기형성 배리어막의 표면측의 동중에 포함되는 첨가 금속의 양을 저감할 수 있고, 또한 표면에 산화물이 형성되어 있는 경우에는 그 산화물도 제거되어, 결과적으로 Cu를 매립한 후에 있어서의 Cu중의 첨가 금속의 양을 저감할 수 있어, 배선 저항의 상승을 억제할 수 있다.
도 1은 본 발명의 실시예에 관련되는 반도체 제조 장치를 포함하는 기판 처리 시스템의 구성도이다.
도 2는 상기 반도체 제조 장치의 평면도이다.
도 3은 상기 반도체 제조 장치에 포함되는 포름산 처리 모듈의 일례를 나타내는 단면도이다.
도 4는 상기 반도체 제조 장치에 포함되는 CuCVD 모듈의 일례를 나타내는 단면도이다.
도 5의 (a)~(f)는 상기 기판 처리 시스템에 의해 처리되는 웨이퍼의 표면을 나타내는 단면도이다.
도 6(a) ~ 도 6(d)는 상기 웨이퍼의 표면의 변화를 나타내는 설명도이다.
도 7은 반도체 제조 장치의 다른 실시예를 나타낸 평면도이다.
도 8은 반도체 제조 장치의 다른 실시예를 나타낸 평면도이다.
도 9는 반도체 제조 장치의 다른 실시예를 나타낸 평면도이다.
우선, 본 발명의 반도체 제조 장치를 포함하는, 클린룸내의 기판 처리 시스템에 대해서 도 1을 참조하면서 설명한다. 이 기판 처리 시스템은, 자세하게는 후술하겠지만, 기판인 웨이퍼(W)의 표면에 배선 회로를 형성하는 시스템이다. 도 1중 11은, CuMn스퍼터 장치이며, 웨이퍼(W)에 Cu(동)와 Mn(망간)으로 이루어지는 합금을 성막한다. 도 1중 12는, 성막된 상기 합금을 불활성 가스, 예를 들면 N2(질소)에 의해 어닐 처리하기 위한 어닐 장치이며, 예를 들면 웨이퍼(W)를 낱장씩 처리하고, 각 웨이퍼(W)에의 처리 시간은 10분～60분 정도이다. 이 예에서는 CuMn스퍼터 장치(11) 및 어닐 장치(12)는, 본 발명의 반도체 제조 장치에 의해 실행되는 처리의 전 처리를 실행하기 위한 장치이다.
도 1중 2는, 본 발명의 실시예의 일례인 반도체 제조 장치이며, 멀티 챔버 시스템을 이루고, 진공 분위기에서 웨이퍼(W)에 처리를 실행하는 장치이다. 반도체 제조 장치(2)는, 유기산으로서 포름산을 웨이퍼(W)에 공급하는, 유기산 처리 모듈인 포름산 처리 모듈(3) 및 Cu를 웨이퍼(W)에 성막하는 성막 모듈인 CuCVD(Chemical Vapor Deposition) 모듈(5)을 포함하고 있다. 반도체 제조 장치(2)의 구성에 대해서 자세하게는 후에 설명한다. 도 1중 13은, 클린룸내에 있어서 웨이퍼(W)를 복수, 예를 들면 25장 포함한 캐리어(22)를 반송하는 반송 로봇이며, 도 1중 화살표로 도시하는 바와 같이 CuMn스퍼터 장치(11)→어닐 장치(12)→반도체 제조 장치(2)의 순으로 캐리어(22)를 반송한다. 이 캐리어(22)는 예를 들면 후프라고 불리는 밀폐형 캐리어가 이용되고, 내부가 대기 분위기 혹은 불활성 가스 분위기가 된다. 즉 이들 장치 사이에 있어서의 반송 로봇(13)에 의한 캐리어(22)의 반송은, 대기 분위기 혹은 불활성 가스 분위기에서 행하여진다.
계속해서 상기 반도체 제조 장치(2)의 구성에 대해서 도 2를 참조하면서 설명한다. 반도체 제조 장치(2)는, 기판의 로드, 언로드를 실행하는 로더 모듈을 구성하는 제 1 반송실(23)과, 로드록실(24, 25)과, 진공 반송실 모듈인 제 2 반송실(26)을 구비하고 있다. 제 1 반송실(23)의 정면벽에는, 상기 밀폐형 캐리어(22)가 접속되어 캐리어(22)의 뚜껑과 함께 개폐되는 게이트도어(GT)가 마련되어 있다. 그리고 제 2 반송실(26)에는, 표면 처리 모듈인 포름산 처리 모듈(3) 및 CuCVD 모듈(5)이 기밀하게 접속되어 있다.
또한, 제 1 반송실(23)의 측면에는, 얼라인먼트실(29)이 마련되어 있다. 로드록실(24, 25)에는, 도시하지 않는 진공 펌프와 리크밸브가 마련되어 있어, 대기 분위기와 진공 분위기를 전환할 수 있도록 구성되어 있다. 즉, 제 1 반송실(23) 및 제 2 반송실(26)의 분위기가 각각 대기 분위기 및 진공 분위기로 유지되어 있기 때문에, 로드록실(24, 25)은, 각각의 반송실간에 있어서, 웨이퍼(W)를 반송할 때의 분위기를 조정하기 위한 것이다. 또한 도면중 (G)는, 로드록실(24, 25)과 제 1 반송실(23) 또는 제 2 반송실(26) 사이, 혹은 제 2 반송실(26)과 상기 모듈(3) 또는 (5) 사이를 칸막이하는 게이트밸브(칸막이 밸브)이다.
제 1 반송실(23) 및 제 2 반송실(26)에는, 각각 제 1 반송 수단(27) 및 제 2 반송 수단(28)이 마련되어 있다. 제 1 반송 수단(27)은, 캐리어(22)와 로드록실(24, 25)의 사이 및 제 1 반송실(23)과 얼라인먼트실(29)의 사이에서 웨이퍼(W)의 전달을 실행하기 위한 반송 아암이다. 제 2 반송 수단(28)은, 로드록실(24, 25)과 포름산 처리 모듈(3), CuCVD 모듈(5)의 사이에서 웨이퍼(W)의 전달을 실행하기 위한 반송 아암이다.
이 반도체 제조 장치(2)에는, 도 2에 나타낸 바와 같이, 예를 들면 컴퓨터로 이루어지는 제어부(2A)가 마련되어 있고, 이 제어부(2A)는 프로그램, 메모리, CPU로 이루어지는 데이터 처리부 등을 구비하고 있고, 상기 프로그램에는 제어부(2A)로부터 반도체 제조 장치(2)의 각부에 제어 신호를 보내고, 후술하는 각 스텝을 진행시키도록 명령(각 스텝)이 짜 넣어져 있다. 또한, 예를 들면 메모리에는 처리압력, 처리온도, 처리 시간, 가스 유량 또는 전력값 등의 처리 파라미터의 값이 입력되는 영역을 구비하고 있어, CPU가 프로그램의 각 명령을 실행할 때 이들 처리 파라미터가 판독되어, 그 파라미터 값에 따른 제어 신호가 이 반도체 제조 장치(2)의 각 부위에 보내지게 된다. 이 프로그램(처리 파라미터의 입력 조작이나 표시에 관한 프로그램도 포함하는)은, 컴퓨터 기억 매체, 예를 들면 플렉서블디스크, 콤팩트디스크, 하드 디스크, MO(광자기 디스크) 등의 기억부(200)에 저장되어 제어부(2A)에 인스톨된다.
계속해서 반도체 제조 장치(2)에 포함되는 포름산 처리 모듈(3)의 구성을 도 3에 도시하여 설명한다. 도 3중 31은, 예를 들면 알루미늄으로 이루어지는 진공 챔버를 이루는 처리용기이다. 이 처리용기(31)의 바닥부에는, 웨이퍼(W)를 탑재하는 탑재대(32)가 마련되어 있다. 이 탑재대(32)의 표면부에, 유전체층(33)내에 척 전극(34)을 매설해서 이루어지는 정전척(35)이 마련되어 있고, 도시하지 않는 전원부로부터 척 전압이 인가되게 되어 있다. 또한 탑재대(32)의 내부에는, 온도 조절 수단인 히터(36)가 마련되어 있음과 동시에, 웨이퍼(W)를 승강시켜서 제 2 반송 수단(28)과 전달을 실행하기 위한 승강핀(37)이 탑재면으로부터 출몰이 자유롭게 마련되어 있다. 상기 승강핀(37)은 지지부재(38)를 거쳐서 구동부(39)에 연결되어 있 고, 이 구동부(39)를 구동시킴으로써 상기 승강핀(37)이 승강하도록 구성되어 있다.
처리용기(31)의 상부에는, 탑재대(32)에 대향하도록 가스 공급부인 가스 샤워헤드(4l)가 마련되어 있고, 이 가스 샤워헤드(41)에 있어서의 하면에는, 다수의 가스 공급 구멍(42)이 형성되어 있다. 가스 샤워헤드(41)에는, 원료 가스를 공급하기 위한 제 1 가스 공급로(43)와 희석 가스를 공급하기 위한 제 2 가스 공급로(44)가 접속되어 있고, 이들 가스 공급로(43, 44)로부터 각각 보내져 온 원료 가스 및 희석 가스가 혼합되어서 가스 공급 구멍(42)으로부터 처리용기(31)내에 공급되게 되어 있다.
제 1 가스 공급로(43)는 밸브(V1), 기체유량조정부인 매스플로우 컨트롤러(M1) 및 밸브(V2)를 거쳐서 원료 가스 공급원(45)에 접속되어 있다. 이 원료 가스 공급원(45)은, 스테인레스제의 저류 용기(46)내에, 휘발성이 높은 금속화합물을 생성하고, 또한 금속산화물에 대하여 환원력이 있는 유기 화합물인 카복실산 예를 들면 포름산이 저류되어 있다. 또한 제 2 가스 공급로(44)는, 밸브(V3), 매스플로우 컨트롤러(M2) 및 밸브(V4)를 거쳐서 희석 가스 예를 들면 Ar(아르곤) 가스를 공급하기 위한 희석 가스 공급원(47)에 접속되어 있다.
처리용기(31)의 저면에는, 배기관(31A)의 한쪽 단부측이 접속되고, 이 배기관(31A)의 다른 쪽 단부 측에는, 진공배기 수단인 진공 펌프(31B)가 접속되어 있다.
계속해서 반도체 제조 장치(2)에 포함되는 Cu를 성막하기 위한 CuCVD 모듈의 구성을 도 4에 도시하여 설명한다. CuCVD 모듈(5)에 있어서 50은, 예를 들면 알루미늄으로 이루어지는 처리용기(진공 챔버)이다. 이 처리용기(50)는, 상측의 대경원통부(50a)와, 그 하측의 소경원통부(50b)가 이어서 설치된, 말하자면 버섯 형상으로 형성되어 있고, 그 내벽을 가열하기 위한 도시하지 않는 가열 기구가 마련되어 있다. 처리용기(50)내에는, 웨이퍼(W)를 수평으로 탑재하기 위한 스테이지(51)가 마련되어 있고, 이 스테이지(51)는 소경원통부(50b)의 바닥부에 지지부재(52)를 거쳐서 지지되어 있다.
스테이지(51)내에는 웨이퍼(W)의 온도 조절 수단을 이루는 히터(51a)가 마련되어 있다. 또한 스테이지(51)에는, 웨이퍼(W)를 승강시켜서 제 2 반송 수단(28)과 전달을 실행하기 위한, 예를 들면 3개의 승강핀(53)(편의상 2개만 도시)이 스테이지(51)의 표면에 대하여 돌출 및 함몰이 자유롭게 마련되어 있다. 이 승강핀(53)은, 지지부재(54)를 거쳐서 처리용기(50) 바깥의 승강 기구(55)에 접속되어 있다. 처리용기(50)의 바닥부에는 배기관(56)의 한쪽 단부측이 접속되고, 이 배기관(56)의 다른 쪽 단부측에는 진공 펌프(57)가 접속되어 있다. 또한 처리용기(50)의 대경원통부(50a)의 측벽에는, 게이트밸브(G)에 의해 개폐되는 반송구(59)가 형성되어 있다.
또한 처리용기(50)의 천장부에는 개구부(61)가 형성되고, 이 개구부(61)를 막도록, 또한 스테이지(51)에 대향하도록 가스 샤워헤드(62)가 마련되어 있다. 가스 샤워헤드(62)는, 가스실(63)과 2종류의 가스 공급 구멍(64)을 구비하고, 가스실(63)에 공급된 가스는 가스 공급 구멍(64)으로부터 처리용기(50)내에 공급된다.
그리고, 가스실(63)에는, 원료 가스 공급로(71)가 접속되고, 이 원료 가스 공급로(71)의 상류측에는 원료저류부(72)가 접속되어 있다. 원료저류부(72)에는 동막의 원료(전구체)가 되는 동의 유기 화합물(착체)인 Cu(hfac)TMVS가 액체 상태로 저류되어 있다. 원료저류부(72)는, 가압부(73)에 접속되어 있어, 이 가압부(73)로부터 공급된 아르곤 가스 등에 의해 원료저류부(72)내를 가압하는 것에 의해, Cu(hfac)TMVS를 가스 샤워헤드(62)를 향해서 압출할 수 있게 되어 있다. 또한, 원료 가스 공급로(71)에는, 액체 매스플로우 컨트롤러나 밸브를 포함하는 유량조정부(74) 및, Cu(hfac)TMVS를 기화하기 위한 베이퍼라이저(75)가 상류로부터 이 순서로 개재되어 설치되어 있다. 베이퍼라이저(75)는 캐리어 가스 공급원(76)으로부터 공급된 캐리어 가스(수소 가스)와 접촉 혼합시켜서 Cu(hfac)TMVS를 기화시켜, 가스실(63)에 공급하는 역할을 한다. 또한 도 4중 77은, 캐리어 가스의 유량을 조정하는 유량조정부이다.
계속해서 상술한 기판 처리 시스템에 의해 처리를 받는 웨이퍼(W)에 대해서 설명한다. 이 시스템에 반송되기 전에 웨이퍼(W) 표면에 있어서는, SiO2(산화 실리콘)로 이루어지는 층간 절연막(81)중에 Cu가 매립되어서 하층 배선(82)이 형성되어 있고, 상기 층간 절연막(81) 상에는 배리어막(83)을 거쳐서 SiO2(산화 실리콘)로 이루어지는 층간 절연막(84)이 적층되어 있다. 그리고, 이 층간 절연막(84)중에는 트렌치(85a)와, 비어홀(85b)로 이루어지는 오목부(85)가 형성되어 있고, 오목부(85)내에는 하층 배선(82)이 노출되어 있다. 이하에 설명하는 프로세스는, 이 오목부(85)내에 Cu를 매립하여, 하층 배선(82)과 전기적으로 접속되는 상층 배선을 형성하는 것이다. 또한 층간 절연막으로서 SiO2막을 예로 들었지만, SiOCH 막 등이어도 좋다.
반도체가 제조되는 프로세스에 대해서 도 5 및 도 6을 참조하면서 설명한다. 도 5는, 웨이퍼(W) 표면부에 형성되는 반도체 장치의 제조공정에 있어서의 단면도를 도시하고 있다. 또한 도 6은, 시스템내의 각 장치에 의해 웨이퍼(W)가 처리를 받았을 때에 상기 오목부(85)에 일어나는 변화의 모양을 도시하고 있지만, 이 도 6에 있어서는, 그 변화의 모양을 명확히 나타내기 위해서 오목부(85)의 구조를 간략화하고 있다.
우선, 반송 로봇(13)에 의해 캐리어(22)가 CuMn스퍼터 장치(11)에 반송되고, 캐리어(22)로부터 차례로, 반출된 웨이퍼(W)의 표면에 도 5(a)에 도시하는 바와 같이 Cu와 Mn의 합금층인 CuMn막(91)이 성막되어서, 오목부(85)내가, 그 CuMn막(91)으로 덮힌다(도 6(a)). 이 CuMn막(91)은 예를 들면 막두께가 3 nm～100 nm이며, Mn의 함유량은 예를 들면 1 원자%～10 원자%이다.
웨이퍼(W)는, CuMn막(91)의 성막 처리 후, 어닐 장치(12)에 반입된다. 어닐 장치(12)에 있어서 각 웨이퍼(W)는, 가열된 상태에서 도 5(b)에 도시하는 바와 같이 그 표면에 N2 가스를 공급받는 것에 의해, 상기 CuMn막(91)이 어닐 처리된다. 이에 의해 Mn이 층간 절연막의 표면부로 확산해서 도 6(b)에 도시하는 바와 같이 Cu막(94)와 Mn(92)의 분리가 진행되어, CuMn막(91)에 포함되는 Mn의 일부는 CuMn 막(91)의 표면측으로 이동한다.
그리고 SiO2막(84)과의 계면으로 확산한 Mn은, SiO2와 반응하여, MnSixOy막(93)이 된다. 이 MnSixOy막(93)은, 후에 오목부(85)에 Cu가 매립되었을 때에 Cu의 SiO2막(84)으로의 확산을 막는 배리어층으로서 기능한다.
어닐 처리 후, 각 웨이퍼(W)는, 캐리어(22)로 되돌려지고, 그 후 캐리어(22)는, 반송 로봇(13)에 의해 반도체 제조 장치(2)에 반송된다. 이 때 캐리어(22)내의 분위기는 기술한 바와 같이 대기 분위기 혹은 불활성 가스 분위기가 되지만, 이 예에서는 대기 분위기라고 하여 설명한다. 이 반송 중에 도 5(c) 및 도 6(c)에 도시하는 바와 같이 오목부(85)의 표면측으로 이동한 Mn(92)은 대기 중의 산소에 의해 산화되어, MnOx(산화 망간)막(95)으로 변화하는 경우가 있다.
계속해서, 반도체 제조 장치(2)에 캐리어(22)가 반송되어서 제 1 반송실(23)에 접속되고, 이어서 게이트도어(GT) 및 캐리어(22)의 뚜껑이 동시에 열리고, 캐리어(22)내의 웨이퍼(W)는 제 1 반송 수단(27)에 의해 제 1 반송실(23)내에 반입된다. 이어서 얼라인먼트실(29)에 반송되어, 웨이퍼(W)의 방향이나 편심의 조정이 실행된 후, 로드록실(24)(또는(25))에 반송된다. 이 로드록실(24)내의 압력이 조정된 후, 웨이퍼(W)는 제 2 반송 수단(28)에 의해 로드록실(24)로부터 제 2 반송실(26)에 반입되고, 계속해서 한쪽의 포름산 처리 모듈(3)의 게이트밸브(G)가 열리고, 제 2 반송 수단(28)은 웨이퍼(W)를 포름산 처리 모듈(3)에 반송한다.
웨이퍼(W)가 포름산 처리 모듈(3)의 처리용기(31)내에 반입된 후, 진공 펌 프(31B)에 의해 처리용기(31)내가 소정의 진공도까지 진공배기되고, 이어서 (V1～V4)를 연다. 또한, 여기에서는 편의상, 가스 공급로(43, 44)가 밸브(V1～V4)에 의해 각각 개폐되는 것으로 기재하고 있지만, 실제의 배관계는 복잡해서, 그 중의 차단 밸브 등에 의해 가스 공급로(43, 44)의 개폐가 행하여진다. 그리고 제 1 가스 공급로(43)를 여는 것에 의해 처리용기(31)내와 저류 용기(46)내가 연통하면, 저류 용기(46)내의 증기(원료 가스)가 제 1 가스 공급로(43)를 거쳐서 매스플로우 컨트롤러(M1)에 의해 유량이 조정된 상태에서 가스 샤워헤드(41)내에 들어간다.
한편, 희석 가스 공급원(47)으로부터 희석 가스인 Ar 가스가 제 2 가스 공급로(44)를 거쳐서 매스플로우 컨트롤러(M2)에 의해 유량이 조정된 상태에서 가스 샤워헤드(41)내에 들어가고, 여기에서 포름산의 증기와 Ar 가스가 혼합되어서, 가스 샤워헤드(41)의 가스 공급 구멍(42)으로부터 처리용기(31)내에 공급되어, 웨이퍼(W) 상에 접촉한다. 이 때 웨이퍼(W)는 히터(36)에 의해, 예를 들면 150～450℃, 바람직하게는 150℃～300℃로 가열되고, 또한 처리용기(31)내의 프로세스 압력은, 예를 들면 10～105 Pa로 유지된다.
이 예에서는 기술한 바와 같이 대기반송에 의해 오목부(85) 표면에 산화 금속인 MnOx막(95)이 형성되어 있어, 포름산이 공급되면, 포름산의 환원 작용 및 산화 금속인 MnOx막(95)에의 에칭 작용에 의해, 오목부(85) 표면에 있어서 MnOx가 도 5(d)에 도시하는 바와 같이 제거된다. 포름산은 금속과 휘발성이 높은 화합물을 형성하기 때문에, 이 작용이 일어나서 Mn을 막중에서 제거하고 있다고 추측된다. 기 술한 바와 같이 Mn은 오목부(85)의 표면측으로 확산하고, O2와 미반응인 Mn이 있어도, 이 Mn도 MnOx와 함께 에칭되어 제거되는 것에 의해, 도 6(d)에 도시하는 바와 같이 오목부(85) 표면에 Cu막(94)이 노출된다. 또한 Mn은 Cu에 비해서 산소와 결합하기 쉽기 때문에, 결과적으로 Mn은 O와 함께 제거되지만, Cu의 제거량은 적다.
이와 같이 포름산 처리가 행하여지면, 밸브(V1～V4)가 닫히고, 포름산의 증기와 Ar 가스의 공급이 정지한다. 그 후 게이트밸브(G)가 열리고, 승강핀(37)에 의해 제 2 반송 수단(28)에 웨이퍼(W)가 전달된다. 이어서 한쪽의 CuCVD 모듈(5)의 게이트밸브(G)가 열리고, 제 2 반송 수단(28)은 웨이퍼(W)를 CuCVD 모듈(5)의 처리용기(50)내에 반송한다.
CuCVD 모듈(5)의 처리용기(50)내에 반입된 웨이퍼(W)는 제 2 반송 수단(28)으로부터 승강핀(53)에 전달되어서, 스테이지(51) 상에 탑재된다. 그리고, 스테이지(51)의 히터(51a)는, 웨이퍼(W)를, 예를 들면 100℃～250℃ 정도까지 가열한다.
이어서 처리용기(50)내에, 예를 들면 질량환산으로 0.5 g/min의 Cu(hfac)TMVS 가스를, 예를 들면 200 sccm의 캐리어 가스(수소 가스)와 함께 공급하는 것에 의해, 도 5(e)에 도시하는 바와 같이 오목부(85)에 Cu(96)가 매립된다.
예를 들면 소정의 시간이 경과한 후, 웨이퍼(W)의 가열과, Cu(hfac)TMVS 가스 및 캐리어 가스의 공급을 정지하고, 게이트밸브(G)가 열리고, 제 2 반송 수단(28)이 처리용기(50)내에 진입한다. 승강핀(53)이 상승하여, 처리가 실시된 웨이퍼(W)를 제 2 반송 수단(28)에 전달하고, 제 2 반송 수단(28)은, 로드록실(24)(25) 을 거쳐서 제 1 반송 수단(27)에 웨이퍼(W)를 전달하고, 제 1 반송 수단(27)이 캐리어(22)에 웨이퍼(W)를 돌려준다.
그 후, 반도체 제조 장치(2)에서의 처리를 끝낸 웨이퍼(W)에 대하여, CMP(Chemical Mechanical Polishing)연마를 실행하는 것에 의해 도 5(f)에 도시하는 바와 같이 오목부(85)로부터 넘친 Cu(96)와, 웨이퍼(W) 표면의 Cu막(94) 및 MnSixOy막(93)이 제거되어, 하층 배선(82)과 전기적으로 접속되는 상층 배선(97)이 형성된다.
상기한 실시예의 반도체 제조 장치(2)에 의하면, MnCu합금을 어닐해서 자기형성 배리어막으로 불리는 배리어층인 MnSixOy막(93)이 형성된 웨이퍼(W)를, 예를 들면 대기반송하고, 그 후 포름산의 증기에 의해 표면 처리를 실행하고 있다. 따라서 자기형성 배리어막의 표면측의 Cu막(94)중에 포함되는 Mn은 이 예에서는 산화물이 되고, 이 산화물 및 산화물이 되어 있지 않은 Mn이 포름산에 의해 에칭되어서 제거된다. 이 때문에 Cu막(94)중의 Mn을 저감할 수 있고, 또한 산화물인 MnOx도 제거되어, 상층배선(97)의 하지막인 Cu막(94)에의 밀착성을 향상시키는 것에 더해, 결과적으로 그 후 Cu를 매립해서 형성한 배선 저항의 상승을 억제할 수 있다. 또한 Cu막(94)중에 포함되는 Mn은, 예를 들면 캐리어(22)내를 불활성 가스로 하는 경우 등 반드시 산화된다고는 할 수 없으나, 이 경우에는 Mn은 포름산에 의해 에칭되어서 제거되어, 동일한 효과를 얻을 수 있다.
또한 Cu와 합금을 형성하는 첨가 금속으로서는, Mn, Nb, Cr, V, Y, Tc, 및 Re 등이어도 좋다. 또한 표면 처리를 실행하기 위해서 상술한 실시예에서는 포름산 을 이용하고 있지만, 초산 등의 카복실산과 같은 유기산이어도 좋고 혹은 케톤류이어도 동일한 효과를 얻을 수 있다.
이어서 본 발명에 관련하는 반도체 제조 장치의 다른 실시예를 도 7～도 9에 도시하여 둔다. 이들 도 7～9의 반도체 제조 장치(100)에 대해서는, 기술한 반도체 제조 장치(2)와 같은 구성을 갖는 부분에 대해서는 같은 번호를 부여해서 나타내고 있다. 앞의 실시예의 반도체 제조 장치(100)에 있어서의 반도체 제조 장치(2)와의 차이점을 설명하면, 도 7의 실시예에서는, 제 2 반송실(26)에 포름산 처리 모듈(3) 및 CuCVD 모듈(5) 외에 산화 모듈(101)이 마련되어 있다. 산화 모듈(101)은, 대략 기술한 포름산 처리 모듈(3)과 같은 구성이지만, 처리용기 내에 공급되는 처리 가스로서 예를 들면 산소 가스가 이용된다. 웨이퍼(W)는 이 산화 모듈(101)의 처리용기내에 반입되면, 가열됨과 동시에 산소 가스가 공급되므로, 표면이 산화되어서 MnOx막(95)이 형성된다.
제 2 반송실(26)의 제 2 반송 수단은, 반입된 웨이퍼(W)를 산화 모듈(101)→포름산 처리 모듈(3)→CuCVD 모듈(5)의 순으로 반송한다. 이렇게 구성된 반도체 제조 장치(100)에 있어서는, 포름산 처리 모듈(3)에 반입되는 웨이퍼(W)의 표면은 산화 모듈(101)에 의해 강제적으로 산화되어 있으므로, Cu막(94)중의 Mn은 산화물로 변해 있다고 추측되며, 포름산 처리 모듈(3)에 있어서는, MnOx가 포름산에 의해 에칭되어서 제거되어, 기술한 반도체 제조 장치(2)와 동일한 효과를 얻을 수 있다.
또한 도 8의 실시예에서는, 제 2의 반송실(26)에 포름산 처리 모듈(3) 및 CuCVD 모듈(5) 및 산화 모듈(101) 외에 어닐 모듈(102)이 접속되어 있다. 어닐 모 듈(102)은, 상기 기판 처리 시스템의 어닐 장치(12)에 대응하는 모듈이며, 대략 기술한 포름산 처리 모듈(3)과 같은 구성이지만, 처리용기내에 공급되는 처리 가스로서, 예를 들면 불활성 가스, 예를 들면 N2 가스가 이용된다. 웨이퍼(W)는 이 어닐 모듈(102)의 처리용기내에 반입되면, 가열됨과 동시에 N2 가스가 공급되어, 기술한 바와 같이 CuMn막(91)의 분리가 행하여져서 자기형성 배리어막인 MnSixOy막(93)을 얻을 수 있다. 또한 이 예에 있어서는, 웨이퍼(W)에 합금층인 CuMn막(91)이 형성된 후, 반도체 제조 장치(100)내에 반입되어서 이 어닐 모듈(102)에서 어닐 처리가 행하여지게 된다.
제 2 반송실(26)의 제 2 반송 수단(28)은, 반입된 웨이퍼(W)를 어닐 모듈(102)→산화 모듈(101)→포름산 처리 모듈(3)→CuCVD 모듈(5)의 순으로 반송한다. 이렇게 구성된 반도체 제조 장치(100)에 있어서도 도 2 혹은 도 7에 도시하는 반도체 제조 장치(2)와 동일한 효과를 얻을 수 있다.
또한 도 9의 실시예에서는, 제 2 반송실(26)에 포름산 처리 모듈(3) 및 CuCVD 모듈(5) 및 어닐 모듈(102)이 접속되어 있지만, 산화 모듈(101)은 접속되어 있지 않다. 즉, 이 경우에는, 도 8의 실시예에 있어서 산화 모듈(101)이 마련되어 있지 않은 예이며, 포름산 처리 모듈(3)에서는 웨이퍼(W)의 표면의 Mn이 에칭되어서 제거된다. 이렇게 구성된 반도체 제조 장치(100)에 있어서도 도 2 혹은 도 7에 도시하는 반도체 제조 장치(2)와 동일한 효과를 얻을 수 있다.
이상에 있어서, 제 2의 반송실(26)에 접속되는 각 모듈의 수는 상술한 예에 한정되는 것은 아니고, 각 처리 시간 등을 고려해서 적절히 결정할 수 있는 것이다. 또한, 기판으로서 웨이퍼(W)를 예로 들어서 설명했지만, 본 발명은 유리 기판, LCD 기판, 세라믹 기판 등에도 적용 가능하다.

Claims (17)

  1. 동에 첨가 금속을 첨가한 합금층을 층간 절연막에 있어서의 오목부의 벽면을 따라 형성하는 합금층 형성 처리와, 상기 첨가 금속과 층간 절연막의 구성 원소의 화합물로 이루어지는 배리어층을 형성하기 위한 어닐 처리가 실행된 기판에 대하여 처리를 실행하는 반도체 제조 장치에 있어서,
    기판을 수납한 캐리어가 탑재되고, 이 캐리어 내의 기판의 로드 및 언로드가 실행되는 로더 모듈과,
    이 로더 모듈을 거쳐서 기판이 반입되는 진공 분위기의 반송실과, 이 반송실 내에 마련된 기판 반송 수단을 갖는 진공 반송실 모듈과,
    상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 어닐 처리가 실행된 기판 상의 상기 첨가 금속, 또는 상기 첨가 금속의 산화물을 제거하기 위해서 유기산 또는 케톤류의 증기를 상기 처리용기 내에 공급하는 수단을 갖는 표면 처리 모듈과,
    상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 상기 표면 처리 모듈에서 처리된 기판 상의 오목부에 동을 매립하기 위한 수단을 갖는 성막 모듈를 구비한 것을 특징으로 하는
    반도체 제조 장치.
  2. 제 1 항에 있어서,
    상기 로더 모듈로부터 반입되는 기판은 대기 분위기에 노출되어 있어서 표면에 자연 산화막이 형성되어 있는 것을 특징으로 하는
    반도체 제조 장치.
  3. 제 1 항에 있어서,
    상기 로더 모듈로부터 반입되는 기판은 불활성 가스 분위기에 놓여져 있던 것을 특징으로 하는
    반도체 제조 장치.
  4. 동에 첨가 금속을 첨가한 합금층을 층간 절연막에 있어서의 오목부의 벽면을 따라 형성하는 합금층 형성 처리가 실행된 기판에 대하여 처리를 실행하는 반도체 제조 장치에 있어서,
    기판을 수납한 캐리어가 탑재되고, 이 캐리어 내의 기판의 로드 및 언로드가 실행되는 로더 모듈과,
    이 로더 모듈을 거쳐서 기판이 반입되는 진공 분위기의 반송실과, 이 반송실내에 마련된 기판 반송 수단을 갖는 진공 반송실 모듈과,
    상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 상기 합금층 형성 처리가 실행된 기판에 대하여 상기 첨가 금속과 층간 절연막의 구성 원소의 화합물로 이루어지는 배리어층을 형성하기 위해서 어닐 처리를 실행하기 위한 수단을 갖는 어닐 모듈과,
    상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 어닐 처리가 실행된 기판 상의 상기 첨가 금속, 또는 상기 첨가 금속의 산화물을 제거하기 위해서 유기산 또는 케톤류의 증기를 상기 처리용기 내에 공급하는 수단을 갖는 표면 처리 모듈과,
    상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 상기 표면 처리 모듈에서 처리된 기판 상의 오목부에 동을 매립하기 위한 수단을 갖는 성막 모듈을 구비한 것을 특징으로 하는
    반도체 제조 장치.
  5. 제 1 항에 있어서,
    상기 유기산은 카복실산인 것을 특징으로 하는
    반도체 제조 장치.
  6. 제 1 항에 있어서,
    상기 표면 처리 모듈은, 기판을 150℃～450℃로 가열해서 처리를 실행하기 위한 가열 수단을 구비하는 것을 특징으로 하는
    반도체 제조 장치.
  7. 제 1 항에 있어서,
    상기 첨가 금속은 Mn, Nb, Cr, V, Y, Tc, 및 Re에서 선택된 금속인 것을 특징으로 하는
    반도체 제조 장치.
  8. 제 1 항에 있어서,
    성막 모듈에 있어서의 동을 매립하기 위한 수단은 CVD법에 의해 동을 성막하거나 또는 스퍼터링에 의해 동을 성막하기 위한 수단인 것을 특징으로 하는
    반도체 제조 장치.
  9. 제 1 항에 있어서,
    상기 반송실에 기밀하게 접속되고, 기판을 탑재하는 탑재부가 내부에 마련된 처리용기와, 상기 어닐 처리가 실행된 기판을 상기 표면 처리 모듈에 반입하기 전에 산화 처리하기 위해서 처리 가스를 상기 처리용기 내에 공급하는 수단을 갖는 산화 모듈을 구비한 것을 특징으로 하는
    반도체 제조 장치.
  10. 동에 첨가 금속을 첨가한 합금층을 층간 절연막에 있어서의 오목부의 벽면을 따라 형성하는 공정(a)과,
    이어서, 상기 첨가 금속과 층간 절연막의 구성 원소의 화합물로 이루어지는 배리어층을 형성하기 위한 어닐 처리를 실행하는 공정(b)과,
    그 후, 기판 상의 상기 첨가 금속, 또는 상기 첨가 금속의 산화물을 제거하기 위해서 진공 분위기 중에서 기판의 표면에 대하여 유기산 또는 케톤류의 증기를 공급해서 표면 처리를 실행하는 공정(c)과,
    그 후, 기판이 놓여지는 분위기를 진공 분위기로 유지한 채, 기판 상의 상기 오목부에 동을 매립하는 공정(d)을 포함하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 어닐 처리를 실행하는 공정(b)이 실행된 기판은, 상기 표면 처리를 실행하는 공정(c) 전에, 대기 분위기에 노출되어 있어서 표면에 자연 산화막이 형성되어 있는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 어닐 처리를 실행하는 공정(b)이 실행된 기판은, 상기 표면 처리를 실행하는 공정(c) 전에, 불활성 가스 분위기에 놓여져 있던 것을 특징으로 하는
    반도체 장치의 제조 방법.
  13. 제 10 항에 있어서,
    상기 어닐 처리를 실행하는 공정(b)은 진공 분위기에서 실행되고, 그 후 기판은 진공 분위기에 놓여진 채 상기 표면 처리를 실행하는 공정(c)이 실행되는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  14. 제 10 항에 있어서,
    상기 표면 처리를 실행하는 공정(c)은 기판을 150℃～450℃로 가열해서 실행되는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  15. 제 10 항에 있어서,
    상기 어닐 처리를 실행하는 공정(b)이 실행된 후, 상기 표면 처리를 실행하는 공정(c)이 실행되기 전에, 기판에 처리 가스를 공급해서 기판을 산화 처리하는 공정을 구비한 것을 특징으로 하는
    반도체 장치의 제조 방법.
  16. 컴퓨터에 반도체 장치의 제조 방법을 실행시키기 위한 컴퓨터 프로그램을 저장한 기억 매체에 있어서,
    반도체 장치의 제조 방법은,
    동에 첨가 금속을 첨가한 합금층을 층간 절연막에 있어서의 오목부의 벽면을 따라 형성하는 공정(a)과,
    이어서, 상기 첨가 금속과 층간 절연막의 구성 원소의 화합물로 이루어지는 배리어층을 형성하기 위한 어닐 처리를 실행하는 공정(b)과,
    그 후, 기판 상의 상기 첨가 금속, 또는 상기 첨가 금속의 산화물을 제거하기 위해서 진공 분위기 중에서 기판의 표면에 대하여 유기산 또는 케톤류의 증기를 공급해서 표면 처리를 실행하는 공정(c)과,
    그 후, 기판이 놓여지는 분위기를 진공 분위기로 유지한 채, 기판 상의 상기 오목부에 동을 매립하는 공정(d)을 포함하는 것을 특징으로 하는
    기억 매체.
  17. 삭제
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5076452B2 (ja) * 2006-11-13 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5196467B2 (ja) * 2007-05-30 2013-05-15 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
US8102051B2 (en) * 2007-06-22 2012-01-24 Rohm Co., Ltd. Semiconductor device having an electrode and method for manufacturing the same
JP2009141058A (ja) * 2007-12-05 2009-06-25 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
US8110504B2 (en) 2008-08-05 2012-02-07 Rohm Co., Ltd. Method of manufacturing semiconductor device
JP5353109B2 (ja) * 2008-08-15 2013-11-27 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2010058606A1 (ja) * 2008-11-21 2010-05-27 株式会社ニコン 保持部材管理装置、積層半導体製造装置および保持部材管理方法
US8168528B2 (en) * 2009-06-18 2012-05-01 Kabushiki Kaisha Toshiba Restoration method using metal for better CD controllability and Cu filing
JP5654807B2 (ja) * 2010-09-07 2015-01-14 東京エレクトロン株式会社 基板搬送方法及び記憶媒体
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US9343400B2 (en) * 2013-03-13 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene gap filling process
US9984975B2 (en) * 2014-03-14 2018-05-29 Taiwan Semiconductor Manufacturing Company Barrier structure for copper interconnect
US10147613B2 (en) * 2014-06-30 2018-12-04 Tokyo Electron Limited Neutral beam etching of Cu-containing layers in an organic compound gas environment
JP6392683B2 (ja) * 2015-02-18 2018-09-19 東京エレクトロン株式会社 凹部を充填する方法及び処理装置
US9842805B2 (en) * 2015-09-24 2017-12-12 International Business Machines Corporation Drive-in Mn before copper plating
US10760156B2 (en) 2017-10-13 2020-09-01 Honeywell International Inc. Copper manganese sputtering target
US10332757B2 (en) * 2017-11-28 2019-06-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package having a multi-portion connection element
US11035036B2 (en) 2018-02-01 2021-06-15 Honeywell International Inc. Method of forming copper alloy sputtering targets with refined shape and microstructure
US10651084B1 (en) 2019-07-18 2020-05-12 Micron Technology, Inc. Microelectronic devices comprising manganese-containing conductive structures, and related electronic systems and methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270609A (ja) 2001-03-09 2002-09-20 Fujitsu Ltd 半導体装置の製造方法及び半導体装置の製造装置
JP2006073863A (ja) 2004-09-03 2006-03-16 Nikko Materials Co Ltd 半導体用銅合金配線及びスパッタリングターゲット並びに半導体用銅合金配線の形成方法
JP2007221103A (ja) 2006-01-20 2007-08-30 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547760A (ja) * 1991-08-12 1993-02-26 Hitachi Ltd 半導体集積回路装置、その製造方法およびその製造に用いるスパツタターゲツト
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
TW442891B (en) * 1998-11-17 2001-06-23 Tokyo Electron Ltd Vacuum processing system
WO2001088972A1 (en) * 2000-05-15 2001-11-22 Asm Microchemistry Oy Process for producing integrated circuits
TW570856B (en) * 2001-01-18 2004-01-11 Fujitsu Ltd Solder jointing system, solder jointing method, semiconductor device manufacturing method, and semiconductor device manufacturing system
JP3734447B2 (ja) * 2002-01-18 2006-01-11 富士通株式会社 半導体装置の製造方法および半導体装置の製造装置
JP4478038B2 (ja) * 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP4503356B2 (ja) * 2004-06-02 2010-07-14 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
JP2007109687A (ja) * 2005-10-11 2007-04-26 Sony Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270609A (ja) 2001-03-09 2002-09-20 Fujitsu Ltd 半導体装置の製造方法及び半導体装置の製造装置
JP2006073863A (ja) 2004-09-03 2006-03-16 Nikko Materials Co Ltd 半導体用銅合金配線及びスパッタリングターゲット並びに半導体用銅合金配線の形成方法
JP2007221103A (ja) 2006-01-20 2007-08-30 Fujitsu Ltd 半導体装置の製造方法

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Publication number Publication date
TWI431693B (zh) 2014-03-21
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