JPS59130455A - Ｍｏｓトランジスタ集積回路 - Google Patents
Ｍｏｓトランジスタ集積回路Info
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- JPS59130455A JPS59130455A JP58160618A JP16061883A JPS59130455A JP S59130455 A JPS59130455 A JP S59130455A JP 58160618 A JP58160618 A JP 58160618A JP 16061883 A JP16061883 A JP 16061883A JP S59130455 A JPS59130455 A JP S59130455A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＯＳトランジスタ集積回路に係り、このＭ
ＯＳトランジスタ集積回路は、第１の導電形を有する半
導体基板、前記基板の表面に形成され、該基板と同じ導
電形を有する複数のソース領域、前記ソース領域に隣接
し前記基板の導電形と反対の導電形を有する複数のチャ
ネル領域、前記複数のチャネル領域を取り囲む共通ドレ
イン領域、前記チャネル領域の上にある第１の絶縁層、
集積回路のトランジスタのゲート電極を形成し且つソー
ス領域を除く基板上にある導電体材料のシート、前記ゲ
ート電極上にある第２の絶縁層、およびソースコンタク
トを形成し、前記第２の絶縁層上にある導電材料のシー
トを備える。
ＯＳトランジスタ集積回路は、第１の導電形を有する半
導体基板、前記基板の表面に形成され、該基板と同じ導
電形を有する複数のソース領域、前記ソース領域に隣接
し前記基板の導電形と反対の導電形を有する複数のチャ
ネル領域、前記複数のチャネル領域を取り囲む共通ドレ
イン領域、前記チャネル領域の上にある第１の絶縁層、
集積回路のトランジスタのゲート電極を形成し且つソー
ス領域を除く基板上にある導電体材料のシート、前記ゲ
ート電極上にある第２の絶縁層、およびソースコンタク
トを形成し、前記第２の絶縁層上にある導電材料のシー
トを備える。
パワーＭＯ８ＦＥＴ集積回路において、リード抵抗（Ｉ
ｅａｄ ｒｅｓｉｓｔａｎｑｅ ）は、重要なデバイス
設計上考慮すべき問題である。この抵抗を最小化するた
めに、通常に集積回路チップ上に形成される通常の細長
い形状のコンタクト導体は、導電性の金属または多結晶
質シリコンのシートによって置きかえられる。個々の活
性領域は、典型的には三角形、四角形、まだは他の多角
形状のアレイ状に配置され、ゲート導体は、特徴的にア
レイの複数のゲート領域を相互接続させるシート状構造
である。
ｅａｄ ｒｅｓｉｓｔａｎｑｅ ）は、重要なデバイス
設計上考慮すべき問題である。この抵抗を最小化するた
めに、通常に集積回路チップ上に形成される通常の細長
い形状のコンタクト導体は、導電性の金属または多結晶
質シリコンのシートによって置きかえられる。個々の活
性領域は、典型的には三角形、四角形、まだは他の多角
形状のアレイ状に配置され、ゲート導体は、特徴的にア
レイの複数のゲート領域を相互接続させるシート状構造
である。
ソース領域は導電性シートを介して並列な回路網内に接
続される。その結果、配電電力損失が低くなる。ゲート
層は、その下にあるシリコンおよびその上のソースコン
タクト層から薄い誘電体層、典型的にはＳｉＯ□ およ
び／または窒化シリコンによって絶縁されている。
続される。その結果、配電電力損失が低くなる。ゲート
層は、その下にあるシリコンおよびその上のソースコン
タクト層から薄い誘電体層、典型的にはＳｉＯ□ およ
び／または窒化シリコンによって絶縁されている。
電力損失を低減することは極めて有益なことであるが、
より複雑化したある程度高電力のシステムではスイッチ
ングスピードについて高い代償を払わなければならない
。前記の改良は、デバイスを集積化する限りにおいて、
スピードを増加させる。しかし、スイッチングスピード
をもつと増加させることが極めて好ましい。
より複雑化したある程度高電力のシステムではスイッチ
ングスピードについて高い代償を払わなければならない
。前記の改良は、デバイスを集積化する限りにおいて、
スピードを増加させる。しかし、スイッチングスピード
をもつと増加させることが極めて好ましい。
本発明に従うと、それらの問題は、ゲート電極を形成す
る導電材料のシートがそのシートとソースコンタクト層
とドレインとの間の容量を減少させるだめに穿孔されて
いることを特徴とする集積回路デバイスにおいて解決さ
れている。
る導電材料のシートがそのシートとソースコンタクト層
とドレインとの間の容量を減少させるだめに穿孔されて
いることを特徴とする集積回路デバイスにおいて解決さ
れている。
一般的パワーＭＯ８ＦＥＴ集積回路が第１図に示されて
いる。第１図は、基板１０、共通のドレイン領域１１、
チャネル１２、およびソース領域１′５のアレイが示さ
れている。基板上にある構体は、ゲート誘電体１４、ゲ
ート導体１５、上部誘電体層１６、およびソース導体１
７を含む。ＭＯ８ＦＥＴはソース領域、ドレイン領域、
介在するチャネル、およびチャネル上のゲート導体を含
む。ゲート導体とソース導体とは共に低抵抗損失で電流
を流し。
いる。第１図は、基板１０、共通のドレイン領域１１、
チャネル１２、およびソース領域１′５のアレイが示さ
れている。基板上にある構体は、ゲート誘電体１４、ゲ
ート導体１５、上部誘電体層１６、およびソース導体１
７を含む。ＭＯ８ＦＥＴはソース領域、ドレイン領域、
介在するチャネル、およびチャネル上のゲート導体を含
む。ゲート導体とソース導体とは共に低抵抗損失で電流
を流し。
それで出力可能な電力が増加する。
電極形状を変更したデバイスを第２図に示す。第２図に
おいて、引用数字は第１図示の引用数字に対応している
。第２図示のデバイスは第１図示のものよシも著しく高
いスイッチング速度を達成することができる。なぜなら
、第２図示のデバイスはソース、ゲートおよびドレイン
導体間の容量が減じられているからである。ゲート導体
仝０は断面図において分割されているようにみえるが、
しかし、これは単に開口が設けられているだけである。
おいて、引用数字は第１図示の引用数字に対応している
。第２図示のデバイスは第１図示のものよシも著しく高
いスイッチング速度を達成することができる。なぜなら
、第２図示のデバイスはソース、ゲートおよびドレイン
導体間の容量が減じられているからである。ゲート導体
仝０は断面図において分割されているようにみえるが、
しかし、これは単に開口が設けられているだけである。
第２図に示すように、その開口が設けられた結果、凹部
１８が形成される。ゲート導体６゜の開口は、ゲート−
ドレイン間の容量を著しく減じる。ソースコンタクトシ
ート内に形成された開１コ１９は、ゲートソース間の容
量を減じる。開口１８と１９との間のの変位は、共にゲ
・−トーソース間の容量を減じるのに寄与する。このよ
うに、開口１８は二重の動きをする。デバイスを開口１
８だけを備えるように製造してもよいし、また追加の利
益を得るためにソース導体に形成される開口１９と組み
合わせ−〔もよい。明らかに、ソースコンタクトシート
の開口のみを使用１〜ても利益があるある。
１８が形成される。ゲート導体６゜の開口は、ゲート−
ドレイン間の容量を著しく減じる。ソースコンタクトシ
ート内に形成された開１コ１９は、ゲートソース間の容
量を減じる。開口１８と１９との間のの変位は、共にゲ
・−トーソース間の容量を減じるのに寄与する。このよ
うに、開口１８は二重の動きをする。デバイスを開口１
８だけを備えるように製造してもよいし、また追加の利
益を得るためにソース導体に形成される開口１９と組み
合わせ−〔もよい。明らかに、ソースコンタクトシート
の開口のみを使用１〜ても利益があるある。
製造の初めの方の工程における開口が形成されたゲート
導体６０を第６図に示す。ゲート導体６０の開口１８“
ば、ゲート導体３０の電流密度も抵抗もさほど増加させ
ない。開口を別の位置、例えば６１で示す位＃（見力・
け」二）に設けることもできる。
導体６０を第６図に示す。ゲート導体６０の開口１８“
ば、ゲート導体３０の電流密度も抵抗もさほど増加させ
ない。開口を別の位置、例えば６１で示す位＃（見力・
け」二）に設けることもできる。
好ましい実施例において、ゲート導体３０は多結晶シリ
コンか、それよシ高導電性の層を形成する金属と多結晶
シリコンとの合金か、または導電性金属間化合物（例え
ばケイ化物）を形成する金属（例えば、ｃｏ、 Ｎｉ、
Ｔａ、 ’Ｉ”ｉ。
コンか、それよシ高導電性の層を形成する金属と多結晶
シリコンとの合金か、または導電性金属間化合物（例え
ばケイ化物）を形成する金属（例えば、ｃｏ、 Ｎｉ、
Ｔａ、 ’Ｉ”ｉ。
Ｍｏ、 Ｐｉ、 Ｐｄ、その他）とシリコンとの化合物
から成る。ゲート導体６０は、また基板のソース領域を
画成するだめのマスクとしても有用である。開口１８お
よびソース拡散開口はゲート電極構体内で同時に蝕刻す
ることができ、従って自己整合される。基板は層１１だ
けを含めばよい。本発明について種々の追加の変更およ
び拡張は、当業者には明ら・かとなろう。
から成る。ゲート導体６０は、また基板のソース領域を
画成するだめのマスクとしても有用である。開口１８お
よびソース拡散開口はゲート電極構体内で同時に蝕刻す
ることができ、従って自己整合される。基板は層１１だ
けを含めばよい。本発明について種々の追加の変更およ
び拡張は、当業者には明ら・かとなろう。
第１図は、典型的従来技術のトランジスタの部分断面斜
視図であシ、 第２図は、本発明の原理的教示に従って製造されたデバ
イス部分断面斜視図であり、第６図は、開口が形成され
たゲート導体をよシ明確に示す斜視図である。 〔主要部分の符号の説明〕 半導体基板−−−−−−−−−−−−−−＝−−−−−
−−−−−−−−、ｉｏ、 ｉｉソース領域 −−−
−−−−−−−−−−−−−−−−一−−，−−−−−
−−−−−−−−１３チャネル領域−−−一一−−−−
−−−−−−−−−−〜−−−一一−−−−−−−・１
２共通ドレイン領域−−−−−−−−−−−−−−−−
−−−−−−−−−−−１１第１の絶縁層−−−−一−
−−−−−−−−−−−−−−−一一一一−−−−−−
−・１４ゲート電極を形成するシ一トー−−−−−−−
一−−−−−−−１５第２の絶縁層−−−−−−−−−
−−−−−−−−−−−−−−−−−−−−−−−−１
６ソースコンタクトを形成するシートーーーーーーー−
−−−−−１７ゲート電極を形成するシートの開口 −
−−−−−−−−−−−１８’ソースコンタクトを形成
するシートの開口−−−一−−−−−１９−２（ アメリカ合衆国１９６１０ペンシル ヴアニア・バークス・ワイオミ ッシング・ラーチウツド゛ロー ド９
視図であシ、 第２図は、本発明の原理的教示に従って製造されたデバ
イス部分断面斜視図であり、第６図は、開口が形成され
たゲート導体をよシ明確に示す斜視図である。 〔主要部分の符号の説明〕 半導体基板−−−−−−−−−−−−−−＝−−−−−
−−−−−−−−、ｉｏ、 ｉｉソース領域 −−−
−−−−−−−−−−−−−−−−一−−，−−−−−
−−−−−−−−１３チャネル領域−−−一一−−−−
−−−−−−−−−−〜−−−一一−−−−−−−・１
２共通ドレイン領域−−−−−−−−−−−−−−−−
−−−−−−−−−−−１１第１の絶縁層−−−−一−
−−−−−−−−−−−−−−−一一一一−−−−−−
−・１４ゲート電極を形成するシ一トー−−−−−−−
一−−−−−−−１５第２の絶縁層−−−−−−−−−
−−−−−−−−−−−−−−−−−−−−−−−−１
６ソースコンタクトを形成するシートーーーーーーー−
−−−−−１７ゲート電極を形成するシートの開口 −
−−−−−−−−−−−１８’ソースコンタクトを形成
するシートの開口−−−一−−−−−１９−２（ アメリカ合衆国１９６１０ペンシル ヴアニア・バークス・ワイオミ ッシング・ラーチウツド゛ロー ド９
Claims (1)
- 【特許請求の範囲】 １、 第１の導電形を有する半導体基板、前記基板の表
面に形成され、該基板と同じＪ、ｌ’！電形を有する複
数のソース領域、前記ソース領域に隣接し、前記基板の
導電７１錠と反対の導電形を有する複数のチャネル領域
、 前記複数のチャネル領域を取多囲む共通ド］ツイン領域
、 前記チャネル領域の上にある第１の絶縁層、集積回路の
トランジスタのゲート電極を形成１−、、かつソース領
域を除く基板上にある導電体イＡ料のシート、 前記ゲート電極上にある第２の絶縁層、おＪ、び 前記第２の絶縁層上にあシシースコンタク。 トを形成する導電材料のシート、 を備えたＭＯＳトランジスタ集積回路において、 前記ゲート電極を形成する導電材料のシートを、該ゲー
ト電極を形成するシートとソースコンタクト層とドレイ
ンとの間の容量を減じるために、穿孔することを特徴と
するＭＯＳトランジスタ集積回路。 ２、特許請求の範囲第１項に記載のＭＯＳトランジスタ
集積回路において、 前記ゲート電極を形成するシートは、その領域内でチャ
ネル領域上にはない部分に開口を有することを特徴とす
るＭＯＳトランジスタ集積回路。 ６、特許請求の範囲第２項に記載のＭ Ｏ，Ｓトランジ
スタ集積回路において、 前記ソースコンタクトを形成するシートは、該ソースコ
ンタクトを形成するシートとゲート電極を形成するシー
トとの間の容量を減じるために穿孔されていることを特
徴とする特ＯＳトランジスタ集積回路。 ４．特許請求の範囲オ６項に記載のＭＯＳトランジスタ
集積回路において、 前記ソースコンタクトを形成するシートは、該ソースコ
ンタクトを形成するシートの領域内においてケート電極
を形成するシートの開口上でない部分に開口を有するこ
とを特徴とするＭＯＳトランジスタ集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41485382A | 1982-09-03 | 1982-09-03 | |
| US414853 | 1995-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59130455A true JPS59130455A (ja) | 1984-07-27 |
Family
ID=23643262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160618A Pending JPS59130455A (ja) | 1982-09-03 | 1983-09-02 | Ｍｏｓトランジスタ集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0112607B1 (ja) |
| JP (1) | JPS59130455A (ja) |
| KR (1) | KR840005929A (ja) |
| CA (1) | CA1188821A (ja) |
| DE (1) | DE3370408D1 (ja) |
| GB (1) | GB2126785B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448465A (en) * | 1987-08-19 | 1989-02-22 | Sanyo Electric Co | Semiconductor device |
| JPS6468971A (en) * | 1987-09-09 | 1989-03-15 | Nec Corp | Vertical field-effect transistor |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3465225D1 (en) * | 1983-02-17 | 1987-09-10 | Nissan Motor | A vertical-type mosfet and method of fabricating the same |
| JP2799252B2 (ja) * | 1991-04-23 | 1998-09-17 | 三菱電機株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH06333954A (ja) * | 1993-05-26 | 1994-12-02 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| US7192814B2 (en) * | 2004-09-16 | 2007-03-20 | Semiconductor Components Industries, L.L.C. | Method of forming a low capacitance semiconductor device and structure therefor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IN144541B (ja) * | 1975-06-11 | 1978-05-13 | Rca Corp | |
| DK157272C (da) * | 1978-10-13 | 1990-04-30 | Int Rectifier Corp | Mosfet med hoej effekt |
| DE3012185A1 (de) * | 1980-03-28 | 1981-10-08 | Siemens AG, 1000 Berlin und 8000 München | Feldeffekttransistor |
| US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
-
1983
- 1983-07-27 CA CA000433274A patent/CA1188821A/en not_active Expired
- 1983-08-25 GB GB08322822A patent/GB2126785B/en not_active Expired
- 1983-08-25 EP EP83304914A patent/EP0112607B1/en not_active Expired
- 1983-08-25 DE DE8383304914T patent/DE3370408D1/de not_active Expired
- 1983-09-02 JP JP58160618A patent/JPS59130455A/ja active Pending
- 1983-09-02 KR KR1019830004126A patent/KR840005929A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0112607A2 (en) | 1984-07-04 |
| GB2126785A (en) | 1984-03-28 |
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