JPS59130455A - Mosトランジスタ集積回路 - Google Patents
Mosトランジスタ集積回路Info
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- JPS59130455A JPS59130455A JP58160618A JP16061883A JPS59130455A JP S59130455 A JPS59130455 A JP S59130455A JP 58160618 A JP58160618 A JP 58160618A JP 16061883 A JP16061883 A JP 16061883A JP S59130455 A JPS59130455 A JP S59130455A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は、MOSトランジスタ集積回路に係り、このM
OSトランジスタ集積回路は、第1の導電形を有する半
導体基板、前記基板の表面に形成され、該基板と同じ導
電形を有する複数のソース領域、前記ソース領域に隣接
し前記基板の導電形と反対の導電形を有する複数のチャ
ネル領域、前記複数のチャネル領域を取り囲む共通ドレ
イン領域、前記チャネル領域の上にある第1の絶縁層、
集積回路のトランジスタのゲート電極を形成し且つソー
ス領域を除く基板上にある導電体材料のシート、前記ゲ
ート電極上にある第2の絶縁層、およびソースコンタク
トを形成し、前記第2の絶縁層上にある導電材料のシー
トを備える。
OSトランジスタ集積回路は、第1の導電形を有する半
導体基板、前記基板の表面に形成され、該基板と同じ導
電形を有する複数のソース領域、前記ソース領域に隣接
し前記基板の導電形と反対の導電形を有する複数のチャ
ネル領域、前記複数のチャネル領域を取り囲む共通ドレ
イン領域、前記チャネル領域の上にある第1の絶縁層、
集積回路のトランジスタのゲート電極を形成し且つソー
ス領域を除く基板上にある導電体材料のシート、前記ゲ
ート電極上にある第2の絶縁層、およびソースコンタク
トを形成し、前記第2の絶縁層上にある導電材料のシー
トを備える。
パワーMO8FET集積回路において、リード抵抗(I
ead resistanqe )は、重要なデバイス
設計上考慮すべき問題である。この抵抗を最小化するた
めに、通常に集積回路チップ上に形成される通常の細長
い形状のコンタクト導体は、導電性の金属または多結晶
質シリコンのシートによって置きかえられる。個々の活
性領域は、典型的には三角形、四角形、まだは他の多角
形状のアレイ状に配置され、ゲート導体は、特徴的にア
レイの複数のゲート領域を相互接続させるシート状構造
である。
ead resistanqe )は、重要なデバイス
設計上考慮すべき問題である。この抵抗を最小化するた
めに、通常に集積回路チップ上に形成される通常の細長
い形状のコンタクト導体は、導電性の金属または多結晶
質シリコンのシートによって置きかえられる。個々の活
性領域は、典型的には三角形、四角形、まだは他の多角
形状のアレイ状に配置され、ゲート導体は、特徴的にア
レイの複数のゲート領域を相互接続させるシート状構造
である。
ソース領域は導電性シートを介して並列な回路網内に接
続される。その結果、配電電力損失が低くなる。ゲート
層は、その下にあるシリコンおよびその上のソースコン
タクト層から薄い誘電体層、典型的にはSiO□ およ
び/または窒化シリコンによって絶縁されている。
続される。その結果、配電電力損失が低くなる。ゲート
層は、その下にあるシリコンおよびその上のソースコン
タクト層から薄い誘電体層、典型的にはSiO□ およ
び/または窒化シリコンによって絶縁されている。
電力損失を低減することは極めて有益なことであるが、
より複雑化したある程度高電力のシステムではスイッチ
ングスピードについて高い代償を払わなければならない
。前記の改良は、デバイスを集積化する限りにおいて、
スピードを増加させる。しかし、スイッチングスピード
をもつと増加させることが極めて好ましい。
より複雑化したある程度高電力のシステムではスイッチ
ングスピードについて高い代償を払わなければならない
。前記の改良は、デバイスを集積化する限りにおいて、
スピードを増加させる。しかし、スイッチングスピード
をもつと増加させることが極めて好ましい。
本発明に従うと、それらの問題は、ゲート電極を形成す
る導電材料のシートがそのシートとソースコンタクト層
とドレインとの間の容量を減少させるだめに穿孔されて
いることを特徴とする集積回路デバイスにおいて解決さ
れている。
る導電材料のシートがそのシートとソースコンタクト層
とドレインとの間の容量を減少させるだめに穿孔されて
いることを特徴とする集積回路デバイスにおいて解決さ
れている。
一般的パワーMO8FET集積回路が第1図に示されて
いる。第1図は、基板10、共通のドレイン領域11、
チャネル12、およびソース領域1′5のアレイが示さ
れている。基板上にある構体は、ゲート誘電体14、ゲ
ート導体15、上部誘電体層16、およびソース導体1
7を含む。MO8FETはソース領域、ドレイン領域、
介在するチャネル、およびチャネル上のゲート導体を含
む。ゲート導体とソース導体とは共に低抵抗損失で電流
を流し。
いる。第1図は、基板10、共通のドレイン領域11、
チャネル12、およびソース領域1′5のアレイが示さ
れている。基板上にある構体は、ゲート誘電体14、ゲ
ート導体15、上部誘電体層16、およびソース導体1
7を含む。MO8FETはソース領域、ドレイン領域、
介在するチャネル、およびチャネル上のゲート導体を含
む。ゲート導体とソース導体とは共に低抵抗損失で電流
を流し。
それで出力可能な電力が増加する。
電極形状を変更したデバイスを第2図に示す。第2図に
おいて、引用数字は第1図示の引用数字に対応している
。第2図示のデバイスは第1図示のものよシも著しく高
いスイッチング速度を達成することができる。なぜなら
、第2図示のデバイスはソース、ゲートおよびドレイン
導体間の容量が減じられているからである。ゲート導体
仝0は断面図において分割されているようにみえるが、
しかし、これは単に開口が設けられているだけである。
おいて、引用数字は第1図示の引用数字に対応している
。第2図示のデバイスは第1図示のものよシも著しく高
いスイッチング速度を達成することができる。なぜなら
、第2図示のデバイスはソース、ゲートおよびドレイン
導体間の容量が減じられているからである。ゲート導体
仝0は断面図において分割されているようにみえるが、
しかし、これは単に開口が設けられているだけである。
第2図に示すように、その開口が設けられた結果、凹部
18が形成される。ゲート導体6゜の開口は、ゲート−
ドレイン間の容量を著しく減じる。ソースコンタクトシ
ート内に形成された開1コ19は、ゲートソース間の容
量を減じる。開口18と19との間のの変位は、共にゲ
・−トーソース間の容量を減じるのに寄与する。このよ
うに、開口18は二重の動きをする。デバイスを開口1
8だけを備えるように製造してもよいし、また追加の利
益を得るためにソース導体に形成される開口19と組み
合わせ−〔もよい。明らかに、ソースコンタクトシート
の開口のみを使用1〜ても利益があるある。
18が形成される。ゲート導体6゜の開口は、ゲート−
ドレイン間の容量を著しく減じる。ソースコンタクトシ
ート内に形成された開1コ19は、ゲートソース間の容
量を減じる。開口18と19との間のの変位は、共にゲ
・−トーソース間の容量を減じるのに寄与する。このよ
うに、開口18は二重の動きをする。デバイスを開口1
8だけを備えるように製造してもよいし、また追加の利
益を得るためにソース導体に形成される開口19と組み
合わせ−〔もよい。明らかに、ソースコンタクトシート
の開口のみを使用1〜ても利益があるある。
製造の初めの方の工程における開口が形成されたゲート
導体60を第6図に示す。ゲート導体60の開口18“
ば、ゲート導体30の電流密度も抵抗もさほど増加させ
ない。開口を別の位置、例えば61で示す位#(見力・
け」二)に設けることもできる。
導体60を第6図に示す。ゲート導体60の開口18“
ば、ゲート導体30の電流密度も抵抗もさほど増加させ
ない。開口を別の位置、例えば61で示す位#(見力・
け」二)に設けることもできる。
好ましい実施例において、ゲート導体30は多結晶シリ
コンか、それよシ高導電性の層を形成する金属と多結晶
シリコンとの合金か、または導電性金属間化合物(例え
ばケイ化物)を形成する金属(例えば、co、 Ni、
Ta、 ’I”i。
コンか、それよシ高導電性の層を形成する金属と多結晶
シリコンとの合金か、または導電性金属間化合物(例え
ばケイ化物)を形成する金属(例えば、co、 Ni、
Ta、 ’I”i。
Mo、 Pi、 Pd、その他)とシリコンとの化合物
から成る。ゲート導体60は、また基板のソース領域を
画成するだめのマスクとしても有用である。開口18お
よびソース拡散開口はゲート電極構体内で同時に蝕刻す
ることができ、従って自己整合される。基板は層11だ
けを含めばよい。本発明について種々の追加の変更およ
び拡張は、当業者には明ら・かとなろう。
から成る。ゲート導体60は、また基板のソース領域を
画成するだめのマスクとしても有用である。開口18お
よびソース拡散開口はゲート電極構体内で同時に蝕刻す
ることができ、従って自己整合される。基板は層11だ
けを含めばよい。本発明について種々の追加の変更およ
び拡張は、当業者には明ら・かとなろう。
第1図は、典型的従来技術のトランジスタの部分断面斜
視図であシ、 第2図は、本発明の原理的教示に従って製造されたデバ
イス部分断面斜視図であり、第6図は、開口が形成され
たゲート導体をよシ明確に示す斜視図である。 〔主要部分の符号の説明〕 半導体基板−−−−−−−−−−−−−−=−−−−−
−−−−−−−−、io、 iiソース領域 −−−
−−−−−−−−−−−−−−−−一−−,−−−−−
−−−−−−−−13チャネル領域−−−一一−−−−
−−−−−−−−−−〜−−−一一−−−−−−−・1
2共通ドレイン領域−−−−−−−−−−−−−−−−
−−−−−−−−−−−11第1の絶縁層−−−−一−
−−−−−−−−−−−−−−−一一一一−−−−−−
−・14ゲート電極を形成するシ一トー−−−−−−−
一−−−−−−−15第2の絶縁層−−−−−−−−−
−−−−−−−−−−−−−−−−−−−−−−−−1
6ソースコンタクトを形成するシートーーーーーーー−
−−−−−17ゲート電極を形成するシートの開口 −
−−−−−−−−−−−18’ソースコンタクトを形成
するシートの開口−−−一−−−−−19−2( アメリカ合衆国19610ペンシル ヴアニア・バークス・ワイオミ ッシング・ラーチウツド゛ロー ド9
視図であシ、 第2図は、本発明の原理的教示に従って製造されたデバ
イス部分断面斜視図であり、第6図は、開口が形成され
たゲート導体をよシ明確に示す斜視図である。 〔主要部分の符号の説明〕 半導体基板−−−−−−−−−−−−−−=−−−−−
−−−−−−−−、io、 iiソース領域 −−−
−−−−−−−−−−−−−−−−一−−,−−−−−
−−−−−−−−13チャネル領域−−−一一−−−−
−−−−−−−−−−〜−−−一一−−−−−−−・1
2共通ドレイン領域−−−−−−−−−−−−−−−−
−−−−−−−−−−−11第1の絶縁層−−−−一−
−−−−−−−−−−−−−−−一一一一−−−−−−
−・14ゲート電極を形成するシ一トー−−−−−−−
一−−−−−−−15第2の絶縁層−−−−−−−−−
−−−−−−−−−−−−−−−−−−−−−−−−1
6ソースコンタクトを形成するシートーーーーーーー−
−−−−−17ゲート電極を形成するシートの開口 −
−−−−−−−−−−−18’ソースコンタクトを形成
するシートの開口−−−一−−−−−19−2( アメリカ合衆国19610ペンシル ヴアニア・バークス・ワイオミ ッシング・ラーチウツド゛ロー ド9
Claims (1)
- 【特許請求の範囲】 1、 第1の導電形を有する半導体基板、前記基板の表
面に形成され、該基板と同じJ、l’!電形を有する複
数のソース領域、前記ソース領域に隣接し、前記基板の
導電71錠と反対の導電形を有する複数のチャネル領域
、 前記複数のチャネル領域を取多囲む共通ド]ツイン領域
、 前記チャネル領域の上にある第1の絶縁層、集積回路の
トランジスタのゲート電極を形成1−、、かつソース領
域を除く基板上にある導電体イA料のシート、 前記ゲート電極上にある第2の絶縁層、おJ、び 前記第2の絶縁層上にあシシースコンタク。 トを形成する導電材料のシート、 を備えたMOSトランジスタ集積回路において、 前記ゲート電極を形成する導電材料のシートを、該ゲー
ト電極を形成するシートとソースコンタクト層とドレイ
ンとの間の容量を減じるために、穿孔することを特徴と
するMOSトランジスタ集積回路。 2、特許請求の範囲第1項に記載のMOSトランジスタ
集積回路において、 前記ゲート電極を形成するシートは、その領域内でチャ
ネル領域上にはない部分に開口を有することを特徴とす
るMOSトランジスタ集積回路。 6、特許請求の範囲第2項に記載のM O,Sトランジ
スタ集積回路において、 前記ソースコンタクトを形成するシートは、該ソースコ
ンタクトを形成するシートとゲート電極を形成するシー
トとの間の容量を減じるために穿孔されていることを特
徴とする特OSトランジスタ集積回路。 4.特許請求の範囲オ6項に記載のMOSトランジスタ
集積回路において、 前記ソースコンタクトを形成するシートは、該ソースコ
ンタクトを形成するシートの領域内においてケート電極
を形成するシートの開口上でない部分に開口を有するこ
とを特徴とするMOSトランジスタ集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41485382A | 1982-09-03 | 1982-09-03 | |
US414853 | 1995-03-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59130455A true JPS59130455A (ja) | 1984-07-27 |
Family
ID=23643262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58160618A Pending JPS59130455A (ja) | 1982-09-03 | 1983-09-02 | Mosトランジスタ集積回路 |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP0112607B1 (ja) |
JP (1) | JPS59130455A (ja) |
KR (1) | KR840005929A (ja) |
CA (1) | CA1188821A (ja) |
DE (1) | DE3370408D1 (ja) |
GB (1) | GB2126785B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6448465A (en) * | 1987-08-19 | 1989-02-22 | Sanyo Electric Co | Semiconductor device |
JPS6468971A (en) * | 1987-09-09 | 1989-03-15 | Nec Corp | Vertical field-effect transistor |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3465225D1 (en) * | 1983-02-17 | 1987-09-10 | Nissan Motor | A vertical-type mosfet and method of fabricating the same |
JP2799252B2 (ja) * | 1991-04-23 | 1998-09-17 | 三菱電機株式会社 | Mos型半導体装置およびその製造方法 |
JPH06333954A (ja) * | 1993-05-26 | 1994-12-02 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
US7192814B2 (en) | 2004-09-16 | 2007-03-20 | Semiconductor Components Industries, L.L.C. | Method of forming a low capacitance semiconductor device and structure therefor |
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DK157272C (da) * | 1978-10-13 | 1990-04-30 | Int Rectifier Corp | Mosfet med hoej effekt |
DE3012185A1 (de) * | 1980-03-28 | 1981-10-08 | Siemens AG, 1000 Berlin und 8000 München | Feldeffekttransistor |
US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
-
1983
- 1983-07-27 CA CA000433274A patent/CA1188821A/en not_active Expired
- 1983-08-25 EP EP83304914A patent/EP0112607B1/en not_active Expired
- 1983-08-25 DE DE8383304914T patent/DE3370408D1/de not_active Expired
- 1983-08-25 GB GB08322822A patent/GB2126785B/en not_active Expired
- 1983-09-02 KR KR1019830004126A patent/KR840005929A/ko not_active Application Discontinuation
- 1983-09-02 JP JP58160618A patent/JPS59130455A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
DE3370408D1 (en) | 1987-04-23 |
GB8322822D0 (en) | 1983-09-28 |
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