JPS589358A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS589358A JPS589358A JP56108734A JP10873481A JPS589358A JP S589358 A JPS589358 A JP S589358A JP 56108734 A JP56108734 A JP 56108734A JP 10873481 A JP10873481 A JP 10873481A JP S589358 A JPS589358 A JP S589358A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- output
- terminal
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発＃ＪＦｉ高速化および高密度化が可能なインテグ
レーテッド・インジェクション・ロジック回路装置（以
下ＩＩＬ・ＩＣと言う）に関するものである。
レーテッド・インジェクション・ロジック回路装置（以
下ＩＩＬ・ＩＣと言う）に関するものである。
第１図（ａ）および第１図伽）は従来のＩＩＬ−ＩＣの
基本単位を示す平面パターン図および七〇Ａ −４断面
図である。−例として３個の入力端子と６個の出力端子
を備えるものである。この種のＩＩＬ・ＩＣは横形ｐｍ
？ ）ランジスタと逆方向動作１１トラ／ジスタとを分
離する０そして、入力端子（１ｍ） 、 （ｌｂ）およ
び（１ｃ）のそれぞｎを中心にして左側および右側に出
方端子（２ａ）および（２ｂ）、 （３ｍ）および（３
ｂ） 、 （４ｍ）および（４ｂ）ｔ−配置する。そし
て、各入力端子（ｉａ） ＝ （ｌｂ）、 （ｌｃ）お
よび横形ｎｐｎ トランジスタのコレクタ部（５）を２
層目配＠（６）によって接続する。また、出方端子（２
ａ） ｅ （２ｂ） −（３ａ） ｍ （３ｂ） ＊
（４ｍ）および（４ｂ）は一層目の配線ｆｆ） 、 （
８） 、 （９） 、 （ｔｏ） 、 （ｔｔ） お
よび（１２）で接続する。このような基本単位を固定配
置し、出力端子をとるところは１層目の出方配線（８）
および（１０）に接続し、入力端子に接続するときは１
層目の配＠＠）からおこなうもので弗る。
基本単位を示す平面パターン図および七〇Ａ −４断面
図である。−例として３個の入力端子と６個の出力端子
を備えるものである。この種のＩＩＬ・ＩＣは横形ｐｍ
？ ）ランジスタと逆方向動作１１トラ／ジスタとを分
離する０そして、入力端子（１ｍ） 、 （ｌｂ）およ
び（１ｃ）のそれぞｎを中心にして左側および右側に出
方端子（２ａ）および（２ｂ）、 （３ｍ）および（３
ｂ） 、 （４ｍ）および（４ｂ）ｔ−配置する。そし
て、各入力端子（ｉａ） ＝ （ｌｂ）、 （ｌｃ）お
よび横形ｎｐｎ トランジスタのコレクタ部（５）を２
層目配＠（６）によって接続する。また、出方端子（２
ａ） ｅ （２ｂ） −（３ａ） ｍ （３ｂ） ＊
（４ｍ）および（４ｂ）は一層目の配線ｆｆ） 、 （
８） 、 （９） 、 （ｔｏ） 、 （ｔｔ） お
よび（１２）で接続する。このような基本単位を固定配
置し、出力端子をとるところは１層目の出方配線（８）
および（１０）に接続し、入力端子に接続するときは１
層目の配＠＠）からおこなうもので弗る。
しかしながら、この種のＩＩＬ・ＩＣではその出方端子
は４個あれば十分に回路構成がおこなえるが、ＶＬＳＩ
としては集積密度を上げ、かつＣＡＤ技術を使用し
易いようにするためＫは出方配線以外に最低２本以上（
多けｎば多いほどＣＡＤ Ｋよる配線の自由度が高い）
が必要でるり、文献９例ｉばＪｏｎｃｇ ＡＧＲＡＺ−
ｃｉｉｇＲｇｉａ、ｐｇｒｇｇＴ、ＰＡＮＯＵ８Ｉ８
、Ｂ、Ｌ、ＭＯＲＲＩＳ： ＩＥｇｇＴＲＡＮＳＡＣ’
ｒｌＯＮＳ ＯＮ ｇＬＥｃＴＲＯＮ ＤＥＶＩ
ＣｌｌＢ 。
は４個あれば十分に回路構成がおこなえるが、ＶＬＳＩ
としては集積密度を上げ、かつＣＡＤ技術を使用し
易いようにするためＫは出方配線以外に最低２本以上（
多けｎば多いほどＣＡＤ Ｋよる配線の自由度が高い）
が必要でるり、文献９例ｉばＪｏｎｃｇ ＡＧＲＡＺ−
ｃｉｉｇＲｇｉａ、ｐｇｒｇｇＴ、ＰＡＮＯＵ８Ｉ８
、Ｂ、Ｌ、ＭＯＲＲＩＳ： ＩＥｇｇＴＲＡＮＳＡＣ’
ｒｌＯＮＳ ＯＮ ｇＬＥｃＴＲＯＮ ＤＥＶＩ
ＣｌｌＢ 。
ＶＯＬ、ｌｉ；Ｄ−２７、Ａ８ 、ＡＵＧＵ８Ｔ １
９８０ 、Ｐ１３９７％０ＸＩＬ、Ａ Ｖｅｒｓａｔ
ｌｌ＠ Ｂｉｐｏｌａｒ ＶＬＳＩ Ｔ＠ｃｈｎｏｌｏ
ｇｙ” では配線帯を６個使用し、出力端子をどこか
らでもとｎるように出力端子６個のＩＩＬゲートを基本
単位としている。こｎは配線の自由度と２個の出力端子
を一組とする構造から、不必要な２個以上の出力端子を
備えなけｎばならない。
９８０ 、Ｐ１３９７％０ＸＩＬ、Ａ Ｖｅｒｓａｔ
ｌｌ＠ Ｂｉｐｏｌａｒ ＶＬＳＩ Ｔ＠ｃｈｎｏｌｏ
ｇｙ” では配線帯を６個使用し、出力端子をどこか
らでもとｎるように出力端子６個のＩＩＬゲートを基本
単位としている。こｎは配線の自由度と２個の出力端子
を一組とする構造から、不必要な２個以上の出力端子を
備えなけｎばならない。
しかも第２図において集繊で示すように、出力端子Ｆ’
Ｏ＝６ 、ＦＯ＝４ 、ＰＯ＝２ のそれぞｎの場合に
対するインジェクタ電流（Ｉｉｎｇ）とＩＩＬゲートの
速度（呻ｄ）との関係を示す曲線（イ）、（ロ）および
（ハ）かられかるように、出力端子（Ｆ・０）が増加丁
ｎばスイッチング動作する逆方向動作ｎｐｎ ）う／ジ
スタのベース面積が増大し、容量の増大からｔｐｄ Ｘ
Ｉｌｎｇ が悪くなる。例えば、ゲート速度をｔｐｄ
＝ ７ｎｓｅｃで動作するには出力端子ＦＯ＝２では４
０μＡ／ゲート、ＦＯ＝４では１００μＡ／ゲート、Ｆ
Ｏ＝６では１８０μＡ／ゲート （図中Ｘ印で示す）と
なる。したがって、１０，０００ゲートではその消費電
流は１．８ Ａにもなシ、仁れ以上は斃熱上問題となる
などの欠点があった。
Ｏ＝６ 、ＦＯ＝４ 、ＰＯ＝２ のそれぞｎの場合に
対するインジェクタ電流（Ｉｉｎｇ）とＩＩＬゲートの
速度（呻ｄ）との関係を示す曲線（イ）、（ロ）および
（ハ）かられかるように、出力端子（Ｆ・０）が増加丁
ｎばスイッチング動作する逆方向動作ｎｐｎ ）う／ジ
スタのベース面積が増大し、容量の増大からｔｐｄ Ｘ
Ｉｌｎｇ が悪くなる。例えば、ゲート速度をｔｐｄ
＝ ７ｎｓｅｃで動作するには出力端子ＦＯ＝２では４
０μＡ／ゲート、ＦＯ＝４では１００μＡ／ゲート、Ｆ
Ｏ＝６では１８０μＡ／ゲート （図中Ｘ印で示す）と
なる。したがって、１０，０００ゲートではその消費電
流は１．８ Ａにもなシ、仁れ以上は斃熱上問題となる
などの欠点があった。
したがって、仁の発明の目的は出力端子４個のＩＩＬゲ
ートを基本単位と１そ配線の自由度、集積密度を低下す
ることなく、しかもその性能を向上することができるＩ
ＩＬ・ＩＣなどの半導体集積回路装置を提供するもので
ある。
ートを基本単位と１そ配線の自由度、集積密度を低下す
ることなく、しかもその性能を向上することができるＩ
ＩＬ・ＩＣなどの半導体集積回路装置を提供するもので
ある。
このようなｉ的を達成するため、この発ｇＡＦｉインジ
ェクタ端子を中央にし、出力端子次いで入力端子０１［
Ｋ配置すると共に、２個の出力端子を一組とし、合計４
個の出力端子を配ｆして基本単位ゲート素子とし、イン
ジェクタ端子および入力端子Ｆｉ１層品層線配線い、出
力端子の配線は１層目の配線にスルーホールで接続する
２層目の配線を用いる吃のであシ、以下実織例を用いて
ｉ細に説明する。
ェクタ端子を中央にし、出力端子次いで入力端子０１［
Ｋ配置すると共に、２個の出力端子を一組とし、合計４
個の出力端子を配ｆして基本単位ゲート素子とし、イン
ジェクタ端子および入力端子Ｆｉ１層品層線配線い、出
力端子の配線は１層目の配線にスルーホールで接続する
２層目の配線を用いる吃のであシ、以下実織例を用いて
ｉ細に説明する。
第３図はとの発明に係る半導体集積回路装置の一実總例
を示す平面パターン図で、Ｓり、８ｇ４図（、）、第４
図（ｂ）および１１４図（、）はそれぞれ第３図の蕗−
ｒ断ｉｍ、ｃ−ｃ’断面、ｋＸｒＪＤ−Ｄ’断ｍ’を示
す図である。
を示す平面パターン図で、Ｓり、８ｇ４図（、）、第４
図（ｂ）および１１４図（、）はそれぞれ第３図の蕗−
ｒ断ｉｍ、ｃ−ｃ’断面、ｋＸｒＪＤ−Ｄ’断ｍ’を示
す図である。
このＩＩＬ４Ｃにおいてはインジェクタ部（１蓼に接続
するインジェクタ配線（１４） ’を第３図に示すよ
うに縦配綜（１４ｍ）および横配線（１４ｂ）からなる
丁字形のパターンに形成する。そして、第４図（ｃ）に
示すように、このインジェクタ（１３）を中央に出方端
子（１６）次いで入力端子（１８）の顔に設ける。なお
、この出力端子（１６）には第４図（Ｃ）に示すように
邑刀配＠ （１７）を接続する。そして、入力−子（１
８）にｄ入力配線（１９） ’に接続する。このように
接続することによダ、出力端子（２０と２１）￥ｒｌ！
ｉとし、出力端子（２２と１８） ｆ：他の１組とする
４個の出方を配置することかできる。したがって、１４
ｍのインジェクタ部（１ｓ）に対し２１１の入力（１ｍ
ｌ、１Ｂ） と４４！ＩＡ（Ｄ出力（１６，２ｆｌ、
２１ 、ｔｒｊび２２）を配置した基本単位ゲート素
子管形成することかで゛きる。さらに、インジェクタ部
（１３）の横配線（１４ｍ）の他方の側に２個目の基本
単位ゲート素子１個ｔ−並列に配置する。この２個目の
基本単位ゲート素子において、２１１０入力および４備
の出力（１５，２Ｌ ２８およびＳＯ＞の形成につい１
は前記１個目の基本単位ゲート素子と同様であること社
もちろんでおる。なお、出力端子について＃１ｌｉＥ４
図（ｂ）に示すように、１層目配線（２３および２４）
と２層目配線（２５および２６）とはそｎぞｎスルーホ
ールＣ２Ｔｍおよび２１ｂ）を通して接続する。そして
、出力配線＃ｉ２層目配綜として、出力端子上および組
の出力端子（２８，２９，および３０、 Ｉｓ）間に１
本ＪＪ上（３１，２６，３２） ｔ−配し、出力部上で
接続する場合と、一層目配線（２４）Ｋよって端子間の
２層１配［ｉ！（２ｇ）に接続する場合かめる。また、
入力への接続は第４＃Ａ（ａ）Ｋ示すように、ＩＪＩ台
配線（３３）にスルホール（＄４） を通して２層目配
線の任意の位置に接続することができる。
するインジェクタ配線（１４） ’を第３図に示すよ
うに縦配綜（１４ｍ）および横配線（１４ｂ）からなる
丁字形のパターンに形成する。そして、第４図（ｃ）に
示すように、このインジェクタ（１３）を中央に出方端
子（１６）次いで入力端子（１８）の顔に設ける。なお
、この出力端子（１６）には第４図（Ｃ）に示すように
邑刀配＠ （１７）を接続する。そして、入力−子（１
８）にｄ入力配線（１９） ’に接続する。このように
接続することによダ、出力端子（２０と２１）￥ｒｌ！
ｉとし、出力端子（２２と１８） ｆ：他の１組とする
４個の出方を配置することかできる。したがって、１４
ｍのインジェクタ部（１ｓ）に対し２１１の入力（１ｍ
ｌ、１Ｂ） と４４！ＩＡ（Ｄ出力（１６，２ｆｌ、
２１ 、ｔｒｊび２２）を配置した基本単位ゲート素
子管形成することかで゛きる。さらに、インジェクタ部
（１３）の横配線（１４ｍ）の他方の側に２個目の基本
単位ゲート素子１個ｔ−並列に配置する。この２個目の
基本単位ゲート素子において、２１１０入力および４備
の出力（１５，２Ｌ ２８およびＳＯ＞の形成につい１
は前記１個目の基本単位ゲート素子と同様であること社
もちろんでおる。なお、出力端子について＃１ｌｉＥ４
図（ｂ）に示すように、１層目配線（２３および２４）
と２層目配線（２５および２６）とはそｎぞｎスルーホ
ールＣ２Ｔｍおよび２１ｂ）を通して接続する。そして
、出力配線＃ｉ２層目配綜として、出力端子上および組
の出力端子（２８，２９，および３０、 Ｉｓ）間に１
本ＪＪ上（３１，２６，３２） ｔ−配し、出力部上で
接続する場合と、一層目配線（２４）Ｋよって端子間の
２層１配［ｉ！（２ｇ）に接続する場合かめる。また、
入力への接続は第４＃Ａ（ａ）Ｋ示すように、ＩＪＩ台
配線（３３）にスルホール（＄４） を通して２層目配
線の任意の位置に接続することができる。
次に、上記構成によるＩＩＬ−ＩＣでは第２図の点線で
示すように、出力端子（Ｆ’−０）Ｋ対するインジエタ
！電流（１１ｍｇ）とＩＩＬゲートの速度（ｔｐｄ）と
の関係を示す自＠に）で示すことができ、特性の向上が
得られる。すなわち、ｒＯ＝４でよく、しかも速度が速
いので、ｔｐｄ＝７ｍｓ＠ｅでは６０μム／ゲート、（
図中Ｏ印で示す）でよいので、１０．０００ゲートでも
、その消費電流は０．６ム。
示すように、出力端子（Ｆ’−０）Ｋ対するインジエタ
！電流（１１ｍｇ）とＩＩＬゲートの速度（ｔｐｄ）と
の関係を示す自＠に）で示すことができ、特性の向上が
得られる。すなわち、ｒＯ＝４でよく、しかも速度が速
いので、ｔｐｄ＝７ｍｓ＠ｅでは６０μム／ゲート、（
図中Ｏ印で示す）でよいので、１０．０００ゲートでも
、その消費電流は０．６ム。
２０．０００〜４へＯＯＯゲートまで集積化が可能とな
る。なお、ゲート面積からの集積密層は３μｍデザイル
ールで、約１０００ゲート／ａｍでｇｍｍｉＤのテップ
でも６４，０００ゲートも集積化できる。
る。なお、ゲート面積からの集積密層は３μｍデザイル
ールで、約１０００ゲート／ａｍでｇｍｍｉＤのテップ
でも６４，０００ゲートも集積化できる。
なお、（３５） 、 （３６）および（３７） ａ２層
目配＠を示す。、また、以上の実施例ではインジェクタ
ー出カー人力の順で配置し、インジェクター人カー出力
の順で配置しても、ＩＩＬゲートの速度の面において若
干不利となるか、設計上の自由度から逆の配置にしても
よい仁とはもちろんである。
目配＠を示す。、また、以上の実施例ではインジェクタ
ー出カー人力の順で配置し、インジェクター人カー出力
の順で配置しても、ＩＩＬゲートの速度の面において若
干不利となるか、設計上の自由度から逆の配置にしても
よい仁とはもちろんである。
ｔ＋、以上の実施例では４個の出力をもつＩＩＬゲート
が２個対称を形成するものを基本単位としたが、ＶＬＳ
Ｉ の−辺などで、これを単位とせず、その半分つｔｐ
インジエタタに対称な部分の一方のみを単位として使用
してもよいことはもちろんである。
が２個対称を形成するものを基本単位としたが、ＶＬＳ
Ｉ の−辺などで、これを単位とせず、その半分つｔｐ
インジエタタに対称な部分の一方のみを単位として使用
してもよいことはもちろんである。
以上、詳細に説明したように、この発明に係る半導体集
積回路装置によれば出力端子が４優であっても、その配
線を１層目の配Ｓを通して２層目でおとなうととＫより
、配線Ｏ自由度を下げる仁となく、基本ＩＩＬゲートを
構成する仁とができ、さらに性能を向上することかでき
、大集積化（ＶＬ Ｉ Ｓ化）が可能になるなどの効果
がある。
積回路装置によれば出力端子が４優であっても、その配
線を１層目の配Ｓを通して２層目でおとなうととＫより
、配線Ｏ自由度を下げる仁となく、基本ＩＩＬゲートを
構成する仁とができ、さらに性能を向上することかでき
、大集積化（ＶＬ Ｉ Ｓ化）が可能になるなどの効果
がある。
Ｉｌ１図←）および給１図（ｂ）祉従来のＩＩＩ、・Ｉ
Ｃの基本単位を示す平面パターン図およびそのムーｌ断
面図、第２図は従来およびこの発明の出カー子数をパラ
メータとし九インジェクタ電流（Ｉ １ｍｇ）とＩＩＬ
ゲートの速度（呻纏）との関係を示す閣、第３図はこの
発明に係る半導体集積回路装置の一＊ａ’ｉｎを示す平
面バター７図、！４図←）、第４閣（ｂ）オｊｌ、び第
４図（ｃ）ａ第３ＥＯ５ｌ−１’ｌｌｌｒｍ、Ｃ−Ｃ’
断面、ｏ−ｏ’断面をそれぞれ示す図である。 （１ｍ）、（ｌｂ）および（１１り・・・・入力端子、
（２ｍ）、（ｌｂ）、（ｊｍ）、（３ｂ）、（４ｍ）お
よび（４ｋ） −−・・出力端子、傷）・・・・コレク
タ部、儂）・・・・２層目配線、σ） 、 （８） 、
＠） 、 （ｔｏ） 、 （１ｔ）シよび（１２）・
・・・一層の配線、（１３）・・・・インジェクタ部、
（１４ａ） ・・・・縦配線、（１４ｂ）・・・・横
配線、（１５）および（１ｓ）・・・・出力端子、（１
７）・・・・出力配線、（１８）・・・・入力端子、（
１９）・・・・入力配線、（２０） 、 （２１）およ
び（２２）・・・・出力端子、（２３）および（２４）
・・・・１層目配線、（２５）および（２６）・・・・
２層目配線、（２７ａ）および（２７ｂ） −−−−ス
ルーホール、（２８） 、 （２９）−、（３０）・・
・・出力端子、（３１）および（３２）・・・・ ２層
目配線、（３３）・・・・１層目配線、（３４）・・・
・スルーホール。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 （０） （ｂ）
Ｃの基本単位を示す平面パターン図およびそのムーｌ断
面図、第２図は従来およびこの発明の出カー子数をパラ
メータとし九インジェクタ電流（Ｉ １ｍｇ）とＩＩＬ
ゲートの速度（呻纏）との関係を示す閣、第３図はこの
発明に係る半導体集積回路装置の一＊ａ’ｉｎを示す平
面バター７図、！４図←）、第４閣（ｂ）オｊｌ、び第
４図（ｃ）ａ第３ＥＯ５ｌ−１’ｌｌｌｒｍ、Ｃ−Ｃ’
断面、ｏ−ｏ’断面をそれぞれ示す図である。 （１ｍ）、（ｌｂ）および（１１り・・・・入力端子、
（２ｍ）、（ｌｂ）、（ｊｍ）、（３ｂ）、（４ｍ）お
よび（４ｋ） −−・・出力端子、傷）・・・・コレク
タ部、儂）・・・・２層目配線、σ） 、 （８） 、
＠） 、 （ｔｏ） 、 （１ｔ）シよび（１２）・
・・・一層の配線、（１３）・・・・インジェクタ部、
（１４ａ） ・・・・縦配線、（１４ｂ）・・・・横
配線、（１５）および（１ｓ）・・・・出力端子、（１
７）・・・・出力配線、（１８）・・・・入力端子、（
１９）・・・・入力配線、（２０） 、 （２１）およ
び（２２）・・・・出力端子、（２３）および（２４）
・・・・１層目配線、（２５）および（２６）・・・・
２層目配線、（２７ａ）および（２７ｂ） −−−−ス
ルーホール、（２８） 、 （２９）−、（３０）・・
・・出力端子、（３１）および（３２）・・・・ ２層
目配線、（３３）・・・・１層目配線、（３４）・・・
・スルーホール。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 （０） （ｂ）
Claims (1)
- 【特許請求の範囲】 （１） インテグレーテッド・インジェクション・ロ
ジック回路において、インジェクタ端子を中央にし、出
力端子犬−で入力端子のｌｔＫ配置すると共に、２個の
出力端子を一組とし、合計４個の出力端子を配置して基
本単位ゲート素子とし、インジェクタ端子および入力端
子の配線は１層目の配ＩＩＩを用い、出力端子の配ＩＩ
Ｉは１層目の配線にスルーホールで接続された２層目の
配！’を用いることを特徴とする半導体集積回路装置。 Ｑ）前記基本単位ゲート素子を並列に２個配置して基本
単位ゲート素子とすること’１４１黴とする特許請求の
範囲第１項記載の半導体集積回路装置０ ０） 前記出力端子の２層目の配線を、出力端子全域９
ａｓす一層目上、および基本単位ゲート素子の外部上Ｋ
１本以上配置したことを特徴とする特許請求の範囲第１
項または第２項記載の半導体集積回路装置。 （４）外部からの入力配線あるいは出力端子からの入力
端子への配線は、出力端子である２層目の配線によって
所定の入力端子上まで配線さ些、そしてスルーホールに
より一層目の配線である入力端子に接続されたことを特
徴とする特許請求の範囲第１項または第２項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108734A JPS589358A (ja) | 1981-07-09 | 1981-07-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108734A JPS589358A (ja) | 1981-07-09 | 1981-07-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589358A true JPS589358A (ja) | 1983-01-19 |
| JPS6230706B2 JPS6230706B2 (ja) | 1987-07-03 |
Family
ID=14492167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108734A Granted JPS589358A (ja) | 1981-07-09 | 1981-07-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589358A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440302U (ja) * | 1987-08-31 | 1989-03-10 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935030A (ja) * | 1972-08-03 | 1974-04-01 | ||
| JPS5357960A (en) * | 1976-11-04 | 1978-05-25 | Philips Nv | Ic |
| JPS5375737A (en) * | 1976-12-17 | 1978-07-05 | Toshiba Corp | Injection type bipolar memory cell |
| JPS5591862A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Semiconductor device |
-
1981
- 1981-07-09 JP JP56108734A patent/JPS589358A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935030A (ja) * | 1972-08-03 | 1974-04-01 | ||
| JPS5357960A (en) * | 1976-11-04 | 1978-05-25 | Philips Nv | Ic |
| JPS5375737A (en) * | 1976-12-17 | 1978-07-05 | Toshiba Corp | Injection type bipolar memory cell |
| JPS5591862A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6230706B2 (ja) | 1987-07-03 |
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