JP2653526B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路に関し、特にMOS構成の液晶
パネル駆動用LSIに使用されるものである。
パネル駆動用LSIに使用されるものである。
（従来の技術） 一般に液晶パネル駆動用回路は、データを転送するシ
フトレジスタ群、各シフトレジスタから転送データを取
り出す配線、その取り出されたデータ信号を受け、それ
に対応した出力を送出する回路で構成される。第９図は
この回路をLSI化したもので、151a〜15naはシフトレジ
スタ、151b〜15nbは信号取り出し配線、151c〜15ncは回
路ブロック、151d〜15ndは信号取り出しパッドである。
フトレジスタ群、各シフトレジスタから転送データを取
り出す配線、その取り出されたデータ信号を受け、それ
に対応した出力を送出する回路で構成される。第９図は
この回路をLSI化したもので、151a〜15naはシフトレジ
スタ、151b〜15nbは信号取り出し配線、151c〜15ncは回
路ブロック、151d〜15ndは信号取り出しパッドである。
上記の如き回路をチップにLSI化する場合、チップサ
イズを小さくするため、第10図に示すように回路をＡ列
とＢ列の２段に分け、出力をチップの４辺から取り出す
ように配置している。出力パッド151Ad〜15nBdの配置順
については、データを転送する順と同一とするため、シ
フトレジスタ151Aa〜15nBaにおけるデータ転送方向は、
Ａ列では図示左から右、Ｂ列では図示右から左方向にな
る。またシフトレジスタから取り出された信号を受ける
回路ブロックは、マスクパターンレイアウトの容易さか
ら同一ブロックパターンを使用するため、Ａ列の回路ブ
ロック151Ac〜15nAcと、Ｂ列の回路ブロック151Bc〜15n
Bcでは、異なった（反対）向きとなる。なお回路ブロッ
クの文字Ｐの向きは、回路ブロックのマスクパターンの
向きを示す。
イズを小さくするため、第10図に示すように回路をＡ列
とＢ列の２段に分け、出力をチップの４辺から取り出す
ように配置している。出力パッド151Ad〜15nBdの配置順
については、データを転送する順と同一とするため、シ
フトレジスタ151Aa〜15nBaにおけるデータ転送方向は、
Ａ列では図示左から右、Ｂ列では図示右から左方向にな
る。またシフトレジスタから取り出された信号を受ける
回路ブロックは、マスクパターンレイアウトの容易さか
ら同一ブロックパターンを使用するため、Ａ列の回路ブ
ロック151Ac〜15nAcと、Ｂ列の回路ブロック151Bc〜15n
Bcでは、異なった（反対）向きとなる。なお回路ブロッ
クの文字Ｐの向きは、回路ブロックのマスクパターンの
向きを示す。
（発明が解決しようとする課題） 第11図は第10図の右端の回路部を、更に詳細化して示
したものである。ここではシフトレジスタ15nAbは、カ
スケード接続されたクロックドインバータ17A1,17A2よ
りなり、回路ブロック15nAcはMOSトランジスタ17A3を有
している。またシフトレジスタ151Baは、カスケード接
続されたクロックドインバータ17B1,17B2よりなり、回
路ブロック151Bcはトラジスタ17B3を有している。即ち
Ａ列の回路ブロックのトランジスタ17A3の電流方向17AI
と、Ｂ列の回路ブロックのトランジスタ17B3の電流17BI
は、互に方向が逆である。このように電流方向が異なる
トランジスタ17A3,17B3は、同一チップ内に形成されて
も、第12図の如く製造上起るマスク合わせずれなどによ
る特性のバラツキは、異なって表われてしまう。なお第
12図で、Ｌはトランジス17A3の出力特性、Ｍはトランジ
スタ17B3の出力特性である。
したものである。ここではシフトレジスタ15nAbは、カ
スケード接続されたクロックドインバータ17A1,17A2よ
りなり、回路ブロック15nAcはMOSトランジスタ17A3を有
している。またシフトレジスタ151Baは、カスケード接
続されたクロックドインバータ17B1,17B2よりなり、回
路ブロック151Bcはトラジスタ17B3を有している。即ち
Ａ列の回路ブロックのトランジスタ17A3の電流方向17AI
と、Ｂ列の回路ブロックのトランジスタ17B3の電流17BI
は、互に方向が逆である。このように電流方向が異なる
トランジスタ17A3,17B3は、同一チップ内に形成されて
も、第12図の如く製造上起るマスク合わせずれなどによ
る特性のバラツキは、異なって表われてしまう。なお第
12図で、Ｌはトランジス17A3の出力特性、Ｍはトランジ
スタ17B3の出力特性である。
例えば拡散マスクパターンとゲートポリシリコンのマ
スクパターンの合わせずれについて説明する。第13図は
トランジスタ17A3のソース拡散層S1,ドレイン拡散層D1,
ゲート電極G1がガラスマスク合わせずれし、同様にトラ
ンジスタ17B3のソース拡散層S2,ドレイン拡散層D2,ゲー
ト電極G2がガラスマスク合わせずれした場合である。こ
の場合ゲート電極G1,G2のずれで、トランジスタ17A3は
ソースS1の抵抗増加、ドレインD1抵抗減少となり、トラ
ンジスタ17B3はソースS2の抵抗減少、ドレインD2の抵抗
増加となる。ソース抵抗増加は、抵抗値変化だけでな
く、ソース抵抗部の電圧降下により、ゲート，ソース間
の電圧が減少し、基板，ソース間電圧の増加によるトラ
ンジスタしきい値の増加も加わるため、ドレイン抵抗が
増加した場合に比べ影響が大きい。従ってトランジスタ
のドレイン電圧、ドレイン電流特性も、第14図に示すよ
うにソース抵抗が増加するトランジスタ17A3は、ソース
抵抗が減少するトランジスタ17B3よりも電流が少なくな
ってしまう。
スクパターンの合わせずれについて説明する。第13図は
トランジスタ17A3のソース拡散層S1,ドレイン拡散層D1,
ゲート電極G1がガラスマスク合わせずれし、同様にトラ
ンジスタ17B3のソース拡散層S2,ドレイン拡散層D2,ゲー
ト電極G2がガラスマスク合わせずれした場合である。こ
の場合ゲート電極G1,G2のずれで、トランジスタ17A3は
ソースS1の抵抗増加、ドレインD1抵抗減少となり、トラ
ンジスタ17B3はソースS2の抵抗減少、ドレインD2の抵抗
増加となる。ソース抵抗増加は、抵抗値変化だけでな
く、ソース抵抗部の電圧降下により、ゲート，ソース間
の電圧が減少し、基板，ソース間電圧の増加によるトラ
ンジスタしきい値の増加も加わるため、ドレイン抵抗が
増加した場合に比べ影響が大きい。従ってトランジスタ
のドレイン電圧、ドレイン電流特性も、第14図に示すよ
うにソース抵抗が増加するトランジスタ17A3は、ソース
抵抗が減少するトランジスタ17B3よりも電流が少なくな
ってしまう。
第15図は回路ブロック15nAc,151Bcにそれぞれ差動増
幅器15A,15Bを含むものを用いた例である。ここで各回
路ブロックの特性を大きく左右するのは、差動増幅器15
A,15Bであるが、これらは非対称で、かつ回路電流も逆
方向であるから、やはり第16図の如く両者の出力特性に
ずれが生じやすい。
幅器15A,15Bを含むものを用いた例である。ここで各回
路ブロックの特性を大きく左右するのは、差動増幅器15
A,15Bであるが、これらは非対称で、かつ回路電流も逆
方向であるから、やはり第16図の如く両者の出力特性に
ずれが生じやすい。
そこで、本発明の目的は、素子間または回路間の特性
を均一化し、安定して同様な出力が得られる半導体集積
回路を提供することにある。
を均一化し、安定して同様な出力が得られる半導体集積
回路を提供することにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、（１）対応する電気系路からゲート入力が
与えられ少くとも回路特性を大きく左右し互に同機能を
有したトランジスタどうしを対称的に配置し、これらト
ランジスタの電流が同方向へ流れるものとしたことを特
徴とする半導体集積回路である。また本発明は、（２）
互にカスケード接続され第１方向から第２方向へデータ
転送する複数のシフトレジスタを有し、同じくカスケー
ド接続され第２方向から第１方向へデータ転送する複数
のシフトレジスタを有し、前者の複数のシフトレジスタ
の系路から取り出された転送信号をゲート入力とするト
ランジスタを含む回路ブロックと、後者の複数のシフト
レジスタの系路から取り出された転送信号をゲート入力
とするトランジスタを含む回路ブロックを有し、前記前
者及び後者の回路ブロックをそれぞれ構成するトランジ
スタで、少くとも回路特性を大きく左右しかつ互に同機
能をもつものの配置を対称的とすると共に電流方向を同
方向としたことを特徴とする半導体集積回路である。
与えられ少くとも回路特性を大きく左右し互に同機能を
有したトランジスタどうしを対称的に配置し、これらト
ランジスタの電流が同方向へ流れるものとしたことを特
徴とする半導体集積回路である。また本発明は、（２）
互にカスケード接続され第１方向から第２方向へデータ
転送する複数のシフトレジスタを有し、同じくカスケー
ド接続され第２方向から第１方向へデータ転送する複数
のシフトレジスタを有し、前者の複数のシフトレジスタ
の系路から取り出された転送信号をゲート入力とするト
ランジスタを含む回路ブロックと、後者の複数のシフト
レジスタの系路から取り出された転送信号をゲート入力
とするトランジスタを含む回路ブロックを有し、前記前
者及び後者の回路ブロックをそれぞれ構成するトランジ
スタで、少くとも回路特性を大きく左右しかつ互に同機
能をもつものの配置を対称的とすると共に電流方向を同
方向としたことを特徴とする半導体集積回路である。
即ち本発明は、両回路ブロック間で少くとも回路特性
に大きな影響を与える同機能部のトランジスタは、形状
を対称的としかつ同方向に電流が流れるものとし、たと
え工程でマスクずれなどのバラツキがあっても、両回路
ブロック間で均一な特性が得られるようにしたものであ
る。
に大きな影響を与える同機能部のトランジスタは、形状
を対称的としかつ同方向に電流が流れるものとし、たと
え工程でマスクずれなどのバラツキがあっても、両回路
ブロック間で均一な特性が得られるようにしたものであ
る。
（実施例） 以下図面を参照して本発明の実施例を説明する。第１
図は同実施例の構成を示すブロック図で、カスケード接
続され右方向へデータ転送するシフトレジスタ11Aa〜1m
Aaと、同じくカスケード接続され左方向へデータ転送す
るシフトレジスタ11Ba〜1mBaが、データ転送系路を折り
返えすように設けられている。また各シフトレジスタか
ら取り出された信号を得る信号配線11Ab〜1mAbと11Bb〜
1mBbが設けられ、これら配線で取り出された信号をゲー
ト入力とするトランジスタを含む回路ブロック11Ac〜1m
Acと11Bc〜1mBcが設けられている。ここで図示上下に対
応する回路ブロックどうしは対称的な形状を有し、同機
能で、対応部に流れる電流方向も同一である。
図は同実施例の構成を示すブロック図で、カスケード接
続され右方向へデータ転送するシフトレジスタ11Aa〜1m
Aaと、同じくカスケード接続され左方向へデータ転送す
るシフトレジスタ11Ba〜1mBaが、データ転送系路を折り
返えすように設けられている。また各シフトレジスタか
ら取り出された信号を得る信号配線11Ab〜1mAbと11Bb〜
1mBbが設けられ、これら配線で取り出された信号をゲー
ト入力とするトランジスタを含む回路ブロック11Ac〜1m
Acと11Bc〜1mBcが設けられている。ここで図示上下に対
応する回路ブロックどうしは対称的な形状を有し、同機
能で、対応部に流れる電流方向も同一である。
第２図は、第１図に示す構成をチップ上に配置した例
である。ここでも回路をＡ列とＢ列の２段に分け、パッ
ド21Ad〜2mBdをチップの４辺から取り出すようにしてい
る。
である。ここでも回路をＡ列とＢ列の２段に分け、パッ
ド21Ad〜2mBdをチップの４辺から取り出すようにしてい
る。
第３図は第２図の2c部を詳細化したものである。即ち
クロックインバータ3A1,3A2で構成されデータを右方向
へ転送するシフトレジスタ1mAaから、転送データを信号
配線1mAbで取り出し、回路ブロック1mAcを構成するトラ
ンジスタ3A3のゲート信号としている。またクロックド
インバータ3B1,3B2で構成されデータを左方向へ転送す
るシフトレジスタ11Baから、転送データを配線11Bbで取
り出し、回路ブロック11Bcを構成するトランジスタ3B3
のゲート信号としている。回路ブロック1mAc,11Bcの出
力は、それぞれ出力パッド1mAd,11Bdからチップ外に導
出される。
クロックインバータ3A1,3A2で構成されデータを右方向
へ転送するシフトレジスタ1mAaから、転送データを信号
配線1mAbで取り出し、回路ブロック1mAcを構成するトラ
ンジスタ3A3のゲート信号としている。またクロックド
インバータ3B1,3B2で構成されデータを左方向へ転送す
るシフトレジスタ11Baから、転送データを配線11Bbで取
り出し、回路ブロック11Bcを構成するトランジスタ3B3
のゲート信号としている。回路ブロック1mAc,11Bcの出
力は、それぞれ出力パッド1mAd,11Bdからチップ外に導
出される。
このような回路にあっては、トランジスタ3A3,3B3
は、回路ブロック1mAc,11Bcの特性を大きく左右する
が、これらは対称形状で、電流3AI,3BIは同方向に流れ
ている。従って第４図の如くこれらの出力特性（トラン
ジスタ3A3,3B3の出力特性）も均一化される。
は、回路ブロック1mAc,11Bcの特性を大きく左右する
が、これらは対称形状で、電流3AI,3BIは同方向に流れ
ている。従って第４図の如くこれらの出力特性（トラン
ジスタ3A3,3B3の出力特性）も均一化される。
第５図は本発明の他の実施例である。これは回路ブロ
ック1mAc,11Bcにそれぞれ差動増幅器15A,15Bを含むもの
を用いた例である。ここで各回路ブロックの特性を大き
く左右するのは、差動増幅器15A,15Bであるが、これら
は互いに対称形で、かつ回路電流も同方向であるから、
製造時にマスクずれ等があっても、第６図の如く両出力
特性は均一化される。
ック1mAc,11Bcにそれぞれ差動増幅器15A,15Bを含むもの
を用いた例である。ここで各回路ブロックの特性を大き
く左右するのは、差動増幅器15A,15Bであるが、これら
は互いに対称形で、かつ回路電流も同方向であるから、
製造時にマスクずれ等があっても、第６図の如く両出力
特性は均一化される。
第７図は上記実施例の効果を更に詳しく示すトランジ
スタ平面図である。即ち従来例の如き非対称で、電流方
向の異なる両トランジスタは、同一チップ内であって
も、マスクの合わせずれ及びソース，ドレイン拡散の不
純物イオンの打ち込み角度により、トランジスタ特性は
異なってしまう。しかし相対応するトランジスタ対称形
とし、その電流方向をそろえることにより、トランジス
タィ特性が均一化される。例えば第７図の如く、拡散マ
スクパターンとポリシリコンゲートG11,G12のマスクパ
ターンに合わせずれを生じても、ソースS11,S12の抵抗
増加、ドレインD11,D12の抵抗減少が同じになり、第８
図の如くトレイン電圧−ドレイン電流特性は同じとなる
ものである。
スタ平面図である。即ち従来例の如き非対称で、電流方
向の異なる両トランジスタは、同一チップ内であって
も、マスクの合わせずれ及びソース，ドレイン拡散の不
純物イオンの打ち込み角度により、トランジスタ特性は
異なってしまう。しかし相対応するトランジスタ対称形
とし、その電流方向をそろえることにより、トランジス
タィ特性が均一化される。例えば第７図の如く、拡散マ
スクパターンとポリシリコンゲートG11,G12のマスクパ
ターンに合わせずれを生じても、ソースS11,S12の抵抗
増加、ドレインD11,D12の抵抗減少が同じになり、第８
図の如くトレイン電圧−ドレイン電流特性は同じとなる
ものである。
なお本発明は実施例のみに限られず種々の応用が可能
である。例えば本発明でいう「対称」とは完全対称のみ
を意味するものではなく、実質的対称と広く解釈すべき
である。
である。例えば本発明でいう「対称」とは完全対称のみ
を意味するものではなく、実質的対称と広く解釈すべき
である。
以上説明した如き本発明によれば、素子間または回路
間の特性が均一化され、均一出力が得られるものであ
る。
間の特性が均一化され、均一出力が得られるものであ
る。
第１図は本発明の一実施例の構成図、第２図は同構成を
詳細化した構成図、第３図は同構成の一部詳細回路図、
第４図はその出力特性図、第５図は本発明の他の実施例
の一部詳細回路図、第６図はその出力特性図、第７図は
本発明の実施例の要部のパターン平面図、第８図はその
トランジスタ特性図、第９図ないし第11図は従来例の構
成説明図、第12図は同出力特性図、第13図は従来例の一
部パターン平面図、第14図はそのトラジスタ特性図、第
15図は他の従来例の一部回路図、第16図はその出力特性
図である。 11Aa〜1mBa……シフトレジスタ、11Ab〜1mBb……配線、
11Ac〜1mBc……回路ブロック、21Ad〜2mAd……出力パッ
ド、3A3,3B3……トランジスタ、15A,15B……増幅器。
詳細化した構成図、第３図は同構成の一部詳細回路図、
第４図はその出力特性図、第５図は本発明の他の実施例
の一部詳細回路図、第６図はその出力特性図、第７図は
本発明の実施例の要部のパターン平面図、第８図はその
トランジスタ特性図、第９図ないし第11図は従来例の構
成説明図、第12図は同出力特性図、第13図は従来例の一
部パターン平面図、第14図はそのトラジスタ特性図、第
15図は他の従来例の一部回路図、第16図はその出力特性
図である。 11Aa〜1mBa……シフトレジスタ、11Ab〜1mBb……配線、
11Ac〜1mBc……回路ブロック、21Ad〜2mAd……出力パッ
ド、3A3,3B3……トランジスタ、15A,15B……増幅器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/148 29/762 (56)参考文献 特開 昭52−77559（ＪＰ，Ａ) 特開 昭55−61068（ＪＰ，Ａ) 特開 昭59−46045（ＪＰ，Ａ) 特開 昭61−125147（ＪＰ，Ａ) 特開 昭62−243411（ＪＰ，Ａ) 特開 昭59−98866（ＪＰ，Ａ) 特開 昭56−98866（ＪＰ，Ａ) 特開 昭63−152145（ＪＰ，Ａ) 特開 昭64−106226（ＪＰ，Ａ) 実開 昭62−196361（ＪＰ，Ｕ) 実開 昭60−71152（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】半導体チップの周辺部に配置される複数の
パッドと、 前記半導体チップの中央部に二列に配置される複数のシ
フトレジスタと、 一列目のシフトレジスタを直列接続すると共に折り返し
て二列目のシフトレジスタを直列接続するデータ転送経
路と、 前記複数のシフトレジスタを挟み込むように前記複数の
シフトレジスタの一方側及び他方側にそれぞれ配置さ
れ、前記複数のシフトレジスタの出力データを前記複数
のパッドに転送する複数の回路ブロックとを具備し、 前記複数のシフトレジスタは、同一のパターンを有し、
かつ、一列目のシフトレジスタのパターンと二列目のシ
フトレジスタのパターンは、互いに反対方向を向くよう
に設定され、 前記複数の回路ブロックは、同一のパターンを有し、か
つ、前記複数のシフトレジスタの一方側の回路ブロック
のパターンと前記複数のシフトレジスタの他方側の回路
ブロックのパターンは、互いに対称的である ことを特徴とする半導体集積回路。 - 【請求項２】前記複数の回路ブロックの各々は、回路特
性に大きな影響を与えるMOSトランジスタを有し、各回
路ブロックの前記MOSトランジスタに流れる電流の方向
は、全て同じ方向であることを特徴とする請求項１に記
載の半導体集積回路。
Priority Applications (4)
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|---|---|---|---|
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| DE69015316T DE69015316T2 (de) | 1989-10-26 | 1990-10-25 | Treiberschaltung für eine Flüssigkristallanzeigetafel. |
| EP90120478A EP0424935B1 (en) | 1989-10-26 | 1990-10-25 | Circuit for driving a liquid crystal panel |
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|---|---|---|---|
| JP1277189A JP2653526B2 (ja) | 1989-10-26 | 1989-10-26 | 半導体集積回路 |
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